KR20110084427A - Methods for forming a conductive material, methods for selectively forming a conductive material, methods for forming platinum, and methods for forming conductive structures - Google Patents

Methods for forming a conductive material, methods for selectively forming a conductive material, methods for forming platinum, and methods for forming conductive structures Download PDF

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Abstract

도전성 재료를 선택적으로 형성하는 방법, 금속 도전성 구조물들을 형성하는 방법이 개시된다. 유기 재료를 패터닝하여 언더라잉 재료의 영역들을 노출시킬 수 있다. 언더라잉 재료는 백금 전구체 가스와 같은 전구체 가스에 노출될 수 있으며, 이는 언더라잉 재료 위에 위치한 유기 재료의 나머지 부분들과 반응하지 않고, 언더라잉 재료와 반응한다. 전구체 가스는 원자 층 퇴적 공정에 사용될 수 있고, 그 동안 전구체 가스는 언더라잉 재료와 선택적으로 반응하여 도전성 구조물을 형성할 수 있지만, 유기 재료와 반응하지 않는다. 도전성 구조물들은, 예를 들어, 반도체 디바이스 제조의 다양한 단계들 중의 패터닝을 위한 마스크로서 사용될 수 있다. A method of selectively forming a conductive material and a method of forming metal conductive structures are disclosed. The organic material can be patterned to expose regions of the underlying material. The underlying material may be exposed to a precursor gas, such as a platinum precursor gas, which does not react with the remaining portions of the organic material located above the underlying material, but with the underlying material. The precursor gas may be used in an atomic layer deposition process, during which the precursor gas may selectively react with the underlying material to form a conductive structure, but does not react with the organic material. Conductive structures can be used, for example, as a mask for patterning during various stages of semiconductor device fabrication.

Description

도전성 재료의 형성 방법, 도전성 재료의 선택적 형성 방법, 백금의 형성 방법, 및 도전성 구조물의 형성 방법{METHODS FOR FORMING A CONDUCTIVE MATERIAL, METHODS FOR SELECTIVELY FORMING A CONDUCTIVE MATERIAL, METHODS FOR FORMING PLATINUM, AND METHODS FOR FORMING CONDUCTIVE STRUCTURES}METHODS FOR FORMING A CONDUCTIVE MATERIAL, METHODS FOR SELECTIVELY FORMING A CONDUCTIVE MATERIAL, METHODS FOR FORMING PLATINUM, AND METHODS FOR FORMING CONDUCTIVE STRUCTURES}

우선권 주장Priority claim

본 출원은, 2008년 11월 19일자로 출원된, 발명의 명칭이 "도전성 재료의 형성 방법, 도전성 재료의 선택적 형성 방법, 백금의 형성 방법, 및 도전성 구조물의 형성 방법"인, 미국 특허출원번호 제12/274,169의 출원일의 이익을 주장한다.This application is filed on Nov. 19, 2008, entitled " Method of Forming Conductive Material, Selectively Forming Conductive Material, Forming Platinum, and Forming Method of Conductive Structure " Claim the benefit of the filing date of 12 / 274,169.

본 발명은, 다양한 실시예들에서, 일반적으로, 백금과 같은 도전성 재료의 선택적 형성 방법, 도전성 재료의 형성 방법, 및 도전성 구조물의 형성 방법에 관한 것이다.The present invention, in various embodiments, generally relates to a method of selectively forming a conductive material, such as platinum, a method of forming a conductive material, and a method of forming a conductive structure.

집적 회로의 제작에서, 다양한 도전성 층들이 사용된다. 예를 들어, DRAM들(dynamic random access memories), SRAM들(static random access memories), 강유전체(FE) 메모리들 및 NAND와 같은 반도체 디바이스들의 형성 중에, 도전성 재료들은 상호접속 구조물들 및 도전성 라인들뿐만 아니라 기억 셀 캐패시터들의 형성에도 사용된다. 따라서, 도전성 재료들의 형성은 집적 회로(IC) 제조에서 중요한 제작 공정이다.In the fabrication of integrated circuits, various conductive layers are used. For example, during the formation of semiconductor devices such as dynamic random access memories (DRAMs), static random access memories (SRAMs), ferroelectric (FE) memories, and NAND, conductive materials may be used to form interconnect structures and conductive lines as well. It is also used for the formation of memory cell capacitors. Therefore, the formation of conductive materials is an important fabrication process in integrated circuit (IC) fabrication.

도전성 재료를 형성하는 요건들은, 도전성 필름이 집적 회로에 사용되는 다른 재료들에 의해 견디는 합리적으로 낮은 온도에서 퇴적될 필요가 있기 때문에, 어려운 요구가 될 수 있다. 또한, 개구, 깊은 트렌치, 및 컨테이너 캐패시터 개구와 같은 다양한 도전성 구조물들을 형성하기 위해 집적 회로 상의 매우 다양한 토포그래피(topography)를 커버하도록 도전성 재료의 고품질의 등각(conformal) 필름들이 종종 사용된다. 또한, 그러한 필름들은 높은 처리량으로 형성될 필요가 있다.Requirements for forming a conductive material can be a difficult requirement because the conductive film needs to be deposited at reasonably low temperatures that are tolerated by other materials used in integrated circuits. In addition, high quality conformal films of conductive material are often used to cover a wide variety of topography on integrated circuits to form various conductive structures such as openings, deep trenches, and container capacitor openings. In addition, such films need to be formed with high throughput.

예를 들어, 종래의 기억 셀들은 2개의 도전성 전극들 및 그 사이에 개입된 유전체 재료를 포함하며, 종종 "금속-절연체-금속"(MIM) 기억 셀 캐패시터로 지칭된다. 다양한 도전성 재료들의 하나 이상의 층이 도전성 전극들을 형성하는 데 사용될 수 있다. 캐패시터들의 크기가 감소함에 따라, 게이트 캐패시턴스를 증가시키기 위해 유전체 재료의 두께는 감소해야 한다. 실리콘 질화물과 같은 종래의 유전체 재료들의 두께를 감소시키는 것은, 누설 전류의 증가 및 디바이스의 신뢰성의 감소를 야기할 수 있다. 2개의 도전성 전극들 사이에 높은 유전 상수 재료를 사용하는 것은 부수적인 누설 효과 없이 증가된 게이트 캐패시턴스를 가능하게 한다. 그러한 MIM 기억 셀 캐패시터를 위해 백금, 로듐, 이리듐, 오스뮴 및 이들의 합금과 같은 도전성 재료의 사용이 제안되었다.For example, conventional memory cells include two conductive electrodes and a dielectric material interposed therebetween, and are often referred to as "metal-insulator-metal" (MIM) memory cell capacitors. One or more layers of various conductive materials can be used to form the conductive electrodes. As the size of the capacitors decreases, the thickness of the dielectric material must decrease to increase the gate capacitance. Reducing the thickness of conventional dielectric materials, such as silicon nitride, can cause an increase in leakage current and a decrease in device reliability. Using a high dielectric constant material between two conductive electrodes allows for increased gate capacitance without incidental leakage effects. The use of conductive materials such as platinum, rhodium, iridium, osmium and their alloys has been proposed for such MIM memory cell capacitors.

작은, 높은 종횡비(aspect ratio)의 개구 내에 도전성 재료로 형성된 전극 층들을 포함하는 다수의 기억 셀 캐패시터가 제조된다. "종횡비"라는 용어는 집적 회로의 구조물의 폭에 대한 깊이 또는 높이에 관한 것이다. 가장 빈번하게는, 백금이 도전성 재료로 사용되는데, 그 이유는 백금이 일반적으로 셀에서 누설을 감소시키는 높은 일함수(work function) 금속이기 때문이다. 그러나, 캐패시터 제작 도중 백금을 제거하기 위한 실제 에칭 공정이 없다는 것이 문제가 된다. 백금 전극을 형성하는 데 사용되는 종래의 기술들은, 백금을 퇴적한 다음, CMP(chemical-mechanical polishing) 또는 이온 밀링(ion milling)을 실시하여 백금의 관계없는 부분들을 제거하는 것을 포함한다. 그러나, 이 기술들은 백금 전극에서 바람직하지 않은 결함들을 초래할 수 있다.Multiple memory cell capacitors are fabricated that include electrode layers formed of conductive material in small, high aspect ratio openings. The term "aspect ratio" relates to the depth or height relative to the width of the structure of the integrated circuit. Most often, platinum is used as the conductive material because platinum is generally a high work function metal that reduces leakage in the cell. However, there is a problem that there is no actual etching process to remove platinum during capacitor fabrication. Conventional techniques used to form platinum electrodes include depositing platinum and then performing chemical-mechanical polishing (CMP) or ion milling to remove extraneous portions of platinum. However, these techniques can lead to undesirable defects in the platinum electrode.

도 1a 내지 도 1c를 참조하여, 기판(102) 위에 컨테이너형 소자 캐패시터를 포함하는 반도체 구조물(100)을 형성하는 종래의 방법을 도시한다. 도 1a에 도시된 바와 같이, 기판(102)은 그 안에 형성된 콘택트(104)를 포함할 수 있고, 선택적으로, 하부의 상호접속 구조물(도시되지 않음)과 전기적으로 접촉할 수 있다. 유전체 재료(106)는 콘택트(104) 및 기판(102) 위에 형성될 수 있고, 예를 들어 실리콘 이산화물(SiO2)과 같은 재료들로부터 형성될 수 있다. 마스크 재료(108)가 그 위에 형성되고 유전체 재료(106)와 접촉하며 패터닝되어 유전체 재료(106)의 영역을 노출시키는 구멍(도시되지 않음)이 형성되는데, 여기에서 캐패시터 구조물을 형성하는 것이 바람직하다. 마스크 재료(108)에 대하여 유전체 재료(106)를 선택적으로 제거하는 에칭 공정을 사용하여 개구(opening)(110)가 형성될 수 있다. Referring to FIGS. 1A-1C, a conventional method of forming a semiconductor structure 100 including a container type device capacitor on a substrate 102 is shown. As shown in FIG. 1A, the substrate 102 may include a contact 104 formed therein and, optionally, may be in electrical contact with an underlying interconnect structure (not shown). Dielectric material 106 may be formed over contact 104 and substrate 102 and may be formed from materials such as silicon dioxide (SiO 2 ), for example. A mask material 108 is formed thereon and a hole (not shown) is formed to contact and pattern the dielectric material 106 to expose the area of the dielectric material 106, where it is desirable to form a capacitor structure. . Opening 110 may be formed using an etching process that selectively removes dielectric material 106 relative to mask material 108.

그 후, 도 1b에 도시된 것과 같이, 셀 캐패시터의 바닥 전극을 형성하기 위해 사용될 도전성 재료(112)를 개구(110) 내에 및 유전체 재료(106)의 상부 표면 위에 형성한다. 다음으로, 산화물 재료(114)가 반도체 구조물(100) 위에 도포될 수 있다. 다음으로, 산화물 재료(114) 및 유전체 재료(106)를 오버라잉하는 도전성 재료(112)의 수평 부분들을 평탄화하거나 또는 에칭하여 바닥 전극(116)을 형성할 수 있다. 이상적으로, 바닥 전극(116)의 상부 표면은 유전체 재료(106)의 상부 표면과 동일평면이다.Thereafter, as shown in FIG. 1B, a conductive material 112 to be used to form the bottom electrode of the cell capacitor is formed in the opening 110 and over the top surface of the dielectric material 106. Next, an oxide material 114 may be applied over the semiconductor structure 100. Next, the bottom electrodes 116 may be formed by planarizing or etching horizontal portions of the conductive material 112 overlying the oxide material 114 and the dielectric material 106. Ideally, the top surface of bottom electrode 116 is coplanar with the top surface of dielectric material 106.

그러나, 평탄화 중에, 도전성 재료(112)가 개구(110)의 중앙으로 푸시되어, 도 1c에 도시된 것과 같은 변형(118)을 초래할 수 있다. 도전성 재료(112)에서의 변형(118)은 바람직하지 않은 프로파일(profile)을 생성하며, 이는 반도체 구조물(100) 상에 추가 재료들의 형성을 방해한다. 추가의 문제점은, 도전성 재료(112)가 에칭 공정에 노출되어 바닥 전극(116)을 형성하는 곳에서 발생한다. 에칭 중에, 포토레지스트 재료(120)는 도전성 재료(112) 위에 형성되고 패터닝되어, 에칭될 도전성 재료(112)의 영역들을 노출시킨다. 도전성 재료(112)를 유전체 재료(106)에 다시 에칭하는 경우, 포토레지스트 층(120)은 도전성 재료(112)로부터 떨어지도록 풀백(pull back)할 수 있으며, 이것은 도전성 재료(112)의 표면 영역들(122)이 바람직하지 않게 에칭되는 것을 야기한다.However, during planarization, conductive material 112 may be pushed to the center of opening 110, resulting in a deformation 118 as shown in FIG. 1C. Deformation 118 in conductive material 112 creates an undesirable profile, which prevents the formation of additional materials on semiconductor structure 100. A further problem arises where conductive material 112 is exposed to an etching process to form bottom electrode 116. During etching, photoresist material 120 is formed and patterned over conductive material 112, exposing regions of conductive material 112 to be etched. When the conductive material 112 is etched back into the dielectric material 106, the photoresist layer 120 may pull back away from the conductive material 112, which is a surface area of the conductive material 112. This causes the 122 to be undesirably etched.

보다 높은 밀도의 메모리 배열들을 달성하기 위해, 미래의 요구들에 부합하기 위한 신뢰성 및 요구되는 향상된 말도를 갖는 복잡한 디바이스들을 제조하는 데 적합한 구조물들 및 도전성 재료들을 형성하는 방법들이 필요하다.In order to achieve higher density memory arrangements, there is a need for methods of forming structures and conductive materials suitable for manufacturing complex devices with the required improved nonsense and reliability to meet future demands.

도 1a 내지 도 1c는 반도체 구조물 위에 바닥 전극을 형성하는 종래의 방법을 도시하는 부분 단면도들이다.
도 2a 내지 도 2e는 반도체 구조물 위에 도전성 재료를 제조하기 위해 사용될 수 있는 방법의 실시예를 도시하는 부분 단면도들이다.
도 3은 반도체 디바이스에 콘택트 홀들을 형성하기 위한 방법의 실시예를 도시하는 부분 단면도이다.1A-1C are partial cross-sectional views illustrating a conventional method of forming a bottom electrode over a semiconductor structure.
2A-2E are partial cross-sectional views illustrating an embodiment of a method that may be used to fabricate a conductive material over a semiconductor structure.
3 is a partial cross-sectional view illustrating an embodiment of a method for forming contact holes in a semiconductor device.

이하에 더욱 상세히 논하는 바와 같이, 일부의 실시예들에서 본 발명은 백금과 같은 도전성 재료의 선택적 형성 방법을 포함한다. 도전성 재료는 유기 재료에 대한 절연 재료 및 기판 중 적어도 하나 위에 선택적으로 형성될 수 있다. 도전성 재료는, 그 위에 도전성 재료를 형성하기 원하는 표면을 전구체 기체와 반응시키는 한편 표면의 나머지 영역들을 포토레지스트 재료와 같은 유기 재료로 보호함으로써, 원자 층 퇴적 공정을 이용하여 형성될 수 있다. 추가의 실시예들에서, 본 발명은 기판을 오버라잉하는 절연 재료 위에 유기 재료를 도포함으로써 도전성 구조물을 형성하는 방법을 포함한다. 유기 재료 및 절연 재료를 통해 확장되는 적어도 하나의 개구가 형성되어 기판을 노출시킨다. 절연 재료 및 기판을, 절연 재료 및 기판과 선택적으로 반응하는 전구체 기체로 처리하여, 유기 재료와 반응시키지 않고 그 위에 적어도 하나의 도전성 재료를 형성한다. 적어도 하나의 도전성 재료 위에 유전체 재료를 형성하고, 다른 도전성 재료를 유전체 재료 위에 형성하여 적어도 하나의 캐패시터 구조물을 생성한다.As discussed in more detail below, in some embodiments the present invention includes a method for the selective formation of a conductive material such as platinum. The conductive material may be selectively formed over at least one of an insulating material for the organic material and a substrate. The conductive material may be formed using an atomic layer deposition process by reacting a surface desired to form the conductive material thereon with a precursor gas while protecting the remaining regions of the surface with an organic material such as a photoresist material. In further embodiments, the present invention includes a method of forming a conductive structure by applying an organic material over an insulating material overlying a substrate. At least one opening is formed that extends through the organic material and the insulating material to expose the substrate. The insulating material and the substrate are treated with a precursor gas that selectively reacts with the insulating material and the substrate to form at least one conductive material thereon without reacting with the organic material. A dielectric material is formed over the at least one conductive material and another conductive material is formed over the dielectric material to create at least one capacitor structure.

본 명세서에서 사용되는 바와 같은 "기판"이라는 용어는 그 위에 추가의 재료들이 형성되는 기재 또는 구조를 의미하고 포함한다. 기판은 반도체 기판, 지지 구조물 상의 베이스 반도체 층, 하나 이상의 층을 갖는 금속 전극 또는 반도체 기판, 구조물들 또는 그 위에 형성된 영역들일 수 있다. 기판은 통상의 실리콘 기판이거나 또는 반도체 재료 층을 포함하는 다른 벌크 기판일 수 있다. 본 명세서에서 사용된 바와 같은, "벌크 기판"이라는 용어는 실리콘 웨이퍼만을 의미하고 포함하는 것이 아니라, 실리콘-온-사파이어(silicon-on-sapphire)("SOS") 기판 및 실리콘-온-글래스(silicon-on-glass)("SOG") 기판과 같은 실리콘-온-절연체(silicon-on-insulator)("SOI") 기판, 베이스 반도체 기반 상의 실리콘의 에피텍셜 층, 및 실리콘-게르마늄, 게르마늄, 갈륨 비소, 갈륨 질화물, 및 인듐 인화물과 같은 다른 반도체 또는 광전자 재료들을 의미하고 포함한다. 기판은 도핑되거나 도핑되지 않을 수 있다.As used herein, the term "substrate" means and includes a substrate or structure on which additional materials are formed. The substrate may be a semiconductor substrate, a base semiconductor layer on a support structure, a metal electrode having one or more layers, or semiconductor substrates, structures, or regions formed thereon. The substrate may be a conventional silicon substrate or another bulk substrate comprising a layer of semiconductor material. As used herein, the term "bulk substrate" does not mean and include only silicon wafers, but rather silicon-on-sapphire ("SOS") substrates and silicon-on-glass ( silicon-on-insulator ("SOI") substrates, such as silicon-on-glass ("SOG") substrates, epitaxial layers of silicon on base semiconductor bases, and silicon-germanium, germanium, And other semiconductor or optoelectronic materials such as gallium arsenide, gallium nitride, and indium phosphide. The substrate may or may not be doped.

다음의 설명은 본 발명의 실시예들을 완전하게 기술하기 위해 재료 유형, 재료 두께, 및 공정 조건들과 같은 구체적인 세부사항들을 제공한다. 그러나, 당업자라면 본 발명의 실시예들이 이러한 구체적인 세부사항들을 이용하지 않고도 실시될 수 있음을 이해할 것이다. 실제로, 본 발명의 실시예들은 업계에서 사용되는 통상적인 반도체 제조 기술들과 함께 실시될 수 있다. 또한, 이하에 제공되는 설명은 도전성 구조물이 존재하는 반도체 디바이스를 제조하기 위한 완전한 공정 흐름을 형성하지 않으며, 후술하는 반도체 디바이스들은 완전한 전자 디바이스를 형성하지 않는다. 본 발명의 실시예들을 이해하는데 필요한 이러한 공정 동작들 및 도전성 구조물들 또는 반도체 디바이스들만이 이하에 상세히 기술된다. 도전성 구조물들로부터 완전한 반도체 디바이스를 형성하거나 또는 반도체 디바이스로부터 완전한 전자 디바이스를 형성하기 위한 추가의 공정 동작들은 통상의 제조 기술들에 의해 수행될 수 있는 것으로, 이에 대해서는 본 명세서에서 설명되지 않는다.The following description illustrates embodiments of the present invention. For complete description, specific details such as material type, material thickness, and process conditions are provided. However, one skilled in the art will understand that embodiments of the present invention may be practiced without using these specific details. Indeed, embodiments of the present invention may be practiced in conjunction with conventional semiconductor fabrication techniques used in the art. In addition, the description provided below does not form a complete process flow for manufacturing a semiconductor device in which a conductive structure exists, and the semiconductor devices described below do not form a complete electronic device. Only those process operations and conductive structures or semiconductor devices necessary to understand embodiments of the present invention are described in detail below. Further processing operations for forming a complete semiconductor device from conductive structures or forming a complete electronic device from a semiconductor device may be performed by conventional fabrication techniques, which are not described herein.

본 명세서에 기술된 재료들은, 다음에 한정되는 것은 아니지만, 스핀 코팅, 블랭킷 코팅, 화학 기상 퇴적("CVD"), 원자 층 퇴적("ALD"), 플라즈마 강화 ALD, 또는 물리 기상 퇴적("PVD")을 포함하는 임의의 적합한 기술에 의해 형성될 수 있다. 대안으로, 재료들은 인 시츄(in situ)로 성장될 수 있다. 형성될 특정 재료에 따라서, 재료를 퇴적시키거나 성장시키기 위한 기술은 당업자에 의해 선택될 수 있다. 또한, 본 명세서에서 기술되고 예시된 재료들은 층으로서 형성될 수 있는 한편, 재료들은 이에 한정되는 것은 아니며 다른 3차원 구성으로 형성될 수 있다.The materials described herein include, but are not limited to, spin coating, blanket coating, chemical vapor deposition ("CVD"), atomic layer deposition ("ALD"), plasma enhanced ALD, or physical vapor deposition ("PVD"). It can be formed by any suitable technique including "). Alternatively, the materials can be grown in situ . Depending on the particular material to be formed, the technique for depositing or growing the material may be selected by those skilled in the art. In addition, the materials described and illustrated herein may be formed as layers, while the materials are not limited thereto and may be formed in other three-dimensional configurations.

이하 도면들을 참조할 것이며, 이 도면에서 유사한 참조번호들은 유사한 엘리먼트들을 나타낸다. 도면들은 반드시 축척대로 그려지지는 것은 아니다.Reference will now be made to the drawings, wherein like reference numerals refer to like elements. The drawings are not necessarily drawn to scale.

도 2a 내지 도 2e는 반도체 구조물(200)을 형성하는 방법을 예시하는 부분적인 단면 개략도들이다. 반도체 구조물(200)은 그 안에 형성된 콘택트(204)를 갖는 기판(202), 선택적인 배리어 재료, 절연 재료(208) 및 유기 재료(210)를 포함한다. 기판(202)은, 전술된 바와 같이, 반도체 재료 또는 유리나 사파이어와 같은 재료로 된 완전한 또는 부분적인 웨이퍼일 수 있다. 콘택트(204)는 폴리실리콘과 같은 도전성 재료로부터, 본 명세서에 상세하게 기술되지 않은 통상의 패터닝 및 퇴적 방법들을 이용하여, 기판(202)에 형성될 수 있다. 비제한적인 예시로서, 콘택트(204)는 폴리실리콘, 티타늄 질화물, 로듐, 루테늄, 이리듐 또는 이들의 조합과 같은 도전성 재료로부터 형성될 수 있고, 금속-절연체-금속(MIM) 기억 캐패시터를 하나 이상의 연관된 트랜지스터 디바이스 또는 도전성 라인에 전기적으로 커플링하는데 사용될 수 있으며, 이는 이하에 상세히 기술될 것이다.2A-2E are partial cross-sectional schematic diagrams illustrating a method of forming a semiconductor structure 200. The semiconductor structure 200 includes a substrate 202 having a contact 204 formed therein, an optional barrier material, an insulating material 208 and an organic material 210. Substrate 202 may be a complete or partial wafer of semiconductor material or a material such as glass or sapphire, as described above. The contact 204 may be formed from the conductive material, such as polysilicon, on the substrate 202 using conventional patterning and deposition methods not described in detail herein. By way of non-limiting example, contact 204 may be formed from a conductive material, such as polysilicon, titanium nitride, rhodium, ruthenium, iridium, or a combination thereof, and may comprise one or more associated metal-insulator-metal (MIM) memory capacitors. It can be used to electrically couple to transistor devices or conductive lines, which will be described in detail below.

배리어 재료(도시되지 않음)는, 존재한다면, 기판(202) 및 콘택트(204)의 표면들 위에, 및 그와 접촉하여 형성될 수 있다. 배리어 재료는, 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 또는 탄탈륨 실리콘 질화물(TaSiN)과 같은 질화물 재료를 포함할 수 있다. 배리어 재료는, 예를 들어, 로듐 산화물, 이리듐, 또는 실리콘 이산화물로 도핑된 금속을 포함하는 산소 배리어 재료(도시되지 않음)를 추가로 포함할 수 있다. A barrier material (not shown), if present, may be formed over and in contact with the surfaces of the substrate 202 and the contact 204. The barrier material may include, for example, a nitride material such as titanium nitride (TiN), tantalum nitride (TaN) or tantalum silicon nitride (TaSiN). The barrier material may further comprise an oxygen barrier material (not shown) comprising, for example, a metal doped with rhodium oxide, iridium, or silicon dioxide.

절연 재료(208)는 기판(202), 콘택트(204) 및 존재한다면 배리어 재료의 위에, 및 그와 접촉하여 형성될 수 있다. 비제한적인 예시로서, 절연 재료(208)는 실리콘 이산화물, PSG(phosphosilicate glass), BSG(borosilicate glass) 및 BPSG(borophosphosilicate glass)로부터 형성될 수 있다.Insulating material 208 may be formed over and in contact with substrate 202, contact 204 and barrier material, if present. As a non-limiting example, insulating material 208 may be formed from silicon dioxide, phosphosilicate glass (PSG), borosilicate glass (BSG) and borophosphosilicate glass (BPSG).

유기 재료(210)는 절연 재료(208)의 위에 및 그와 접촉하도록 형성될 수 있고, 예를 들어, 중합체 재료를 포함할 수 있다. 유기 재료(210)는 핵형성(nucleation) 및 그 위의 도전성 재료의 성장을 방지하는 재료일 수 있다. 비제한적인 예시로서, 유기 재료(210)는 디아조나프토퀴논계 재료, 폴리히드록시스티렌계 재료, 페놀 포름알데히드계 재료 또는 에폭시계 재료를 포함하는 포토레지스트 재료일 수 있다. 또한, 유기 재료(210)는 폴리스티렌(PS), 폴리에틸렌(PE), 폴리프로필렌(PP), 폴리클로로프렌(CR), 폴리비닐 에테르, 폴리(비닐 아세테이트)(PVAc), 폴리(비닐 클로라이드)(PVC), 폴리실록산, 폴리(메틸 메타크릴레이트)(PMMA), 폴리우레탄(PU), 폴리아크릴레이트, 폴리아크릴아미드, 노볼락, 폴리메틸글루타르이미드(PMGI), 폴리메틸실란(PMS), 비-방향족 중합체, 폴리시클로올레핀, 및 이들의 공중합체 및 혼합물과 같은 중합체를 포함할 수 있다. 유기 재료(210)는, 예를 들어, 스핀 캐스팅, 스핀 코팅, 분무(spraying), 잉크 코팅 또는 딥 코팅(dip coating)과 같은 임의의 적합한 기술에 의해 절연 재료(208) 위에 도포될 수 있다. 유기 재료(210)는 그 위에 도전성 재료의 퇴적을 방지하도록 형성될 수 있으며, 이는 이하에 더 상세히 기술될 것이다. 비제한적인 예시로서, 유기 재료(210)는 히드록실 기를 포함하지 않는 중합체 재료로부터 형성될 수 있고, 중합체 재료의 하나의 단일층(monolayer)의 평균 두께보다 큰 두께로 형성될 수 있다. 유기 재료(210)는 절연 재료(208)의 표면을 노출시키는 구멍(212)을 그 안에 포함할 수 있다. 구멍(212)은, 종래의 기술들을 이용하여 유기 재료(210)를 패터닝함으로써 형성될 수 있으며, 이는 본 명세서에 상세히 기술되지 않는다.The organic material 210 can be formed on and in contact with the insulating material 208 and can include, for example, a polymeric material. The organic material 210 may be a material that prevents nucleation and growth of the conductive material thereon. As a non-limiting example, the organic material 210 may be a photoresist material including a diazonaphthoquinone-based material, a polyhydroxystyrene-based material, a phenol formaldehyde-based material or an epoxy-based material. In addition, the organic material 210 is made of polystyrene (PS), polyethylene (PE), polypropylene (PP), polychloroprene (CR), polyvinyl ether, poly (vinyl acetate) (PVAc), poly (vinyl chloride) (PVC ), Polysiloxane, poly (methyl methacrylate) (PMMA), polyurethane (PU), polyacrylate, polyacrylamide, novolac, polymethylglutarimide (PMGI), polymethylsilane (PMS), non- Polymers such as aromatic polymers, polycycloolefins, and copolymers and mixtures thereof. The organic material 210 may be applied over the insulating material 208 by any suitable technique, such as, for example, spin casting, spin coating, spraying, ink coating or dip coating. Organic material 210 may be formed thereon to prevent deposition of conductive material, which will be described in more detail below. As a non-limiting example, the organic material 210 may be formed from a polymeric material that does not include hydroxyl groups and may be formed to a thickness greater than the average thickness of one monolayer of the polymeric material. The organic material 210 may include holes 212 therein that expose the surface of the insulating material 208. Hole 212 may be formed by patterning organic material 210 using conventional techniques, which are not described in detail herein.

도 2a를 계속 참조하면, 개구(214)(점선들로 도시냄)는 유기 재료(210) 내 구멍(212)을 통해 노출된 절연 재료(208)의 적어도 일부분을 제거함으로써 반도체 구조물(200)에 형성될 수 있다. 개구(214)가 절연 재료(208)를 통해 확장되는 경우, 개구(214)는 기판(202) 및 콘택트(204)의 상부 표면(216), 및 상기 절연 재료(208)의 측벽들(218)에 의해 정의될 수 있다. 개구(214)가 절연 재료(208) 내로 부분적으로 확장되는 경우, 개구(214)는 절연 재료(208)의 나머지 부분의 상부 표면, 및 절연 재료(208)의 측벽들(218)에 의해 정의될 수 있다. 비제한적 예시로서, 개구(214)는 도 2a에 점선들로 도시된 것과 같은 컵-형상의 컨테이너로서 형성될 수 있으며, 원형, 정사각형, 직사각형, 마름모형, 삼각형, 난형 또는 평행사변형과 같은 다양한 단면 형상들을 가질 수 있다. 예를 들어, 개구(214)는 약 50 nm 미만의 피쳐 사이즈 또는 크리티컬 치수를 갖도록 형성될 수 있고, 약 40:1보다 큰 종횡비를 가질 수 있다.With continued reference to FIG. 2A, opening 214 (shown in dashed lines) is formed in semiconductor structure 200 by removing at least a portion of insulating material 208 exposed through hole 212 in organic material 210. Can be formed. When the opening 214 extends through the insulating material 208, the opening 214 is formed on the upper surface 216 of the substrate 202 and the contact 204, and the sidewalls 218 of the insulating material 208. Can be defined by When opening 214 partially extends into insulating material 208, opening 214 may be defined by the top surface of the remaining portion of insulating material 208 and the sidewalls 218 of insulating material 208. Can be. As a non-limiting example, the opening 214 can be formed as a cup-shaped container such as the one shown by the dotted lines in FIG. 2A, with various cross-sections such as round, square, rectangular, rhombus, triangular, oval or parallelogram. It may have shapes. For example, opening 214 may be formed to have a feature size or critical dimension of less than about 50 nm, and may have an aspect ratio greater than about 40: 1.

일 실시예에서, 존재한다면, 배리어 재료는 티타늄 질화물이고, 절연 재료(208)는 실리콘 이산화물이며, 유기 재료(210)는 페놀-포름알데히드 중합체 및 나프토퀴논 디아지드의 혼합물을 포함하는 포토레지스트 재료이다. 플루오르화수소산을 포함하는 용액, 또는 테트라플루오로메탄(CF4)을 포함하는 플라스마, 또는 헥사플루오로부타디엔(C4F6)과 같은 플루오르-함유 에칭제는, 존재한다면, 배리어 재료, 또는 유기 재료(210)를 제거하지 않고, 절연 재료(208)를 제거하여 개구(214)을 형성하는 데 사용될 수 있다. 명확성을 위해, 이하의 도면들에 도시된 반도체 구조물(200)은 절연 재료(208)의 두께를 통해, 존재한다면, 배리어 재료까지, 또는 대안으로 기판 (202) 및 콘택트(204)까지 확장되는 단일 개구(214)를 포함한다. 그러나, 다른 실시예들에서, 반도체 구조물(200)에 복수의 개구(214)가 형성될 수 있다. 또한, 개구들(214)은 배리어 재료 또는 기판(202)과 같은 임의의 언더라잉 재료들 내로 확장될 수 있다. 개구(214)는 콘택트(204)와 부가 구조물들 사이에 액세스를 용이하게 하도록 위치할 수 있으며, 이는 트랜지스터들 또는 도전성 라인들과 같은 도전성 영역들을 포함할 수 있고, 이하에 더 상세히 기술될 것이다.In one embodiment, if present, the barrier material is titanium nitride, the insulating material 208 is silicon dioxide, and the organic material 210 is a photoresist material comprising a mixture of phenol-formaldehyde polymer and naphthoquinone diazide to be. A solution comprising hydrofluoric acid, or a plasma comprising tetrafluoromethane (CF 4 ), or a fluorine-containing etchant such as hexafluorobutadiene (C 4 F 6 ), if present, a barrier material, or organic Without removing the material 210, the insulating material 208 can be removed to form the opening 214. For clarity, the semiconductor structure 200 shown in the following figures is a single, extending through the thickness of the insulating material 208, if present, to the barrier material, or alternatively to the substrate 202 and the contact 204. Opening 214. However, in other embodiments, a plurality of openings 214 may be formed in the semiconductor structure 200. In addition, the openings 214 may extend into any underlying materials, such as barrier material or substrate 202. Opening 214 may be positioned to facilitate access between contact 204 and additional structures, which may include conductive regions such as transistors or conductive lines, and will be described in greater detail below.

절연 재료(208)의 일부분을 제거하여 개구(214)를 형성한 후에, 개구(214)에 의해 노출된 표면들을 세정할 수 있다. 노출된 표면들을 세정하기 위해, 유기 잔류물 등의 잔류물을 제거하고, 유기 재료(210)를 실질적으로 제거하지 않고 절연 재료(208) 및 기판(202)의 표면들에 대한 거칠기를 실질적으로 고르게 하는 에칭 공정에 반도체 구조물(200)을 노출시킬 수 있다. 예를 들어, 플루오르화 수소(HF)-함유 용액을 사용하는 습식 에칭 공정, 오존(O3)을 포함하는 플라스마를 사용하는 건식 에칭 공정이 사용될 수 있다. 비제한적 예시로서, 약 100:1 비의 플루오르화 수소 및 플루오르화 암모늄(NH4F)의 혼합물을 포함하는 용액을 개구(214)에 의해 노출된 표면들에 약 1분 동안 도포하여 그 표면들을 세정할 수 있다. 반도체 구조물(200)을 세정하는 것은, 절연 재료(208)의 측벽들(218), 및 존재한다면, 배리어 재료의 상부 표면(216), 또는 개구(214) 내 기판(202) 및 콘택트(204)로부터 중합체, 유기 재료 및 다른 잔류물을 제거할 수 있다. 이 잔류물의 제거는, 더 상세히 설명되는 바와 같이, 백금과 같은 재료들의 퇴적을 용이하게 할 수 있다.After removing a portion of insulating material 208 to form opening 214, the surfaces exposed by opening 214 may be cleaned. In order to clean the exposed surfaces, residues such as organic residues are removed, and the roughness of the surfaces of the insulating material 208 and the substrate 202 is substantially evenly removed without substantially removing the organic material 210. The semiconductor structure 200 may be exposed to the etching process. For example, a wet etching process using a hydrogen fluoride (HF) -containing solution, a dry etching process using a plasma containing ozone (O 3 ) may be used. By way of non-limiting example, a solution comprising a mixture of hydrogen fluoride and ammonium fluoride (NH 4 F) in a ratio of about 100: 1 is applied to the surfaces exposed by the opening 214 for about one minute to expose the surfaces. It can be washed. Cleaning the semiconductor structure 200 includes the sidewalls 218 of the insulating material 208, and, if present, the upper surface 216 of the barrier material, or the substrate 202 and contacts 204 in the opening 214. It is possible to remove polymers, organic materials and other residues from it. Removal of this residue may facilitate the deposition of materials such as platinum, as described in more detail.

도 2b를 참조하면, 반도체 구조물(200)을 세정한 후에, 도전성 재료(220)는, 유기 재료(210)에 의해 보호된 반도체 구조물(200)의 표면(222) 위에 형성되지 않고, 절연 재료(208)의 측벽들(218), 기판(202) 및 콘택트(204)의 상부 표면(216) 또는, 존재한다면, 배리어 재료 위에 형성될 수 있다. 도전성 재료(220)는 ALD 공정을 이용하여 정각으로(conformally) 퇴적될 수 있다. 예를 들어, ALD 공정은 절연 재료(208), 기판 (202), 또는 존재한다면 배리어 재료와 반응하지만, 유기 재료(210)와 반응하지 않는 전구체 가스에 반도체 구조물(200)을 노출시킴으로써 수행될 수 있다. ALD 공정을 사용함으로써, 도전성 재료(220)의 하나의 단일층이 한번에 형성될 수 있다. ALD 공정 중에, 도전성 재료(220)의 성장은 노출된 표면들과 전구체 가스 사이의 자가-제한 표면 반응들에 의해 제어된다. ALD 공정은 도전성 재료(220)의 하나 이상의 단일층의 제어된 퇴적을 가능하게 한다. ALD에 의한 도전성 재료(220)의 형성은 유기 재료(210)가 그대로 유지되며 손상 또는 분해되지(degraded) 않도록 충분히 낮은 온도에서 수행될 수 있다. 이와 같이, 유기 재료(210)는 절연 재료(208)의 언더라잉 영역들을 보호하기 위한 마스크로 기능할 수 있다. 임의의 특정 이론에 구애되지 않고, 유기 재료(210)는 절연 재료(208)의 표면(222)과 전구체 가스 사이의 반응이 일어나는 것을 방지할 수 있는 것으로 생각되는데, 이는 ALD 공정 중에 표면(222) 위의 도전성 재료(220)의 성장 및 핵형성을 방지한다.Referring to FIG. 2B, after cleaning the semiconductor structure 200, the conductive material 220 is not formed on the surface 222 of the semiconductor structure 200 protected by the organic material 210, and the insulating material ( The top surface 216 of the sidewalls 218 of the 208, the substrate 202 and the contact 204, or, if present, may be formed over the barrier material. Conductive material 220 may be deposited conformally using an ALD process. For example, an ALD process may be performed by exposing the semiconductor structure 200 to a precursor gas that reacts with the insulating material 208, the substrate 202, or the barrier material if present, but not with the organic material 210. have. By using an ALD process, one single layer of conductive material 220 can be formed at one time. During the ALD process, the growth of conductive material 220 is controlled by self-limiting surface reactions between the exposed surfaces and the precursor gas. The ALD process enables controlled deposition of one or more monolayers of conductive material 220. The formation of the conductive material 220 by the ALD may be performed at a temperature low enough so that the organic material 210 remains intact and not damaged or degraded. As such, the organic material 210 may function as a mask to protect the underlying regions of the insulating material 208. Without wishing to be bound by any particular theory, it is believed that the organic material 210 can prevent a reaction between the surface 222 of the insulating material 208 and the precursor gas from occurring, which is the surface 222 during the ALD process. The growth and nucleation of the conductive material 220 above is prevented.

도전성 재료(220)는 예를 들어 백금, 티탄, 탄탈륨, 이리듐, 로듐, 루테늄, 구리, 이들의 산화물 또는 질화물, 이들의 조합, 또는 이들의 합금일 수 있다. 이 도전성 재료들을 생성하는데 적합한 ALD 전구체 가스들은 본 기술 분야에 공지되어 있으며, 따라서 본 명세서에 상세히 기술되지 않는다. 비제한적인 예시로서, 도전성 재료(220)는 약 20Å 내지 약 300Å 범위의 두께로 퇴적될 수 있다. 명확성을 위해, 도전성 재료(220)는 단일 층을 포함하는 것으로 도시된다. 그러나, 일부의 실시예들에서, 도전성 재료(220)는 복수의 층으로부터 형성될 수 있다. 도전성 재료(220)를 퇴적시키기 위해, 반도체 구조물(200)을 반응 챔버 내에서, 도전성 재료(220)의 원하는 두께를 형성하도록 충분한 시간 동안 전구체 가스에 노출시킬 수 있다. 반응 챔버는 약 50℃ 내지 약 300℃ 범위의 온도 및 일정 압력 또는 약 0.0001 torr 내지 약 5 torr 범위의 변동가능한 압력으로 유지될 수 있다.The conductive material 220 may be, for example, platinum, titanium, tantalum, iridium, rhodium, ruthenium, copper, oxides or nitrides thereof, combinations thereof, or alloys thereof. ALD precursor gases suitable for producing these conductive materials are known in the art and thus are not described in detail herein. By way of non-limiting example, conductive material 220 may be deposited to a thickness in a range from about 20 kPa to about 300 kPa. For clarity, the conductive material 220 is shown as including a single layer. However, in some embodiments, conductive material 220 may be formed from a plurality of layers. To deposit the conductive material 220, the semiconductor structure 200 may be exposed to the precursor gas for a sufficient time to form the desired thickness of the conductive material 220 in the reaction chamber. The reaction chamber may be maintained at a temperature and constant pressure in the range of about 50 ° C. to about 300 ° C. or at a variable pressure in the range of about 0.0001 torr to about 5 torr.

비제한적인 예시로서, 백금이 원하는 도전성 재료(220)인 경우, 전구체 가스는, 이하에 한정되는 것은 아니지만, (트리메틸)메틸시클로펜타디에닐 백금(Pt10), (트리메틸)시클로펜타디에닐 (C5H5)Pt(CH3)3, Pt(아세틸아세토네이트)2, Pt(PF3)4, Pt(CO)2Cl2, 시스(cis)-[Pt(CH3)2((CH3)NC)2] 또는 백금 헥사플루오로세틸아세토네이트를 포함할 수 있다. 전구체 가스는 개구(214) 내로 유입되어, 유기 재료(210)에 의해 덮인 표면들 위에 백금을 형성하지 않고, 절연 재료(208), 콘택트(204), 기판(202), 및 존재한다면 배리어 재료의 노출된 표면들 위에 백금을 형성할 수 있다. 달리 말하면, 백금이, 유기 재료(210)의 노출된 표면들 위를 제외하고, 반도체 구조물(200)의 노출된 표면들 위에 선택적으로 퇴적될 수 있다.As a non-limiting example, when platinum is the desired conductive material 220, the precursor gas is not limited to (trimethyl) methylcyclopentadienyl platinum (Pt10), (trimethyl) cyclopentadienyl (C 5 H 5 ) Pt (CH 3 ) 3 , Pt (acetylacetonate) 2, Pt (PF 3 ) 4 , Pt (CO) 2 Cl 2 , cis)-[Pt (CH 3 ) 2 ((CH 3) ) NC) 2 ] or platinum hexafluorocetylacetonate. The precursor gas flows into the opening 214 to form platinum on the surfaces covered by the organic material 210 and without the insulating material 208, the contact 204, the substrate 202, and the barrier material, if present. Platinum may be formed over the exposed surfaces. In other words, platinum may be selectively deposited on the exposed surfaces of the semiconductor structure 200 except on the exposed surfaces of the organic material 210.

반도체 구조물(200)의 표면들(222) 위에 도전성 재료(220)의 퇴적을 방지하기 위해 유기 재료(210)를 사용함으로써, 도전성 재료(220)의 표면(224)은 추가의 평탄화 또는 에칭 작용을 사용하지 않고 절연 재료(208)의 표면(222)과 실질적으로 동일평면으로 형성될 수 있다. 도전성 재료(220)는 실질적으로 결함이나 변형이 없기 때문에, 반도체 구조물(200) 위에 형성된 추가의 재료들은 실질적으로 결함이 없을 수 있다. 또한, 개구들(214)(도 2a)을 형성하는 데 사용된 것과 동일한 유기 재료(210)로 상기 절연 재료(208)의 표면들(222)을 보호함으로써, 반도체 구조물(200)의 원하는 위치들 상에 도전성 재료(220)를 형성하는데 추가의 공정 작업이 사용되지 않는다. 따라서, 본 방법은 추가의 마스킹 및 에칭 작업 없이 도전성 재료(220)의 퇴적을 제공하여, 반도체 구조물(200)을 제조하기 위한 시간 및 비용을 절감한다.By using the organic material 210 to prevent the deposition of the conductive material 220 on the surfaces 222 of the semiconductor structure 200, the surface 224 of the conductive material 220 has an additional planarization or etching action. It may be formed substantially coplanar with the surface 222 of the insulating material 208 without using. Since the conductive material 220 is substantially free of defects or deformations, additional materials formed over the semiconductor structure 200 may be substantially free of defects. Also, by protecting the surfaces 222 of the insulating material 208 with the same organic material 210 used to form the openings 214 (FIG. 2A), the desired locations of the semiconductor structure 200. No further processing operations are used to form the conductive material 220 on the top. Thus, the method provides for the deposition of the conductive material 220 without additional masking and etching operations, saving time and cost for manufacturing the semiconductor structure 200.

본 명세서에서 도전성 재료(220)는 반도체 구조물(200)의 개구(214) 내에 선택적으로 형성되는 것으로 예시되지만, 당업자에 의해 인식되는 바와 같이, 상이한 토포그래피들을 갖는 다양한 그외의 표면들 및 구조물들 위에 도전성 재료(200)를 선택적으로 퇴적시키기 위해 유사한 공정이 사용될 수 있다. 비제한적인 예시로서, 도전성 재료(220)는 도 2a에 도시된 바와 같이 구멍(212) 안에 형성되거나, 또는 도전성 재료(220)는 그 일부분들이 유기 재료(210)에 의해 보호된 그외의 재료들의 노출된 표면들 위에 형성될 수 있다.Conductive material 220 is illustrated herein as selectively formed within opening 214 of semiconductor structure 200, but as will be appreciated by those skilled in the art, on various other surfaces and structures having different topography. Similar processes may be used to selectively deposit conductive material 200. By way of non-limiting example, conductive material 220 is formed in hole 212 as shown in FIG. 2A, or conductive material 220 may be formed of other materials whose portions are protected by organic material 210. It can be formed over the exposed surfaces.

도 2c를 참조하면, 도전성 재료(220)를 형성한 후에, 유기 재료(210)의 일부분을 제거하여 캐패시터 구조물을 형성하길 원하는 절연 재료(208)의 표면(226)을 노출시킬 수 있다. 절연 재료(208)의 표면(226)은 통상의 패터닝 기술들(예를 들어, 마스킹 및 에칭)을 사용함으로써 노출되어 유기 재료(210)의 원하는 부분을 제거할 수 있다.Referring to FIG. 2C, after forming the conductive material 220, a portion of the organic material 210 may be removed to expose the surface 226 of the insulating material 208 which is desired to form the capacitor structure. Surface 226 of insulating material 208 may be exposed by using conventional patterning techniques (eg, masking and etching) to remove the desired portion of organic material 210.

도 2d에 도시된 바와 같이, 유전체 재료(228)는 절연 재료(208)의 표면(226) 및 도전성 재료(220) 위에 및 그들과 접촉하여 도포될 수 있고, 그 후 다른 도전성 재료(230)가 유전체 재료(228) 위에 및 그와 접촉하도록 도포되어 캐패시터 구조물(232)을 형성할 수 있다. 비제한적 예시로서, 유전체 재료(228)는 탄탈륨 산화물, 탄탈륨 오산화물(Ta2O5), SrTiO3(strontium titanate), BST(barium strontium titanate), 또는 실리콘 산질화물(SiON)과 같이 높은 유전 상수를 갖는 재료일 수 있으며, 예를 들어, CVD 또는 PVD를 이용하여 형성될 수 있다. 다른 도전성 재료(230)는, 예를 들어, 백금, 티탄, 탄탈륨, 이리듐, 로듐, 루테늄, 이들의 산화물 또는 질화물, 이들의 조합, 또는 이들의 합금을 포함할 수 있다. 다른 도전성 재료(230)는 CVD 또는 PVD와 같은 공정을 이용하여 형성될 수 있다. 간략성을 위해, 다른 도전성 재료(230)는 단일 층을 포함하는 것으로 도시된다. 그러나, 일부의 실시예들에서, 다른 도전성 재료(230)는 금속 또는 다른 도전성 재료로 된 복수의 층을 포함할 수 있다. 비제한적인 예시로서, 다른 도전성 재료(230)는 백금일 수 있고, 전술한 바와 같이 유기 재료(210)의 나머지 부분들에 대하여 유전체 재료(228) 위에 선택적으로 형성될 수 있다.As shown in FIG. 2D, dielectric material 228 may be applied over and in contact with surface 226 and conductive material 220 of insulating material 208, after which other conductive material 230 may be applied. It may be applied over and in contact with dielectric material 228 to form capacitor structure 232. As a non-limiting example, dielectric material 228 may have a high dielectric constant such as tantalum oxide, tantalum pentoxide (Ta 2 O 5 ), strontium titanate (SrTiO 3 ), barium strontium titanate (BST), or silicon oxynitride (SiON). It may be a material having, for example, it may be formed using CVD or PVD. Other conductive materials 230 may include, for example, platinum, titanium, tantalum, iridium, rhodium, ruthenium, oxides or nitrides thereof, combinations thereof, or alloys thereof. Another conductive material 230 may be formed using a process such as CVD or PVD. For simplicity, other conductive material 230 is shown as including a single layer. However, in some embodiments, other conductive material 230 may include a plurality of layers of metal or other conductive material. As a non-limiting example, other conductive material 230 may be platinum and may be selectively formed over dielectric material 228 with respect to the remaining portions of organic material 210 as described above.

도 2e를 참조하면, 캐패시터 구조물(232)을 형성한 후에, 유기 재료(210)를 형성한다. 비제한적인 예시로서, 유기 재료(210)가 포토레지스트 재료인 경우, 다른 도전성 재료(230) 또는 절연 재료(208)를 손상시키거나 분해하지 않고 포토레지스트 재료를 제거하기 위해 통상의 애싱(ashing) 공정이 사용될 수 있다. 또한, 등방성 에칭 공정(예를 들어, 습식 화학적 에칭 또는 부분적으로 등방성 반응성 이온 에칭(RIE))을 사용하여, 다른 도전성 재료(230)에 대하여 선택적으로 절연 재료(208)를 제거할 수 있다. 예를 들어, 절연 재료(208)가 실리콘 이산화물을 포함하고, 다른 도전성 재료(230)가 백금을 포함할 경우, 습식 에칭 공정은 실리콘 이산화물에 비하여 백금을 선택적으로 제거한다.Referring to FIG. 2E, after forming the capacitor structure 232, the organic material 210 is formed. As a non-limiting example, where the organic material 210 is a photoresist material, conventional ashing to remove the photoresist material without damaging or degrading the other conductive material 230 or the insulating material 208. The process can be used. In addition, an isotropic etching process (eg, wet chemical etching or partially isotropic reactive ion etching (RIE)) may be used to selectively remove insulating material 208 relative to other conductive material 230. For example, if the insulating material 208 comprises silicon dioxide and the other conductive material 230 comprises platinum, the wet etch process selectively removes platinum over silicon dioxide.

도 3에 도시된 바와 같이, 인접한 마스크 구조물들(242)로서 복수의 캐패시터 구조물들(232)을 포함하는 반도체 디바이스(300)가 제공될 수 있다. 도 2d에 도시된 바와 같이, 반도체 디바이스(300)는 기판(202)을 오버라잉하는 절연 재료(208), 콘택트(204), 및 도전성 재료(220)를 포함하는 캐패시터 구조물(232), 유전체 재료(228) 및 다른 도전성 재료(230)를 포함할 수 있다. 반도체 디바이스(300)는 소스 영역(236), 드레인 영역(238) 및 필드 산화물 영역(240)에 대하여 형성된 트랜지스터 디바이스들(234)을 추가로 포함할 수 있다. 트랜지스터 디바이스들(234)은 종래의 기술들에 의해 형성될 수 있으며, 이는 본 명세서에 상세히 기술되지 않는다. 트랜지스터 디바이스들(234)의 영역을 노출시키기 위해 다른 도전성 재료(230) 및 인접한 마스크 구조물들(242)에 대하여 절연 재료(208)의 일부분을 제거하도록 이방성 건식 반응성 이온(즉, 플라스마) 에칭 공정 또는 습식 화학적 에칭 공정이 수행될 수 있다. 절연 재료(208)의 제거된 부분은 콘택트 홀(244)을 형성할 수 있다. 인접한 마스크 구조물들(242)은 각각 도 2a 내지 도 2d를 참조하여 전술한 방법으로 형성된 캐패시터 구조물(232)을 포함할 수 있다. 일부의 실시예들에서, 트랜지스터 디바이스들(234) 중 적어도 하나는 적어도 하나의 도전성 라인(도시되지 않음)과 전기적으로 통신할 수 있다. 도전성 라인은 통상의 기술들에 의해 형성될 수 있으며, 본 명세서에 상세히 기술되지 않는다.As shown in FIG. 3, a semiconductor device 300 may be provided that includes a plurality of capacitor structures 232 as adjacent mask structures 242. As shown in FIG. 2D, the semiconductor device 300 includes a dielectric material, a capacitor structure 232 comprising an insulating material 208, a contact 204, and a conductive material 220 overlying the substrate 202. 228 and other conductive materials 230. The semiconductor device 300 may further include transistor devices 234 formed with respect to the source region 236, the drain region 238, and the field oxide region 240. Transistor devices 234 may be formed by conventional techniques, which are not described in detail herein. An anisotropic dry reactive ion (ie, plasma) etch process to remove a portion of insulating material 208 relative to other conductive material 230 and adjacent mask structures 242 to expose a region of transistor devices 234 or A wet chemical etch process can be performed. The removed portion of insulating material 208 may form contact hole 244. Adjacent mask structures 242 may each include a capacitor structure 232 formed in the manner described above with reference to FIGS. 2A-2D. In some embodiments, at least one of the transistor devices 234 can be in electrical communication with at least one conductive line (not shown). Conductive lines may be formed by conventional techniques and are not described in detail herein.

본 발명은 다양한 변경들 및 대안의 형태들이 가능할 수 있지만, 특정 실시예들이 도면들의 예시를 위해 도시되었고 본 명세서에 상세히 설명되었다. 그러나, 본 발명은 개시된 특정한 형태들에 한정되지 않음을 이해해야 한다. 오히려, 본 발명은 후속하는 첨부의 특허청구범위 및 이들의 법적 등가물들에 의해 규정되는 바와 같은 본 발명의 범주 내에 속하는 모든 변형예, 변경예 및 대안예를 망라한다.While the invention is susceptible to various modifications and alternative forms, specific embodiments have been shown for purposes of illustration and have been described in detail herein. However, it should be understood that the invention is not limited to the specific forms disclosed. Rather, the invention is to cover all variations, modifications and alternatives falling within the scope of the invention as defined by the following appended claims and their legal equivalents.

Claims (18)

도전성 재료의 선택적 형성 방법으로서,
유기 재료 및 하부 재료 각각의 일부분을 제거하여, 상기 유기 재료를 통해 상기 하부 재료 안으로 적어도 부분적으로 연장되는 적어도 하나의 개구을 형성하는 단계;
상기 적어도 하나의 개구에 의해 노출된 표면들을 클리닝하는 단계; 및
적어도 하나의 개구에 도전성 재료를 선택적으로 형성하는 단계
를 포함하는 도전성 재료의 선택적 형성 방법.As a selective forming method of a conductive material,
Removing a portion of each of the organic material and the underlying material to form at least one opening extending at least partially through the organic material into the underlying material;
Cleaning the surfaces exposed by the at least one opening; And
Selectively forming a conductive material in at least one opening
Selective forming method of a conductive material comprising a. 제1항에 있어서,
유기 재료 및 하부 재료 각각의 일부분을 제거하는 단계는, 중합체 재료에서 적어도 하나의 구멍을 통해 상기 하부 재료의 일부분을 제거하는 단계를 포함하는 도전성 재료의 선택적 형성 방법.The method of claim 1,
Removing a portion of each of the organic material and underlying material comprises removing a portion of the underlying material through at least one hole in a polymeric material. 제1항에 있어서,
폴리스티렌(PS), 폴리에틸렌(PE), 폴리프로필렌(PP), 폴리클로로프렌(CR), 폴리비닐 에테르, 폴리(비닐 아세테이트)(PVAc), 폴리(비닐 클로라이드)(PVC), 폴리실록산, 폴리(메틸 메타크릴레이트)(PMMA), 폴리우레탄(PU), 폴리아크릴레이트, 폴리아크릴아미드, 노볼락, 폴리메틸글루타르이미드(PMGI), 폴리메틸실란(PMS), 비-방향족 중합체들, 폴리시클로올레핀, 및 이들의 공중합체 및 혼합물로 이루어진 그룹으로부터 상기 유기 재료를 선택하는 단계를 더 포함하는 도전성 재료의 선택적 형성 방법.The method of claim 1,
Polystyrene (PS), polyethylene (PE), polypropylene (PP), polychloroprene (CR), polyvinyl ether, poly (vinyl acetate) (PVAc), poly (vinyl chloride) (PVC), polysiloxane, poly (methyl meta Acrylates (PMMA), polyurethanes (PU), polyacrylates, polyacrylamides, novolacs, polymethylglutarimides (PMGI), polymethylsilanes (PMS), non-aromatic polymers, polycycloolefins, And selecting the organic material from the group consisting of copolymers and mixtures thereof. 제1항에 있어서,
디아조나프토퀴논계 재료, 폴리히드록시스티렌계 재료, 페놀 포름알데히드계 재료, 및 에폭시계 재료로 이루어진 그룹으로부터 상기 유기 재료를 선택하는 단계를 더 포함하는 도전성 재료의 선택적 형성 방법.The method of claim 1,
And selecting the organic material from the group consisting of diazonaphthoquinone-based material, polyhydroxystyrene-based material, phenol formaldehyde-based material, and epoxy-based material. 제1항에 있어서,
상기 적어도 하나의 개구에 의해 노출된 표면들을 클리닝하는 단계는, 상기 적어도 하나의 개구에 의해 노출된 표면들에 플루오르화 수소를 포함하는 용액 및 오존을 포함하는 플라스마 중 적어도 하나를 적용하는 단계를 포함하는 도전성 재료의 선택적 형성 방법. The method of claim 1,
Cleaning the surfaces exposed by the at least one opening comprises applying at least one of a solution comprising hydrogen fluoride and a plasma comprising ozone to the surfaces exposed by the at least one opening. Selective formation method of the conductive material. 제1항에 있어서,
상기 적어도 하나의 개구에 도전성 재료를 선택적으로 형성하는 단계는, 원자 층 퇴적에 의해 상기 도전성 재료를 퇴적하는 단계를 포함하는 도전성 재료의 선택적 형성 방법.The method of claim 1,
Selectively forming a conductive material in the at least one opening comprises depositing the conductive material by atomic layer deposition. 제6항에 있어서,
원자 층 퇴적에 의해 상기 도전성 재료를 퇴적하는 단계는, 전구체 가스를 상기 유기 재료와 반응시키지 않고, 상기 전구체 가스를 상기 하부 재료와 선택적으로 반응시키는 단계를 포함하는 도전성 재료의 선택적 형성 방법.The method of claim 6,
Depositing the conductive material by atomic layer deposition includes selectively reacting the precursor gas with the underlying material without reacting a precursor gas with the organic material. 제1항에 있어서,
적어도 하나의 개구에 도전성 재료를 선택적으로 형성하는 단계는, 적어도 하나의 개구에 백금, 티타늄, 탄탈, 이리듐, 로듐, 루테늄, 구리, 이들의 산화물 또는 질화물, 이들의 조합, 또는 이들의 합금을 선택적으로 형성하는 단계를 포함하는 도전성 재료의 선택적 형성 방법.The method of claim 1,
Selectively forming a conductive material in at least one opening may optionally include platinum, titanium, tantalum, iridium, rhodium, ruthenium, copper, oxides or nitrides thereof, combinations thereof, or alloys thereof in at least one opening. Selective forming method of a conductive material comprising the step of forming. 제1항에 있어서,
유기 재료 및 하부 재료 각각의 일부분을 제거하는 단계는, 유기 재료 및 절연 재료 각각의 일부분을 제거하여 상기 절연 재료의 측벽들 및 기판의 상부 표면에 의해 정의된 적어도 하나의 개구를 형성하는 단계를 포함하는 도전성 재료의 선택적 형성 방법. The method of claim 1,
Removing a portion of each of the organic material and the underlying material includes removing a portion of each of the organic material and the insulating material to form at least one opening defined by the sidewalls of the insulating material and the top surface of the substrate. Selective formation method of the conductive material. 제1항에 있어서,
상기 적어도 하나의 개구에 도전성 재료를 선택적으로 형성하는 단계는, 상기 유기 재료 위에 상기 도전성 재료를 형성하지 않고, 상기 하부 재료의 노출된 표면들 위에 도전성 재료를 형성하는 단계를 포함하는 도전성 재료의 선택적 형성 방법.The method of claim 1,
Selectively forming a conductive material in the at least one opening comprises forming a conductive material over exposed surfaces of the underlying material without forming the conductive material over the organic material. Forming method. 제1항에 있어서,
상기 적어도 하나의 개구에 도전성 재료를 선택적으로 형성하는 단계는, 상기 적어도 하나의 개구를 (트리메틸)메틸시클로펜타디에닐 백금에 노출시키는 단계를 포함하는 도전성 재료의 선택적 형성 방법.The method of claim 1,
Selectively forming a conductive material in the at least one opening comprises exposing the at least one opening to (trimethyl) methylcyclopentadienyl platinum. 백금의 선택적 퇴적 방법으로서,
유기 재료의 개구를 통해 노출된 재료의 표면에 백금 전구체 가스를 도입하는 단계; 및
상기 백금 전구체 가스를 상기 재료의 표면과 반응시켜, 상기 백금 전구체 가스를 상기 유기 재료와 반응시키지 않고, 그 위에 백금을 형성하는 단계
를 포함하는 백금의 선택적 퇴적 방법.As a selective deposition method of platinum,
Introducing a platinum precursor gas to the surface of the material exposed through the opening of the organic material; And
Reacting the platinum precursor gas with a surface of the material to form platinum thereon without reacting the platinum precursor gas with the organic material
Selective deposition method of platinum containing. 제12항에 있어서,
상기 백금 전구체 가스를 도입하기 전에, 상기 재료의 표면 위의 유기 잔류물들을 제거할 수 있는 에칭제를 도포하는 단계를 더 포함하는 백금의 선택적 퇴적 방법.The method of claim 12,
Prior to introducing the platinum precursor gas, applying an etchant capable of removing organic residues on the surface of the material. 제12항에 있어서,
상기 백금 전구체 가스를 상기 재료의 표면과 반응시키는 단계는, (트리메틸)메틸시클로펜타디에닐 백금, (트리메틸)시클로펜타디에닐 (C5H5)Pt(CH3)3, Pt(아세틸아세토네이트)2, Pt(PF3)4, Pt(CO)2Cl2, 시스-[Pt(CH3)2((CH3)NC)2], 및 백금 헥사플루오로세틸아세토네이트로 이루어진 그룹으로부터 백금 전구체 가스를 선택하는 단계를 포함하는 백금의 선택적 퇴적 방법.The method of claim 12,
Reacting the platinum precursor gas with the surface of the material comprises: (trimethyl) methylcyclopentadienyl platinum, (trimethyl) cyclopentadienyl (C 5 H 5 ) Pt (CH 3 ) 3 , Pt (acetylacetonate ) Platinum from the group consisting of 2 , Pt (PF 3 ) 4 , Pt (CO) 2 Cl 2 , cis- [Pt (CH 3 ) 2 ((CH 3 ) NC) 2 ], and platinum hexafluorocetylacetonate Selective deposition of platinum comprising the step of selecting a precursor gas. 적어도 하나의 도전성 구조물을 형성하는 방법으로서,
기판 위에 있는 절연 재료 위로 유기 재료를 도포하는 단계;
상기 유기 재료 및 상기 절연 재료를 통해 연장되는 적어도 하나의 개구를 형성하여 상기 기판을 노출시키는 단계;
상기 절연 재료 및 상기 기판에, 상기 유기 재료와 반응하지 않고 상기 절연 재료 및 상기 기판과 선택적으로 반응하는 전구체 가스를 적용하여 적어도 하나의 도전성 재료를 형성하는 단계; 및
상기 적어도 하나의 도전성 재료 위에 유전체 재료를 형성하고 상기 유전체 재료 위에 다른 도전성 재료를 형성하여 적어도 하나의 캐패시터 구조물을 형성하는 단계
를 포함하는 도전성 구조물 형성 방법.A method of forming at least one conductive structure,
Applying an organic material over the insulating material over the substrate;
Exposing the substrate by forming at least one opening extending through the organic material and the insulating material;
Forming at least one conductive material on the insulating material and the substrate by applying a precursor gas that selectively reacts with the insulating material and the substrate without reacting with the organic material; And
Forming a dielectric material over the at least one conductive material and forming another conductive material over the dielectric material to form at least one capacitor structure
Conductive structure forming method comprising a. 제15항에 있어서,
다른 도전성 재료를 제거하지 않고 상기 절연 재료의 인접한 부분을 제거하기 위해, 상기 적어도 하나의 캐패시터 구조물을 마스크로서 이용하는 단계를 더 포함하는 도전성 구조물 형성 방법.16. The method of claim 15,
Using the at least one capacitor structure as a mask to remove adjacent portions of the insulating material without removing other conductive material. 제16항에 있어서,
상기 절연 재료의 인접한 부분을 제거하는 단계는 상기 기판의 트랜지스터 디바이스들을 노출시키는 단계를 포함하는 도전성 구조물 형성 방법.The method of claim 16,
Removing the adjacent portion of the insulating material comprises exposing transistor devices of the substrate. 제15항에 있어서,
상기 절연 재료 및 상기 기판에, 상기 유기 재료와 반응하지 않고 상기 절연 재료 및 상기 기판과 선택적으로 반응하는 전구체 가스를 적용하는 단계는, 원자 층 퇴적에 의해 상기 적어도 하나의 도전성 재료를 형성하는 단계를 포함하는 도전성 구조물 형성 방법.16. The method of claim 15,
Applying the precursor material to the insulating material and the substrate and selectively reacting with the insulating material and the substrate without reacting with the organic material may include forming the at least one conductive material by atomic layer deposition. Method for forming a conductive structure comprising.
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