KR20110078794A - Producing method for contact hole mask for semiconductor - Google Patents

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Abstract

PURPOSE: A producing method for a contact hole mask for a semiconductor is provided to improve the property of a flash device by implementing uniform CD(Critical Dimension). CONSTITUTION: In a producing method for a contact hole mask for a semiconductor, a phase shifted mask is manufactured. A scattering contact hole(2) is formed around a contact hole(1) as a dummy pattern. The scattering contact hole is applied to a flash product less than 90nm t. The scattering contact hole is applied to the mask. The size of the scattering contact hole is designed less than 60nm X 60nm.

Description

반도체의 컨택트홀 마스크 설계 방법{Producing method for contact hole mask for semiconductor}Producing method for contact hole mask for semiconductor

이 발명은 반도체의 컨택트홀 마스크 설계 방법에 관한 것으로서, 좀더 세부적으로 말하자면 90nm NOR 플래시(Flash) 제품의 컨택트홀 레이어(contact hole layer)에서 사이드로브(side lobe) 현상을 억제할 수 있으며, 균일(uniform)한 CD(Critical Dimension)의 구현이 가능한, 반도체의 컨택트홀 마스크 설계 방법에 관한 것이다.The present invention relates to a method of designing a contact hole mask of a semiconductor, and more specifically, it is possible to suppress a side lobe phenomenon in a contact hole layer of a 90 nm NOR flash product, The present invention relates to a method for designing a contact hole mask of a semiconductor capable of implementing uniform CD (Critical Dimension).

반도체 소자를 제조하는 데 있어 그 소자의 디자인 룰이 초고집적화됨에 따라 회로 CD가 점차적으로 감소하게 되고, 반도체 층과 층, 그리고 패턴과 패턴의 구조가 복잡하게 이루어져 있어서 층과 층을 연결하는 컨택트의 역할은 매우 중요하게 된다. 상기한 컨택트는 텅스텐(W), 구리(Cu) 등의 금속재료 물질을 사용하게 된다. 이러한 컨택트는 소자의 크기가 나노기술을 점점 미세하게 됨에 따라 미세 컨택트를 위한 컨택트 종류가 다양하며, 이와 더불어 그 컨택트의 크기도 많이 줄어들고 있는 실정이다. 컨택트의 종류로서는 반도체 기판의 표면을 노출시키기 위한 직접 컨택트 방법과, 게이트 전극의 상부를 노출시키기 위한 워드라인 컨택트 방법과, 비트라인 컨택트 방법 및 플레이트 전극 컨택트 방법과, 리플로우 컨택트 방법 등이 있다.In manufacturing semiconductor devices, the circuit CD gradually decreases as the design rules of the devices become extremely high, and the semiconductor layers and layers, and the pattern and the structure of the patterns are complicated. Role becomes very important. The contact is made of a metal material such as tungsten (W), copper (Cu). As the contact size of the device becomes more and more nanotechnology, there are various types of contacts for the microcontact, and the size of the contact is also decreasing. Examples of the contact include a direct contact method for exposing a surface of a semiconductor substrate, a word line contact method for exposing an upper portion of a gate electrode, a bit line contact method, a plate electrode contact method, a reflow contact method, and the like.

컨택트를 형성하기 위한 컨택트홀(Contact hole)은 2차원 패턴(2D pattern)이어서 정의(define)하는데 어려움이 많이 존재하게 되는데, 동일한 기술(Technology)에서도 다른 층(layer)에 비해서 디자인룰(Design Rule)이 크며, 스캐너(scanner)의 상위 기종의 장비(고 개구수, 저파장 레이저)를 사용하게 된다. Since the contact hole for forming the contact is a 2D pattern, there is a lot of difficulty in defining it, and even in the same technology, design rules are compared to other layers. ) Is large, and the equipment of the upper model of the scanner (high numerical aperture, low wavelength laser) is used.

하지만, 제품의 비용(cost)과 장비의 효율성을 생각하게 되면, 기존의 불화아르곤(ArF) 공정으로 진행되는 컨택트(contact)공정을 불화 크립톤(KrF) 공정으로 전환하게 되면 많은 장점을 가지게 된다. However, considering the cost of the product and the efficiency of the equipment, there are many advantages in converting the contact process, which is performed in the conventional argon fluoride (ArF) process, into the krypton fluoride (KrF) process.

그러나, 불화 크립톤(KrF) 공정으로의 전환에서 문제가 되는 것은 공정 마진의 확보이다. 도 1은 플래시(Flash) 제품에서 볼 수 있는 셀홀(cell hole)의 모양으로서, 게이트(Gate)와 동일한 방향으로 한 방향으로만 홀(hole)이 형성이 된다. 즉, 드레인 컨택트 (Drain contact)의 패턴(pattern)을 불화 크립톤(KrF) 공정에서 기존의 노멀(Normal)한 방법으로 패턴(pattern)을 하게 되면, 도 1에서와 같이 홀패턴(hole pattern)이 정의(define)가 안되게 된다.However, a problem in the transition to the krypton fluoride (KrF) process is securing process margins. 1 is a shape of a cell hole found in a flash product, and holes are formed only in one direction in the same direction as the gate. That is, when the pattern of the drain contact is patterned by a conventional normal method in a fluoride krypton process, as shown in FIG. 1, a hole pattern is formed. It will not be defined.

위의 문제를 해결하기 위해 많이 사용되는 방법이 홀패턴(Hole pattern)에 대해서, 다이폴(Dipole)이나 콰드러플(quadruple) 조명계를 사용하는 방법이 있다. 도 2는 도 1에서 사용한 마스크 포토레지스트(mask & PR)를 가지고 조명모드만 콰드러플(quadruple)을 사용하여 정의(Define)한 것이다. 도 2에 도시되어 있는 바와 같이 콰드러플(Quadruple) 조명계를 사용한 경우, 홀패턴(hole pattern)이 정 의(define)되면서 공정 마진이 향상되는 것을 확인 할 수 있다. In order to solve the above problem, the most commonly used method is a dipole or quadruple illumination system for a hole pattern. FIG. 2 is a mask photoresist (mask & PR) used in FIG. 1 and is defined using a quadruple only illumination mode. When using a quadruple illumination system as shown in Figure 2, it can be seen that the process margin is improved as the hole pattern (hole pattern) is defined (define).

이와 같이 종래의 노멀(Normal)한 방법에서 콰드러플(quadruple) 조명계로의 전환은 공정 마진을 향상시킬 수는 있으나, 셀에지홀(Cell Edge Hole) 즉, 소오스 컨택트 홀(Source contact hole)과 같이 세미덴스(semi-dense)한 홀(hole)은 도 3에 도시되어 있는 바와 같이 사이드로브(side lobe)가 발생하면서 공정 마진(margin)이 부족하게 되는 문제점이 있다. As described above, the transition from a conventional normal method to a quadruple illumination system can improve process margins. However, a cell edge hole, that is, a source contact hole and a source contact hole, can be improved. The semi-dense hole has a problem in that a process margin is insufficient as a side lobe is generated as shown in FIG. 3.

또한, 도 4에 도시되어 있는 바와 같이 플래시(Flash) 제품의 로직(logic) 영역에는 다양한 피치(pitch)의 홀(hole)이 존재하게 되는데, 이와 같은 다양한 피치(pitch)의 홀(hole)에 대하여 모두 통상적인 공정 마진을 만족시킬 수 없으며, 균일한 CD를 만족시킬 수 없는 문제점이 있다.In addition, as shown in FIG. 4, holes of various pitches exist in a logic region of a flash product, and such holes of various pitches may be present. There is a problem that can not satisfy all the usual process margin, and can not satisfy a uniform CD.

본 발명의 목적은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로서, 90nm NOR 플래시(Flash) 제품의 컨택트홀 레이어(contact hole layer)에서 사이드로브(side lobe) 현상을 억제할 수 있으며, 균일(uniform)한 CD 구현이 가능한, 반도체의 컨택트홀(contact hole) 마스크(mask) 설계 방법을 제공하는 데 있다. An object of the present invention is to solve the conventional problems as described above, it is possible to suppress the side lobe phenomenon in the contact hole layer (contact hole layer) of the 90nm NOR flash products, The present invention provides a method for designing a contact hole mask of a semiconductor capable of implementing a uniform CD.

상기한 목적을 달성하기 위한 수단으로서 이 발명의 구성은, 위상천이 마스크(Att. PSM)를 제작하는 단계와, 컨택트홀(contact hole)의 주변에 스캐터링 컨택 트홀(scattering contact hole)을 더미 패턴(dummy pattern)처럼 형성하는 단계를 포함하여 이루어진다.As a means for achieving the above object, the configuration of the present invention comprises the steps of fabricating a phase shift mask (Att. PSM), scattering contact holes (scattering contact hole) in the vicinity of the contact hole (dummy pattern) (dummy pattern) is formed.

상기한 스캐터링 컨택트홀은 90nm 기술 이하의 플래시(flash) 제품에 적용하면 바람직하다.The above-mentioned scattering contact hole is preferably applied to a flash product of 90 nm technology or less.

상기한 스캐터링 컨택트홀은 웨이퍼(wafer)상에는 구현되지 않고 마스크에만 적용되면 바람직하다.The scattering contact hole is preferably implemented only on the mask, not on a wafer.

상기한 스캐터링 컨택트홀의 크기(size)는 60 X 60nm 이하로 설계되면 바람직하다. The size of the above-mentioned scattering contact hole is preferably designed to be 60 X 60 nm or less.

상기한 스캐터링 컨택트홀은 불화크립톤(KrF) 마스크(mask)에 적용하면 바람직하다.The above-mentioned scattering contact hole is preferably applied to a krypton fluoride (KrF) mask.

이 발명은, 스캐터링 컨택트 홀(Scattering contact hole)을 더미 패턴(dummy pattern)처럼 추가하는 마스크 설계를 통하여 다음과 같은 효과를 갖는다.The present invention has the following effects through a mask design for adding scattering contact holes as a dummy pattern.

1. 사이드 로브 현상을 억제하고, 균일한 CD 구현할 수 있으며, 그리고 셀(Cell)과 로직(logic) 영역의 다양한 피치(pitch)를 가진 컨택트홀(contact hole)에서 일반적인 공정 마진(margin)을 확보할 수 있다.1. Suppresses side lobe, achieves a uniform CD, and maintains common process margins in contact holes with varying pitches in the cell and logic domains. can do.

2. 균일한 CD 를 구현함으로써 플래시(flash) 소자의 특성을 향상시킬 수가 있다. 2. By implementing a uniform CD, the characteristics of the flash device can be improved.

3. 90nm 기술 이하의 플래시(flash) 소자 개발에 있어, 컨택트층(contact layer)을 형성함에 있어서 마진(margin)있는 불화 크립톤(KrF) 공정을 사용할 수 있다. 3. In developing flash devices below 90nm technology, a marginal krypton fluoride (KrF) process can be used to form the contact layer.

4. 불화아르곤(ArF) 공정에서 불화 크립톤(KrF) 공정으로 전환하면서 원가 절감할 수 있다. 4. Cost reduction by switching from argon fluoride (ArF) process to krypton fluoride (KrF) process.

이하, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 이 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명하기로 한다. 이 발명의 목적, 작용, 효과를 포함하여 기타 다른 목적들, 특징점들, 그리고 동작상의 이점들이 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the accompanying drawings in order to describe in detail enough to enable those skilled in the art to easily carry out the present invention. . Other objects, features, and operational advantages, including the purpose, operation, and effect of the present invention will become more apparent from the description of the preferred embodiments.

참고로, 여기에서 개시되는 실시예는 여러가지 실시가능한 예중에서 당업자의 이해를 돕기 위하여 가장 바람직한 실시예를 선정하여 제시한 것일 뿐, 이 발명의 기술적 사상이 반드시 이 실시예에만 의해서 한정되거나 제한되는 것은 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 다양한 변화와 부가 및 변경이 가능함은 물론, 균등한 타의 실시예가 가능함을 밝혀 둔다.For reference, the embodiments disclosed herein are only presented by selecting the most preferred embodiment in order to help those skilled in the art from the various possible examples, the technical spirit of the present invention is not necessarily limited or limited only by this embodiment Rather, various changes, additions, and changes are possible within the scope without departing from the spirit of the present invention, as well as other equivalent embodiments.

도 5는 이 발명의 일실시예에 따른 반도체의 셀영역의 컨택트홀 마스크 설계도이고, 도 6은 이 발명의 일실시예에 따른 반도체의 로직영역의 컨택트홀 마스크 설계도이다.5 is a schematic diagram of a contact hole mask in a cell region of a semiconductor according to an embodiment of the present invention, and FIG. 6 is a schematic diagram of a contact hole mask in a logic region of a semiconductor according to an embodiment of the present invention.

도 5 및 도 6에 도시되어 있는 바와 같이, 이 발명의 일실시예에 따른 반도체의 컨택트홀 마스크 설계 방법의 구성은, 위상천이 마스크(Att. PSM)를 제작할 때에, 컨택트홀(contact hole) (1)의 주변에 스캐터링 컨택트홀(scattering contact hole) (2)을 더미 패턴(dummy pattern)처럼 형성하는 구조로 이루어진다.As shown in Figs. 5 and 6, the configuration of the method for designing a contact hole mask of a semiconductor according to an embodiment of the present invention is that, when a phase shift mask (Att. PSM) is manufactured, a contact hole (contact hole) ( A scattering contact hole 2 is formed around 1) like a dummy pattern.

상기한 스캐터링 컨택트홀은 90nm 기술 이하의 플래시(flash) 제품에 적용되는 구조로 이루어진다.The scattering contact hole has a structure applied to a flash product of 90 nm technology or less.

상기한 스캐터링 컨택트홀은 웨이퍼(wafer)상에는 구현되지 않고 마스크에만 적용되며 크기(size)는 60 X 60nm 이하로 설계되는 구조로 이루어진다.The scattering contact hole is not implemented on a wafer, but is applied only to a mask, and has a structure designed to have a size of 60 × 60 nm or less.

상기한 스캐터링 컨택트홀은 불화아르곤(ArF), 불화크립톤(KrF) 마스크(mask)에 모두 적용가능한 구조로 이루어진다.The scattering contact hole has a structure applicable to both argon fluoride (ArF) and krypton fluoride (KrF) mask.

상기한 구성에 의한, 이 발명의 일실시예에 따른 반도체의 컨택트홀 마스크 설계 방법의 작용은 다음과 같다.The operation of the contact hole mask design method of the semiconductor according to the embodiment of the present invention by the above configuration is as follows.

위상천이 마스크(Att. PSM)를 제작할 때에, 컨택트홀(contact hole) (1)의 주변에 스캐터링 컨택트홀(scattering contact hole) (2)을 더미 패턴(dummy pattern)처럼 형성한다.When fabricating the phase shift mask (Att. PSM), a scattering contact hole 2 is formed around the contact hole 1 as a dummy pattern.

이와 같이 컨택트홀(1)의 주변에 스캐터링 컨택트홀(2)을 형성하면 소오스 컨택트 홀(Source contact hole) 주변의 사이드 로브(side lobe) 현상을 방지 할 수 있고, 드레인 컨택트 홀(Drain contact hole)의 경우에는 1번째에서 16번째까지 균일한 크기(size)를 구현할 수 있다. As such, forming the scattering contact hole 2 around the contact hole 1 can prevent a side lobe around the source contact hole and drain contact hole. ) Can achieve a uniform size from the 1st to the 16th.

또한, 다양한 피치(pitch)에서도 스캐터링 컨택트홀에 의해 밀집(dense)한 패턴(pattern)으로 인식됨으로써 셀(Cell)과 로직(logic) 영역의 통상적인 공정 마진을 확보할 수 있다.In addition, since the pattern is recognized as a dense pattern by the scattering contact hole even at various pitches, it is possible to secure a general process margin of the cell and the logic region.

도 1은 플래시(Flash) 제품에서 볼 수 있는 셀홀(cell hole)의 모양이다.1 is a shape of a cell hole found in a flash product.

도 2는 도 1에서 사용한 마스크 포토레지스트(mask & PR)를 가지고 조명모드만 콰드러플(quadruple)을 사용하여 정의(Define)한 것이다.FIG. 2 is a mask photoresist (mask & PR) used in FIG. 1 and is defined using a quadruple only illumination mode.

도 3은 소오스 컨택트 홀(Source contact hole)과 같이 세미덴스(semi-dense)한 홀(hole)에 사이드로브(side lobe)가 발생한 모습을 보여주는 도면이다.FIG. 3 is a view illustrating a side lobe occurring in a semi-dense hole such as a source contact hole.

도 4는 플래시(Flash) 제품의 로직(logic) 영역에는 다양한 피치(pitch)의 홀(hole)이 존재함을 보여주는 도면이다.4 is a view showing that holes of various pitches exist in a logic region of a flash product.

도 5는 이 발명의 일실시예에 따른 반도체의 셀영역의 컨택트홀 마스크 설계도이다. 5 is a contact hole mask design diagram of a cell region of a semiconductor according to an embodiment of the present invention.

도 6은 이 발명의 일실시예에 따른 반도체의 로직영역의 컨택트홀 마스크 설계도이다.6 is a contact hole mask design diagram of a logic region of a semiconductor according to an embodiment of the present invention.

Claims (5)

위상천이 마스크(Att. PSM)를 제작하는 단계와, Manufacturing a phase shift mask (Att. PSM), 컨택트홀(contact hole)의 주변에 스캐터링 컨택트홀(scattering contact hole)을 더미 패턴(dummy pattern)처럼 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체의 컨택트홀 마스크 설계 방법.A method for designing a contact hole mask for a semiconductor, comprising forming a scattering contact hole in a periphery of a contact hole like a dummy pattern. 제 1항에 있어서,The method of claim 1, 상기한 스캐터링 컨택트홀은 90nm 기술 이하의 플래시(flash) 제품에 적용되는 것을 특징으로 하는 반도체의 컨택트홀 마스크 설계 방법.The scattering contact hole is a method for designing a contact hole mask of a semiconductor, characterized in that applied to flash products of 90nm technology or less. 제 1항에 있어서,The method of claim 1, 상기한 스캐터링 컨택트홀은 웨이퍼(wafer)상에는 구현되지 않고 마스크에만 적용되는 것을 특징으로 하는 반도체의 컨택트홀 마스크 설계 방법.The method for designing a contact hole mask of a semiconductor, wherein the scattering contact hole is not implemented on a wafer and is applied only to a mask. 제 1항에 있어서,The method of claim 1, 상기한 스캐터링 컨택트홀의 크기(size)는 60 X 60nm 이하로 설계되는 것을 특징으로 하는 반도체의 컨택트홀 마스크 설계 방법.The size of the scattering contact hole is a contact hole mask design method of a semiconductor, characterized in that designed to less than 60 x 60nm. 제 1항에 있어서,The method of claim 1, 상기한 스캐터링 컨택트홀은 불화크립톤(KrF) 마스크(mask)에 적용되는 것을 특징으로 하는 반도체의 컨택트홀 마스크 설계 방법.And said scattering contact hole is applied to a krypton fluoride (KrF) mask.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10620528B2 (en) 2017-05-25 2020-04-14 Samsung Electronics Co. Ltd. Method of fabricating phase shift mask and method of fabricating semiconductor device
KR102192583B1 (en) 2020-07-10 2020-12-17 풍원정밀(주) Metal mask and method for manufacturing the same
KR102193043B1 (en) 2020-07-10 2020-12-18 풍원정밀(주) Metal mask and method for manufacturing the same
CN113009773A (en) * 2021-03-15 2021-06-22 长江存储科技有限责任公司 Mask pattern design method, photomask design method and photomask

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10620528B2 (en) 2017-05-25 2020-04-14 Samsung Electronics Co. Ltd. Method of fabricating phase shift mask and method of fabricating semiconductor device
US11327395B2 (en) 2017-05-25 2022-05-10 Samsung Electronics Co., Ltd. Semiconductor device
KR102192583B1 (en) 2020-07-10 2020-12-17 풍원정밀(주) Metal mask and method for manufacturing the same
KR102193043B1 (en) 2020-07-10 2020-12-18 풍원정밀(주) Metal mask and method for manufacturing the same
CN113009773A (en) * 2021-03-15 2021-06-22 长江存储科技有限责任公司 Mask pattern design method, photomask design method and photomask

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