KR20110077485A - Wafer processing method - Google Patents

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KR20110077485A KR1020090134083A KR20090134083A KR20110077485A KR 20110077485 A KR20110077485 A KR 20110077485A KR 1020090134083 A KR1020090134083 A KR 1020090134083A KR 20090134083 A KR20090134083 A KR 20090134083A KR 20110077485 A KR20110077485 A KR 20110077485A
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안정훈
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Abstract

PURPOSE: A method for processing a wafer is provided to suppress the crack of a semiconductor chip by removing a mechanical defect on the rear of a semiconductor wafer by a grinding process. CONSTITUTION: A semiconductor chip(110) is arranged on a wafer. A protection tape(120) is formed on the semiconductor chip. The rear of the wafer is grinded. A metal trapping layer(130) is formed on the rear surface of the polished wafer.

Description

웨이퍼 가공 방법{WAFER PROCESSING METHOD}Wafer processing method {WAFER PROCESSING METHOD}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 웨이퍼 가공 방법에 관한 것이며, 더 자세히는 패키지 공정 중의 게터링 능력을 강화할 수 있는 웨이퍼 가공 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor manufacturing techniques, and more particularly, to a wafer processing method, and more particularly, to a wafer processing method capable of enhancing gettering capability during a package process.

전기, 전자 제품 등의 고성능화에 따라, 한정된 크기의 기판에 보다 많은 수의 패키지를 실장 하기 위한 많은 기술들이 연구되고 있다. 특히, 이동 전화와 같은 모바일 장치 등에 장착되는 메모리 반도체 칩의 경우 보다 더 캠팩트하고 작은 사이즈를 요구하기 때문에 필요한 용량을 충분히 확보하면서 보다 박형으로 형성하는 것이 요구되고 있다.With the high performance of electrical and electronic products, many techniques for mounting a larger number of packages on a limited size substrate have been studied. In particular, in the case of a memory semiconductor chip mounted on a mobile device such as a mobile phone, etc., since it is more compact and requires a smaller size, it is required to form a thinner shape while sufficiently securing necessary capacity.

이러한 메모리 반도체 칩의 박형화 및 고용량화를 달성하기 위해 적층(stack) 기술이 개발되고 있으며, 특히 모바일 장치에서는 메모리 반도체 칩을 MCP(Multi Chip Package) 또는 SIP(System In Package) 공정에 의해 적용하고 있다. 이 중 메모리 반도체 칩만을 적층하는 MCP 공정은 특히 메모리 디바이스 제조 자들에게 있어 중점적 기술 개발 분야 중이 하나로서 고밀도 메모리 디바이스의 요구에 따라 칩의 적층 수는 최대화하고 패키지 면적은 최소화하는 것이 중요하기 때문에, 칩의 두께를 초박형화하는 기술이 더욱 더 요구되고 있다. 예를 들어, 향후에는 칩의 적층 수가 10개 이상으로 증가되어 칩의 두께는 더욱 더 박형화 될 것으로 예상되고 있다.In order to achieve thinning and high capacity of such a memory semiconductor chip, a stack technology has been developed. In particular, in a mobile device, a memory semiconductor chip is applied by a MCP (Multi Chip Package) or SIP (System In Package) process. The MCP process, which stacks only memory semiconductor chips, is one of the key technology development areas, especially for memory device manufacturers, and it is important to maximize the number of chips and minimize the package area according to the demand of high-density memory devices. There is an increasing demand for a technique for ultra-thinning the thickness. For example, in the future, the number of chips is increased to 10 or more, and the thickness of the chips is expected to become even thinner.

한편, 웨이퍼 또는 칩의 두께를 최종적으로 약 100㎛ 이하로 하기 위해서는, 웨이퍼 후면의 그라인딩 공정이 반드시 요구되고, 이러한 그라인딩 공정에 의해 웨이퍼 후면에 발생된 기계적 결함을 제거하여 칩의 크랙 문제를 억제하여야 하므로, 그라인딩 공정 후에 스트레스 완화 공정이 추가로 이루어지고 있다.On the other hand, in order to finally reduce the thickness of the wafer or chip to about 100 μm or less, a grinding process on the back side of the wafer is required, and mechanical defects generated on the back side of the wafer by the grinding process must be removed to suppress the chip crack problem. Therefore, a stress relaxation process is further performed after the grinding process.

이러한 종래의 웨이퍼 가공 방법을 도 1a 내지 도 1h를 참조하여 설명한다.Such a conventional wafer processing method will be described with reference to FIGS. 1A to 1H.

도 1a를 참조하면, 반도체 웨이퍼(100)의 전면 상에 반도체 칩(110)을 매트릭스(matrix) 배열을 이루도록 서로 일정 간격 이격시켜 형성한다. 또한, 반도체 웨이퍼(100)의 전면 상에는 각 반도체 칩(110)의 외곽을 둘러싸도록 일정 폭을 갖는 스크라이브 라인(scribe line)(S)이 형성된다. 반도체 칩(110)은 소정 기능을 수행하는 회로부(미도시)를 구비한다.Referring to FIG. 1A, the semiconductor chips 110 are formed on a front surface of the semiconductor wafer 100 by being spaced apart from each other by a predetermined interval to form a matrix arrangement. In addition, a scribe line S having a predetermined width is formed on the front surface of the semiconductor wafer 100 so as to surround the outside of each semiconductor chip 110. The semiconductor chip 110 includes a circuit unit (not shown) that performs a predetermined function.

도 1b를 참조하면, 반도체 칩(110)을 보호하도록 반도체 칩(110) 상에 보호 테이프(120)를 형성한다.Referring to FIG. 1B, a protective tape 120 is formed on the semiconductor chip 110 to protect the semiconductor chip 110.

도 1c를 참조하면, 그라인더(200)에 메시수가 200 내지 400 가량인 그라인딩 휠(210)을 사용하여 러프(rough) 그라인딩 공정에 의해 반도체 웨이퍼(100)의 후면을 제1 그라인딩 한다.Referring to FIG. 1C, the back surface of the semiconductor wafer 100 is first ground by a rough grinding process using a grinding wheel 210 having a mesh number of about 200 to 400 on the grinder 200.

도 1d를 참조하면, 그라인더(200)에 메시수가 2000 이상인 그라인딩 휠(220)을 사용하여 미세 그라인딩 공정에 의해 제1 그라인딩된 반도체 웨이퍼(100A)의 후면을 제2 그라인딩 한다. Referring to FIG. 1D, the back surface of the first ground semiconductor wafer 100A is secondly ground by a fine grinding process using the grinding wheel 220 having a mesh number of 2000 or more.

도 1e를 참조하면, 제2 그라인딩된 반도체 웨이퍼(100B)의 후면을 연마기(300)를 이용하여 건식 연마에 의해 연마하여, 그라인딩 공정들에서 반도체 웨이퍼(100B)의 후면에 발생된 기계적 결함 등을 제거함으로써 반도체 웨이퍼(100B) 후면의 스트레스를 완화시켜, 결함 등에 의해 반도체 칩(110)에 크랙이 발생되지 않도록 한다.Referring to FIG. 1E, the back surface of the second ground semiconductor wafer 100B is polished by dry polishing using the polishing machine 300 to remove mechanical defects or the like generated on the back surface of the semiconductor wafer 100B in the grinding processes. By removing the stress on the back surface of the semiconductor wafer 100B, cracks are prevented from occurring in the semiconductor chip 110 due to defects.

도 1f를 참조하면, 연마된 반도체 웨이퍼(100C)의 후면에 다이싱/다이본드 시트(140)를 부착한다. Referring to FIG. 1F, a dicing / die bond sheet 140 is attached to the back surface of the polished semiconductor wafer 100C.

여기서, 다이싱/다이본드 시트(140)는 기재(142) 및 기재(142) 상에 형성된 접착층(144)으로 이루어져 접착층(144)을 통해 반도체 웨이퍼(100C)에 부착된다.Here, the dicing / die bond sheet 140 is formed of the substrate 142 and the adhesive layer 144 formed on the substrate 142 and attached to the semiconductor wafer 100C through the adhesive layer 144.

도 1g에 나타낸 바와 같이, 보호 테이프(120)를 제거한 후, 도 1h에 나타낸 바와 같이, 블레이드(400)를 이용하여 반도체 웨이퍼(100C)의 스크라이브 라인(S)을 절단하여 반도체 칩(110)을 분리한다.As shown in FIG. 1G, after removing the protective tape 120, as shown in FIG. 1H, the scribe line S of the semiconductor wafer 100C is cut using the blade 400 to cut the semiconductor chip 110. Separate.

이와 같이 종래의 웨이퍼 가공 방법에서는 그라인딩 공정들을 수행한 후 연마를 수행하기 때문에 그라인딩 공정에 의해 웨이퍼(100B) 후면에 발생된 기계적 결함을 제거할 수 있었다. As described above, in the conventional wafer processing method, since grinding is performed after grinding processes, mechanical defects generated on the back surface of the wafer 100B may be removed by the grinding process.

반면, 그라인딩 공정들에 의해 반도체 웨이퍼(100B) 후면에 발생된 기계적 결함은 이처럼 반도체 칩(110)의 크랙 문제를 유발하기도 하지만, 후속 패키지 공 정 중에 오염되는 금속 등의 불순물을 포획하는 EG(extrinsic gettering) 효과를 가지고 있다. 따라서, 연마 공정에 의해 기계적 결함을 완전히 제거하게 되면 EG 효과를 얻을 수 없어 패키지 공정 중 금속 등의 불순물에 의한 반도체 웨이퍼(100C)의 오염을 방지하기가 어렵다.On the other hand, mechanical defects generated on the back surface of the semiconductor wafer 100B by the grinding processes may cause crack problems of the semiconductor chip 110, but EG (extrinsic) that traps impurities such as metal contaminated during subsequent package processes. gettering) effect. Therefore, when the mechanical defects are completely removed by the polishing process, the EG effect cannot be obtained, and it is difficult to prevent contamination of the semiconductor wafer 100C by impurities such as metal during the packaging process.

이러한 웨이퍼(100C)에 잔존하는 금속 등의 불순물은 산화막 내압을 저하시키고 결정 결함 등을 유발할 뿐만 아니라 누설 전류를 증가시켜, 결국 디바이스의 수율 및 신뢰성을 저하시킨다.Impurities such as metal remaining in the wafer 100C not only lower the oxide film breakdown voltage, cause crystal defects, etc., but also increase leakage current, which in turn lowers the yield and reliability of the device.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 그라인딩 공정 후 발생되는 기계적 결함에 의한 반도체 칩의 크랙을 방지하면서 패키지 공정 중의 게터링 능력을 강화할 수 있는 웨이퍼 가공 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, to provide a wafer processing method that can enhance the gettering capability during the packaging process while preventing cracking of the semiconductor chip due to mechanical defects generated after the grinding process. The purpose is.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 전면 상에 반도체 칩이 배열된 웨이퍼를 준비하는 단계; 반도체 칩 상에 보호 테이프를 형성하는 단계; 웨이퍼의 후면을 그라인딩하는 단계; 그라인딩된 웨이퍼의 후면을 연마하는 단계; 및 연마된 웨이퍼의 후면 표면 내에 금속 포획층을 형성하는 단계를 포함하는, 웨이퍼 가공 방법이 제공된다.According to an aspect of the present invention for achieving the above technical problem, preparing a wafer having a semiconductor chip arranged on the front surface; Forming a protective tape on the semiconductor chip; Grinding the back side of the wafer; Polishing the back side of the ground wafer; And forming a metal capture layer within the backside surface of the polished wafer.

여기서, 금속 포획층은 상기 웨이퍼의 후면의 표면으로부터 0.1 내지 수 ㎛의 깊이로 형성하는 것이 바람직하다.Here, the metal capture layer is preferably formed to a depth of 0.1 to several micrometers from the surface of the back surface of the wafer.

또한, 금속 포획층은 고농도의 보론 이온을 이온주입하여 형성할 수도 있고, 고농도의 As 이온을 이온주입하여 형성할 수도 있다.The metal capture layer may be formed by ion implantation of high concentration of boron ions, or may be formed by ion implantation of high concentration of As ions.

또한, 웨이퍼의 후면을 그라인딩 하는 단계는, 웨이퍼의 후면을 러프 그라인딩 공정에 의해 제1 그라인딩 하는 단계; 및 제1 그라인딩된 웨이퍼의 후면을 미세 그라인딩 공정에 의해 제2 그라인딩 하는 단계를 포함할 수도 있다.In addition, the grinding of the back surface of the wafer may include: first grinding the back surface of the wafer by a rough grinding process; And second grinding the back surface of the first ground wafer by a fine grinding process.

또한, 웨이퍼의 후면을 연마하는 단계는 건식 연마로 수행할 수도 있다.In addition, the polishing of the back surface of the wafer may be performed by dry polishing.

또한, 금속 포획층이 형성된 웨이퍼의 후면에 다이싱/다이본드 시트를 부착하는 단계; 보호 테이프를 제거하는 단계; 및 반도체 칩을 분리하는 단계를 더 포함할 수도 있다.In addition, attaching a dicing / die bond sheet to the back of the wafer on which the metal capture layer is formed; Removing the protective tape; And separating the semiconductor chip.

전술한 본 발명은, 그라인딩 공정들을 수행한 후 연마를 수행하여 그라인딩 공정에 의해 반도체 웨이퍼의 후면에 발생된 기계적 결함을 제거함으로써 반도체 칩의 크랙을 억제할 수 있다.According to the present invention described above, the grinding of the semiconductor chip can be suppressed by removing the mechanical defects generated on the back surface of the semiconductor wafer by the grinding process by performing grinding.

또한, 연마를 수행한 후 반도체 웨이퍼의 후면 표면 내에 고농도의 보론 이온 주입층으로 이루어진 금속 포획층을 형성하여 패키지 공정 중의 금속 등의 불순물에 대한 게터링 능력을 강화시킴으로써 산화막 내압 저하, 결정 결함 유발 및 누설 전류 증가 등의 문제를 방지할 수 있다.In addition, after polishing, a metal capture layer made of a high concentration of boron ion implantation layer is formed on the back surface of the semiconductor wafer to enhance gettering ability of impurities such as metal during the packaging process, thereby lowering the oxide pressure resistance and causing crystal defects. Problems such as an increase in leakage current can be prevented.

또한, 게터링 효과 강화를 위해 사용되는 P/P+ 에피층 구조의 웨이퍼 사용을 대체할 수 있다.It can also replace the use of wafers with P / P + epilayer structures used to enhance gettering effects.

그 결과, 반도체 디바이스의 수율 및 신뢰성을 개선할 수 있는 효과가 있다.As a result, there is an effect that can improve the yield and the reliability of the semiconductor device.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 실시예를 소개하기로 한다.Hereinafter, embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily implement the present invention.

그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 한정되는 것으로 해석되어서는 안 된다. 또한, 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하 여 과장된 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited to the embodiments described below. In addition, the size or thickness of the film or regions in the drawings are exaggerated for clarity of the specification, elements denoted by the same reference numerals in the drawings means the same element.

도 2a 내지 도 2i는 본 발명의 실시예에 따른 웨이퍼 가공 방법을 설명하기 위한 순차적 공정 단면도들이다.2A to 2I are sequential process cross-sectional views illustrating a wafer processing method according to an embodiment of the present invention.

도 2a를 참조하면, 반도체 웨이퍼(100)의 전면 상에 반도체 칩(110)을 매트릭스(matrix) 배열을 이루도록 서로 일정 간격 이격시켜 형성한다. 또한, 각 반도체 칩(110)의 외곽을 둘러싸도록 일정 폭을 갖는 스크라이브 라인(scribe line)(S)이 형성된다. 여기서, 반도체 칩(110)은 소정 기능을 수행하는 회로부(미도시)를 구비한다.Referring to FIG. 2A, the semiconductor chips 110 are formed on the front surface of the semiconductor wafer 100 by being spaced apart from each other to form a matrix arrangement. In addition, a scribe line S having a predetermined width is formed to surround the periphery of each semiconductor chip 110. Here, the semiconductor chip 110 includes a circuit unit (not shown) that performs a predetermined function.

도 2b를 참조하면, 반도체 칩(110)을 보호하도록 반도체 칩(110) 상에 보호 테이프(120)를 형성한다.Referring to FIG. 2B, a protection tape 120 is formed on the semiconductor chip 110 to protect the semiconductor chip 110.

도 2c를 참조하면, 그라인더(200)에 메시수가 200 내지 400 가량인 그라인딩 휠(210)을 사용하여 러프(rough) 그라인딩 공정에 의해 반도체 웨이퍼(100)의 후면을 제1 그라인딩 한다.Referring to FIG. 2C, the back surface of the semiconductor wafer 100 is first ground by a rough grinding process using a grinding wheel 210 having a mesh number of about 200 to 400 on the grinder 200.

도 2d를 참조하면, 그라인더(200)에 메시수가 2000 이상인 그라인딩 휠(220)을 사용하여 미세 그라인딩 공정에 의해 제1 그라인딩된 반도체 웨이퍼(100A)의 후면을 제2 그라인딩 한다. Referring to FIG. 2D, the back surface of the first ground semiconductor wafer 100A is secondly ground by a fine grinding process using the grinding wheel 220 having a mesh number of 2000 or more.

도 2e를 참조하면, 제2 그라인딩된 반도체 웨이퍼(100B)의 후면을 연마기(300)를 이용하여 건식 연마에 의해 연마하여, 그라인딩 공정들에서 반도체 웨이퍼(100B)의 후면에 발생된 기계적 결함 등을 제거함으로써 반도체 웨이퍼(100B) 후 면의 스트레스를 완화시켜, 결함 등에 의해 반도체 칩(110)에 크랙이 발생되지 않도록 한다.Referring to FIG. 2E, the back surface of the second ground semiconductor wafer 100B is polished by dry polishing using the polishing machine 300 to remove mechanical defects or the like generated on the back surface of the semiconductor wafer 100B in the grinding processes. By eliminating the stress on the back surface of the semiconductor wafer 100B, cracks are prevented from occurring in the semiconductor chip 110 due to defects or the like.

도 2f를 참조하면, 연마된 반도체 웨이퍼(100C)의 후면에 보론(B) 이온을 이온주입(130A)하여 반도체 웨이퍼(100C)의 후면 표면 내에 보론 이온주입층으로 이루어진 금속 포획층(130)을 형성한다. Referring to FIG. 2F, boron (B) ions are implanted into the back surface of the polished semiconductor wafer 100C to form a metal capture layer 130 including a boron ion implantation layer in the back surface of the semiconductor wafer 100C. Form.

이때, 금속 포획층(130)은 반도체 웨이퍼(100C)의 후면 표면으로부터 0.1 내지 수 ㎛의 깊이로 형성하는 것이 바람직하다. In this case, the metal capture layer 130 is preferably formed to a depth of 0.1 to several ㎛ from the back surface of the semiconductor wafer (100C).

이와 같이, 반도체 웨이퍼(100C)의 후면 표면 내에 보론 이온주입층으로 이루어진 금속 포획층(130)이 형성되면, 반도체 웨이퍼(100C)가 금속 등의 불순물에 의해 오염되는 경우 금속 포획층(130)에 의해 금속 등의 불순물의 용해도가 증가되어 금속 포획층(130) 내로 확산되고, 여기서 세그리게이션(segregation)에 의한 게터링 효과가 발휘된다. As such, when the metal capture layer 130 including the boron ion implantation layer is formed on the back surface of the semiconductor wafer 100C, when the semiconductor wafer 100C is contaminated by impurities such as metal, the metal capture layer 130 may be formed on the back surface of the semiconductor wafer 100C. As a result, the solubility of impurities such as metal is increased to diffuse into the metal capture layer 130, where a gettering effect due to aggregation is exhibited.

한편, 도 3a 및 도 3b는 반도체 웨이퍼(100C)의 후면에 보론 이온을 이온주입한 후의 반도체 웨이퍼(100C) 내의 불순물 농도 프로파일을 나타낸 도면으로서, 도 3a는 이온주입 직후의 보론 농도 분포를 나타내고, 도 3b는 통상의 열처리 공정을 수행한 후의 보론의 농도 분포를 나타낸 것으로, 보론 이온의 농도가 높을수록(G2) 열처리 후에도 반도체 웨이퍼(100C)에 더 높은 농도로 더 깊게 분포하게 되어 세그리게이션 게터링 효과가 더 높게 발휘됨을 알 수 있다.3A and 3B are diagrams showing impurity concentration profiles in the semiconductor wafer 100C after ion implantation of boron ions into the back surface of the semiconductor wafer 100C, and FIG. 3A shows the boron concentration distribution immediately after ion implantation. 3B shows the concentration distribution of boron after performing a conventional heat treatment process. The higher the concentration of boron ions (G2), the deeper the concentration is distributed to the semiconductor wafer 100C even after the heat treatment. It can be seen that the turing effect is higher.

또한, 도 4a 내지 도 4c는 반도체 웨이퍼 내에서의 Cu 게터링 능력을 나타낸 도면으로서, 도 4a는 반도체 웨이퍼의 후면에 금속 포획층(130)이 형성되지 않은 경우의 Cu 게터링 능력을 나타내고, 도 4b 및 도 4c는 모두 반도체 웨이퍼(100C)의 후면에 금속 포획층(130)이 형성된 경우의 Cu 게터링 능력을 나타낸 것으로, 도 4b의 경우가 도 4a의 경우보다 금속 포획층(130)의 보론 이온의 농도가 높은 경우를 나타낸다. 도 4a의 경우에는 대부분의 Cu가 반도체 웨이퍼의 후면 및 전면으로부터 약 2㎛ 이상의 깊이 이내의 벌크 내에 존재하고, 도 4b 및 도 4c의 경우 반도체 웨이퍼 후면의 금속 포획층(130) 주위에서 대부분의 Cu가 존재하지만, 특히 도 4c의 경우 금속 포획층(130) 위치에서 대부분의 Cu가 존재함을 알 수 있다.4A to 4C show the Cu gettering capability in the semiconductor wafer, and FIG. 4A shows the Cu gettering capability when the metal capture layer 130 is not formed on the rear surface of the semiconductor wafer. 4B and 4C show the Cu gettering capability in the case where the metal capture layer 130 is formed on the back surface of the semiconductor wafer 100C. In FIG. 4B, the boron of the metal capture layer 130 is larger than that of FIG. 4A. The case where the ion concentration is high is shown. In the case of FIG. 4A, most of the Cu is in bulk within a depth of about 2 μm or more from the back and front of the semiconductor wafer, and in the case of FIGS. 4B and 4C, most of the Cu is around the metal capture layer 130 on the back of the semiconductor wafer. 4c, it can be seen that most of the Cu in the position of the metal capture layer 130 in particular in the case of FIG.

따라서, 금속 포획층(130) 형성을 위한 보론 이온의 이온 주입시 보론 이온의 농도는, 비교적 고농도로, 바람직하게 6E15 atoms/㎠ 이상으로 조절하는 것이 바람직하다.Therefore, the concentration of the boron ions at the time of ion implantation of the boron ions for forming the metal trap layer 130 is preferably controlled at a relatively high concentration, preferably at least 6E15 atoms / cm 2.

도 2g를 참조하면, 금속 포획층(130)이 형성된 반도체 웨이퍼(100C)의 후면에 다이싱/다이본드 시트(140)를 부착한다. Referring to FIG. 2G, the dicing / die bond sheet 140 may be attached to the rear surface of the semiconductor wafer 100C on which the metal capture layer 130 is formed.

여기서, 다이싱/다이본드 시트(140)는 기재(142) 및 기재(142) 상에 형성된 접착층(144)으로 이루어져 접착층(144)을 통해 반도체 웨이퍼(100C)에 부착된다.Here, the dicing / die bond sheet 140 is formed of the substrate 142 and the adhesive layer 144 formed on the substrate 142 and attached to the semiconductor wafer 100C through the adhesive layer 144.

도 2h에 나타낸 바와 같이, 보호 테이프(120)를 제거한 후, 도 2i에 나타낸 바와 같이, 블레이드(400)를 이용하여 반도체 웨이퍼(100C)의 스크라이브 라인(S)을 절단하여 반도체 칩(110)을 분리한다.As shown in FIG. 2H, after removing the protective tape 120, as shown in FIG. 2I, the scribe line S of the semiconductor wafer 100C is cut using the blade 400 to cut the semiconductor chip 110. Separate.

상기 실시예에 의하면, 그라인딩 공정들을 수행한 후 연마를 수행하여 그라인딩 공정에 의해 반도체 웨이퍼(100B)의 후면에 발생된 기계적 결함을 제거함으로써 반도체 칩(110)의 크랙을 억제할 수 있다.According to the above embodiment, the grinding of the semiconductor chip 110 may be suppressed by removing the mechanical defects generated on the back surface of the semiconductor wafer 100B by the grinding process by performing the grinding process and then polishing.

또한 연마를 수행한 후 반도체 웨이퍼(100C)의 후면 표면 내에 고농도의 보론 이온 주입층으로 이루어진 금속 포획층(130)을 형성하여 패키지 공정 중의 금속 등의 불순물에 대한 게터링 능력을 강화시킴으로써, 산화막 내압 저하, 결정 결함 유발 및 누설 전류 증가 등의 문제를 방지할 수 있다.In addition, after polishing, a metal capture layer 130 including a high concentration of boron ion implantation layer is formed on the back surface of the semiconductor wafer 100C to enhance gettering ability against impurities such as metal during the packaging process, thereby increasing the breakdown voltage of the oxide film. Problems such as degradation, crystal defect generation, and leakage current increase can be prevented.

또한, 게터링 효과 강화를 위해 사용되는 P/P+ 에피층 구조의 웨이퍼 사용을 대체할 수 있다.It can also replace the use of wafers with P / P + epilayer structures used to enhance gettering effects.

그 결과, 반도체 디바이스의 수율 및 신뢰성을 개선할 수 있다.As a result, the yield and reliability of the semiconductor device can be improved.

본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above embodiments, it should be noted that the above embodiments are for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

예컨대, 전술한 실시예에서는 금속 포획층으로서 보론 이온과 같은 P형 불순물이 고농도로 이온주입되어 형성되었지만, 보론 대신에 As 이온과 같은 N형 불순물이 사용될 수도 있다.For example, in the above embodiment, P-type impurities such as boron ions are formed by ion implantation at high concentration as the metal capture layer, but N-type impurities such as As ions may be used instead of boron.

도 1a 내지 도 1h는 종래의 웨이퍼 가공 방법을 설명하기 위한 순차적 공정 단면도.1A to 1H are sequential process cross-sectional views for explaining a conventional wafer processing method.

도 2a 내지 도 2i는 본 발명의 실시예에 따른 웨이퍼 가공 방법을 설명하기 위한 순차적 공정 단면도.2A to 2I are sequential process cross-sectional views for explaining a wafer processing method according to an embodiment of the present invention.

도 3a 및 도 3b는 반도체 웨이퍼의 후면에 보론 이온을 이온주입한 후의 반도체 웨이퍼 내의 불순물 농도 프로파일을 나타낸 도면으로서, 도 3a는 이온주입 직후의 보론 농도 분포를 나타내고, 도 3b는 통상의 열처리 공정을 수행한 후의 보론의 농도 분포를 나타냄.3A and 3B show an impurity concentration profile in a semiconductor wafer after ion implantation of boron ions on a back surface of the semiconductor wafer. FIG. 3A shows a boron concentration distribution immediately after ion implantation, and FIG. 3B shows a conventional heat treatment process. Shows the concentration distribution of boron after execution.

도 4a 내지 도 4c는 반도체 웨이퍼 내에서의 Cu 게터링 능력을 나타낸 도면으로서, 도 4a는 반도체 웨이퍼의 후면에 금속 포획층이 형성되지 않은 경우를 나타낸 것으로, 도 4b 및 도 4c는 모두 반도체 웨이퍼의 후면에 금속 포획층이 형성된 경우이며, 도 4b의 경우가 도 4a의 경우보다 금속 포획층의 보론 이온의 농도가 높음.4A to 4C are diagrams showing Cu gettering capability in a semiconductor wafer, and FIG. 4A shows a case in which a metal capture layer is not formed on a rear surface of a semiconductor wafer. FIGS. 4B and 4C are both diagrams of a semiconductor wafer. The metal capture layer is formed on the back surface, and the concentration of boron ions in the metal capture layer is higher in the case of FIG. 4B than in FIG. 4A.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

100, 100A, 100B, 100C : 반도체 웨이퍼100, 100A, 100B, 100C: semiconductor wafer

110 : 반도체 칩110: semiconductor chip

120 : 보호 테이프120: protective tape

130 : 금속 포획층130: metal capture layer

140 : 다이싱/다이 본드 시트140: dicing / die bond sheet

142 : 기재142: description

144 : 접착층144: adhesive layer

200 : 그라인더200 grinder

210, 220 : 그라인딩 휠210, 220: Grinding Wheel

300 : 연마기300: grinding machine

S : 스크라이브 라인S: scribe line

400 : 블레이드400: blade

Claims (7)

전면 상에 반도체 칩이 배열된 웨이퍼를 준비하는 단계;Preparing a wafer having semiconductor chips arranged on a front surface thereof; 상기 반도체 칩 상에 보호 테이프를 형성하는 단계;Forming a protective tape on the semiconductor chip; 상기 웨이퍼의 후면을 그라인딩하는 단계;Grinding the back side of the wafer; 상기 그라인딩된 웨이퍼의 후면을 연마하는 단계; 및 Polishing a back side of the ground wafer; And 상기 연마된 웨이퍼의 후면 표면 내에 금속 포획층을 형성하는 단계를 포함하는Forming a metal capture layer within the backside surface of the polished wafer; 웨이퍼 가공 방법.Wafer processing method. 제 1 항에 있어서, The method of claim 1, 상기 금속 포획층은 상기 웨이퍼의 후면의 표면으로부터 0.1 내지 수 ㎛의 깊이로 형성하는 웨이퍼 가공 방법.And the metal capture layer is formed to a depth of 0.1 to several [mu] m from the surface of the back surface of the wafer. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 금속 포획층은 고농도의 보론 이온을 이온주입하여 형성하는 웨이퍼 가공 방법.And the metal capture layer is formed by ion implantation of high concentration of boron ions. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 금속 포획층은 고농도의 As 이온을 이온주입하여 형성하는 웨이퍼 가공 방법.The metal capture layer is formed by ion implantation of a high concentration of As ions. 제 1 항에 있어서, The method of claim 1, 상기 웨이퍼의 후면을 그라인딩 하는 단계는, Grinding the back side of the wafer, 상기 웨이퍼의 후면을 러프 그라인딩 공정에 의해 제1 그라인딩 하는 단계; 및 First grinding a back surface of the wafer by a rough grinding process; And 상기 제1 그라인딩된 웨이퍼의 후면을 미세그라인딩 공정에 의해 제2 그라인딩 하는 단계를 포함하는 웨이퍼 가공 방법.And second grinding the rear surface of the first ground wafer by a microgrinding process. 제 1 항에 있어서, The method of claim 1, 상기 웨이퍼의 후면을 연마하는 단계는 건식 연마로 수행하는 웨이퍼 가공 방법.The polishing of the back side of the wafer is performed by dry polishing. 제 1 항에 있어서, The method of claim 1, 상기 금속 포획층이 형성된 웨이퍼의 후면에 다이싱/다이본드 시트를 부착하는 단계; Attaching a dicing / die bond sheet to a rear surface of the wafer on which the metal capture layer is formed; 상기 보호 테이프를 제거하는 단계; 및 Removing the protective tape; And 상기 반도체 칩을 분리하는 단계를 더 포함하는 웨이퍼 가공 방법.Wafer processing method further comprising the step of separating the semiconductor chip.
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