KR20110076661A - 반도체 소자의 미세패턴 형성방법 - Google Patents

반도체 소자의 미세패턴 형성방법 Download PDF

Info

Publication number
KR20110076661A
KR20110076661A KR1020090133415A KR20090133415A KR20110076661A KR 20110076661 A KR20110076661 A KR 20110076661A KR 1020090133415 A KR1020090133415 A KR 1020090133415A KR 20090133415 A KR20090133415 A KR 20090133415A KR 20110076661 A KR20110076661 A KR 20110076661A
Authority
KR
South Korea
Prior art keywords
forming
pattern
hard mask
semiconductor device
fine pattern
Prior art date
Application number
KR1020090133415A
Other languages
English (en)
Inventor
정진기
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090133415A priority Critical patent/KR20110076661A/ko
Publication of KR20110076661A publication Critical patent/KR20110076661A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 트리밍 공정을 적용한 반도체 소자의 미세패턴 형성방법에 있어서, 피식각층의 측벽에 달라붙는 이상 폴리머들로 인해 피식각층이 원하는 임계치수로 트리밍되지 않는 것을 방지할 수 있는 반도체 소자의 미세패턴 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 피식각층이 형성된 기판을 제공하는 단계와, 상기 피식각층 상에 하드마스크 패턴을 형성하는 단계와, 상기 하드마스크 패턴 형성시 상기 하드마스크 패턴의 양측벽에 달라붙은 이상 폴리머를 제거하는 단계와, 트리밍 식각공정을 실시하여 상기 하드마스크 패턴의 폭을 목표 임계치수로 감소시키는 단계를 포함하는 반도체 소자의 미세패턴 형성방법을 제공한다.
반도체 소자, 미세패턴, 하드마스크, 트리밍, 이상 폴리머, 임계치수

Description

반도체 소자의 미세패턴 형성방법{METHOD FOR FORMING MICROPATTERN IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 제조공정에 있어서 트리밍(trimming) 공정을 이용한 반도체 소자의 미세패턴 형성방법에 관한 것이다.
반도체 소자의 제조공정에 있어서 선폭 감소는 수율 향상을 위해 가장 핵심적인 요소이다. 이러한 선폭 감소로 인해 마스크도 점점 작은 크기가 요구되고 있다. 하지만, 포토 장비의 한계로 인하여 40nm급 이하의 소자에서는 식각공정시에 많은 어려움이 따르게 된다. 이로 인하여 최근 가장 각광받고 있는 기술이 트리밍 기술이다.
트리밍 기술은 마스크 공정에서 패터닝이 크게 되어도 별도의 식각공정을 통해 마스크 하부쪽 스택(stack)의 측면을 식각함으로써 최종적인 피식각층 패턴의 임계치수(Critical Dimension)를 마스크 공정 이후 임계치수보다 감소시킬 수 있는 공정 방법이다. 이 트리밍 기술은 포토 장비의 한계를 극복하고, 임계치수를 개선시키기 위해 도입된 기술이라 하겠다.
특히, 이러한 트리밍 기술은 현재 주변회로 영역의 트랜지스터용 게이트 전극 형성시 유용하게 적용되고 있다. 그 이유는, 반도체 소자의 고집적화에 따른 선폭 감소로 인해 셀 영역 뿐만 아니라 주변회로 영역의 게이트 전극 임계치수 또한 감소되어야 하기 때문이다. 여기서, 셀 영역은 반도체 소자의 메모리 셀이 형성되는 영역을 나타내고, 주변회로 영역은 셀을 구동시키기 위한 구동회로를 포함한 그 주변회로가 형성되는 영역을 나타낸다.
이하에서는, 현재 주변회로 영역의 게이트 전극 형성방법을 일례로 종래기술에 따른 트리밍 공정을 적용한 반도체 소자의 미세패턴 형성방법을 설명하기로 한다.
먼저, 반도체 기판 상에 게이트 산화막, 게이트 전극 형성용 도전막, 게이트 전극 보호용 하드마스크로 질화막 및 희생용 하드마스크로 아모르퍼스 카본(amorphous carbon, A-C)막을 순차적으로 형성한 후, 그 상부에 SiON막, 반사 방지막 및 게이트 전극 형성용 감광막 패턴을 형성한다.
이어서, 감광막 패턴을 식각 마스크로 하여 반사 방지막과 SiON막을 식각한다. 이로써, 반사방지막 패턴과 SiON막 패턴이 형성된다.
이어서, 감광막 패턴 및 반사방지막 패턴을 제거한 후 SiON막 패턴을 통해 아모르퍼스 카본막을 식각한다. 이로써, 아모르퍼스 카본막 패턴이 형성된다.
이어서, 아모르퍼스 카본막 패턴을 원하는 임계치수로 트리밍시키기 위한 별 도의 트리밍 식각공정을 실시한다.
이어서, 아모르퍼스 카본막 패턴을 통해 질화막을 식각하여 질화막 패턴을 형성한 후, 질화막 패턴을 식각 마스크로 하여 도전막을 식각한다. 이로써, 게이트 전극이 완성된다.
그러나, 종래기술에 따른 트리밍 공정을 적용한 반도체 소자의 미세패턴 형성방법을 적용하게 되면 다음과 같은 문제가 발생하게 된다. 즉, 도 1에 도시된 바와 같이, 아모르퍼스 카본막 패턴(A-C) 형성 후 트리밍을 위해 별도의 트리밍 식각공정을 실시한 후에도 아모르퍼스 카본막 패턴(A-C)이 원하는 목표 임계치수로 트리밍되지 않는 문제가 발생한다. 따라서, 게이트 전극이 원하는 목표 임계치수로 패터닝되지 않는 문제가 발생하게 된다.
구체적으로, 도 1의 (a)는 아모르퍼스 카본막 패턴(A-C)을 형성한 후의 주변회로 영역의 게이트 전극을 도시한 SEM(Scanning Electron Microscope) 사진이고, 도 1의 (b)는 트리밍을 위해 별도로 아모르퍼스 카본막 패턴(A-C)을 O2/HBr/Ar 혼합 가스로 식각한 후의 주변회로 영역의 게이트 전극을 도시한 SEM 사진이다. 이때, 도 1의 (a)와 (b)에서 같이, 아모르퍼스 카본막 패턴(A-C)이 모두 동일한 폭(W)을 갖게 된다. 이를 참조하면, 아모르퍼스 카본막 패턴(A-C)을 형성하고, 트리밍 식각공정을 실시한 후에도 아모르퍼스 카본막 패턴(A-C이) 트리밍되지 않음을 알 수 있다.
여기서, 트리밍 식각공정을 실시한 후에도 트리밍이 되지 않는 이유는, 아모 르퍼스 카본막 패턴 형성시 아모르퍼스 카본막 패턴 저부의 질화막이 식각되면서 발생된 이상 폴리머(이물, polymer)들이 아모르퍼스 카본막 패턴의 양측벽에 달라붙어 잔류하는데, 이러한 이상 폴리머들이 트리밍 식각공정시에도 제거되지 않기 때문이다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 트리밍 공정을 적용한 반도체 소자의 미세패턴 형성방법에 있어서, 피식각층의 측벽에 달라붙는 이상 폴리머들로 인해 피식각층이 원하는 임계치수로 트리밍되지 않는 것을 방지할 수 있는 반도체 소자의 미세패턴 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 피식각층이 형성된 기판을 제공하는 단계와, 상기 피식각층 상에 하드마스크 패턴을 형성하는 단계와, 상기 하드마스크 패턴 형성시 상기 하드마스크 패턴의 양측벽에 달라붙은 이상 폴리머를 제거하는 단계와, 트리밍 식각공정을 실시하여 상기 하드마스크 패턴의 폭을 목표 임계치수로 감소시키는 단계를 포함하는 반도체 소자의 미세패턴 형성방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 제1 영역과 제2 영역을 포함하는 기판 상에 피식각층을 형성하는 단계와, 상기 피식각층 상에 하드마스크 패턴을 형성하는 단계와, 상기 하드마스크 패턴 형성시 상기 하드마스크 패턴의 양측벽에 달라붙은 이상 폴리머를 제거하는 단계와, 상기 제2 영역을 개방시키는 구조의 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각 마스 크로 하는 트리밍 식각공정을 실시하여 상기 제2 영역의 상기 하드마스크 패턴의 폭을 목표 임계치수로 감소시키는 단계를 포함하는 반도체 소자의 미세패턴 형성방법을 제공한다.
상술한 본 발명에 의하면, 반도체 소자의 미세패턴 형성시 희생용 하드마스크 패턴으로 사용되는 아모르퍼스 카본막 패턴 형성시 아모르퍼스 카본막 패턴 저부의 피식각층이 일부 식각되면서 발생된 이상 폴리머들을 제거하기 위한 별도의 세정공정을 실시한 이후에 아모르퍼스 카본막 패턴을 트리밍시키기 위한 트리밍 식각공정을 적용함으로써, 상기 이상 폴리머들에 의해 아모르퍼스 카본막 패턴이 원하는 목표 임계치수로 트리밍되지 않는 것을 방지할 수 있다. 따라서, 원하는 목표 임계치수로 피식각층 패턴을 트리밍시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)는 표시된 부분은 동일한 요소들을 나타낸다.
실시예
도 2a 내지 도 2f는 본 발명의 실시예에 따른 트리밍 공정을 적용한 반도체 소자의 미세패턴 형성방법을 설명하기 위해 도시한 공정 단면도이다. 여기서는, 일례로 주변회로 영역의 게이트 전극을 선택적으로 트리밍시키는 방법에 대해 설명하기로 한다.
먼저, 도 2a에 도시된 바와 같이, 셀 영역(CELL)과 주변회로 영역(PERI)D을 포함하는 반도체 기판(10) 상에 게이트 절연막(미도시)을 형성한 후, 그 상부에 게이트 전극 형성용 도전막의 하부층으로 폴리실리콘막(11)을 형성한다. 이때, 폴리실리콘막(11)은 불순물이 도핑된 도프트(doped) 폴리실리콘막 또는 불순물이 도핑되지 않은 언도프트(un-doped) 폴리실리콘막으로 형성한다.
이어서, 폴리실리콘막(11) 상에 게이트 전극 형성용 도전막의 상부층으로 금속막(12)을 형성한다. 예컨대, 금속막(12)은 텅스텐(W) 단일막 또는 텅스텐질화막(WN)/텅스텐막의 적층막으로 형성할 수 있다. 이때, 금속막(12)이 텅스텐질화막/텅스텐막의 적층막으로 이루어지는 경우에는 게이트 도전막의 하부층인 폴리실리콘막(11)의 형성을 생략할 수도 있다.
이어서, 금속막(12) 상에 게이트 전극 보호용 하드마스크로 질화막(13)을 형성한다.
이어서, 질화막(13) 상에 희생용 하드마스크로 아모르퍼스 카본막(14)을 형 성한 후, 그 상부에 SiON막(15)을 형성한다. 이때, 아모르퍼스 카본막(14) 대신에 카본이 포함된 모든 물질을 적용 가능하다. 참고로, SiON막(15)은 포토 공정(포토 마스크를 이용한 노광 및 현상공정 포함)시 아모르퍼스 카본막(14)을 보호하는 역할을 수행한다.
이어서, SiON막(15) 상에 반사 방지막(Bottom Anti-Reflective Coating, BARC)(16)을 형성한 후, 반사 방지막(16) 상에 포토 공정을 통해 게이트 전극 형성용 식각 마스크인 감광막 패턴(17)을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 감광막 패턴(17, 도 2a 참조)을 식각 마스크로 하여 반사 방지막(16, 도 2a참조)과 SiON막(15, 도 2a참조)을 식각한다. 이로써, 반사 방지막 패턴(미도시)과 SiON막 패턴(15A)이 형성된다.
이어서, 스트립(strip) 공정을 실시하여 감광막 패턴(17) 및 반사 방지막 패턴을 제거한 후, SiON막 패턴(15A)을 식각 마스크로 하여 아모르퍼스 카본막(14, 도 2a참조)을 식각한다. 이로써, 아모르퍼스 카본막 패턴(14A)이 형성된다.
이러한 아모르퍼스 카본막 패턴(14A) 형성시에는 아모르퍼스 카본막 패턴(14A) 저부의 질화막(13)의 상부 표면이 일부 식각(일례로, 약 100~150Å 정도 손실됨)되면서 발생되는 이상 폴리머(18)들이 아모르퍼스 카본막 패턴(14A)의 양측벽에 달라붙게 된다. 이에 따라, 아모르퍼스 카본막 패턴(14A)이 마스크 공정시의 목표 임계치수보다 더 큰 폭(W1)으로 패터닝된다.
이어서, 도 2c에 도시된 바와 같이, 아모르퍼스 카본막 패턴(14A)의 양측벽 에 달라붙은 이상 폴리머(18, 도 2b 참조)들을 제거한다. 예컨대, 습식 케미컬(chemical)을 이용한 습식 세정공정 또는 플라즈마(plasma) 처리를 실시하여 이상 폴리머(18)들을 별도로 제거한다. 이에 따라, 아모르퍼스 카본막 패턴(14A)이 마스크 공정시의 목표 임계치수와 동일한 폭(W2)으로 감소하게 된다.
이때, 습식 세정공정시에는 HF가 포함된 케미컬을 이용한다. 예컨대, BOE(Buffered Oxdie Etchant)-HF와 NH4F가 100:1 또는 300:1로 혼합된 용액-를 이용한다. 또한, 플라즈마 처리시에는 불소(F)가 포함된 가스, 예컨대 CF4 가스를 이용한다.
한편, 상기 세정공정은 후속으로 진행되는 감광막 패턴(19, 도 2d 참조) 형성공정 후에 진행될 수도 있다.
이어서, 도 2d에 도시된 바와 같이, 아모르퍼스 카본막 패턴(14A)이 형성된 전체 구조물 상부에 주변회로 영역(PERI)을 개방(open)시키는 구조의 감광막 패턴(19)을 형성한다.
이어서, 도 2e에 도시된 바와 같이, 주변회로 영역(PERI)의 선택적 트리밍을 위해 감광막 패턴(19)을 식각 마스크로 하여 개방된 주변회로 영역(PERI)의 아모르퍼스 카본막 패턴(14A)을 별도로 식각한다. 예컨대, O2/HBr/Ar 또는 O2/N2/Ar 혼합 가스를 이용한 트리밍 식각공정을 실시하여 아모르퍼스 카본막 패턴(14A)의 양측벽을 각각 소정 두께 리세스('D' 부위 만큼)시켜 아모르퍼스 카본막 패턴(14A)의 폭 을 'W3'로 감소시킨다. 이로써, 주변회로 영역(PERI)의 아모르퍼스 카본막 패턴(14A) 폭(W3)이 원하는 최종 목표 임계치수로 트리밍된다.
이때, O2 가스는 트리밍을 위한 식각 가스로 사용되고, HBr 또는 N2 가스는 페시베이션(passivation) 가스로 사용된다.
여기서, 아모르퍼스 카본막 패턴(14A)의 임계치수 조절은 트리밍 식각공정의 시간에 비례하여 이루어질 수 있다.
또한, 상기 트리밍 식각공정은 기판 온도를 약 -30~100℃로 유지하고, 압력을 1~50mTorr, 파워(power)를 200~1500W의 범위로 인가하며, 약 60초간 진행하는 것이 바람직하다.
이어서, 도 2f에 도시된 바와 같이, 스트립 공정을 실시하여 감광막 패턴(19, 도 2e 참조)을 제거한다.
이후에는, 도면에 도시하진 않았지만, 아모르퍼스 카본막 패턴(14A)을 식각 마스크로 하여 질화막(13)을 식각함으로써, 질화막 패턴(미도시)을 형성한다.
이어서, 질화막 패턴을 식각 마스크로 하여 금속막(12), 폴리실리콘막(11) 및 게이트 절연막(미도시)을 순차적으로 식각한다. 이로써, 게이트 전극이 완성된다.
이때, 피식각층인 게이트 전극 형성용 하드마스크 및 도전막은 주변회로 영역(PERI)에서 원하는 최종 목표 임계치수로 트리밍될 수 있다. 이는, 원하는 최종 목표치 임계치수로 트리밍된 주변회로 영역(PERI)의 아모르퍼스 카본막 패턴(14A) 을 식각 마스크로 하여 게이트 전극을 패터닝하기 때문이다.
한편, 도 3은 도 2b의 공정이 완료된 상태의 주변회로 영역의 구조물을 도시한 SEM 사진이고, 도 4는 도 2c의 공정이 완료된 상태의 주변회로 영역의 구조물을 도시한 SEM 사진이며, 도 5는 도 2e의 공정이 완료된 상태의 주변회로 영역의 구조물을 도시한 SEM 사진이다.
도 3 내지 도 5를 참조하면, 아모르퍼스 카본막 패턴(A-C) 형성 직후의 아모르퍼스 카본막 패턴(A-C)의 폭(W1)이 가장 크고, 이상 폴리머 제거공정을 진행한 후의 아모르퍼스 카본막 패턴(A-C)의 폭(W2)이 아모르퍼스 카본막 패턴(A-C) 형성 직후보다 감소되며, 트리밍 식각공정을 적용한 후의 아모르퍼스 카본막 패턴(A-C)의 폭(W3)이 이상 폴리머 제거공정을 진행한 후보다 감소됨을 알 수 있다. 이는, 본 발명의 실시예에 따른 경우 주변회로 영역에서의 아모르퍼스 카본막 패턴(A-C) 폭이 정상정으로 트리밍됨을 나타낸다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1의 (a)는 종래기술에 따른 반도체 소자의 미세패턴 형성방법을 적용하여 아모르퍼스 카본막 패턴을 형성한 후의 주변회로 영역의 게이트 전극을 도시한 SEM(Scanning Electron Microscope) 사진.
도 1의 (b)는 종래기술에 따른 반도체 소자의 미세패턴 형성방법을 적용하여 트리밍을 위해 별도로 아모르퍼스 카본막 패턴을 O2/HBr/Ar 혼합 플라즈마로 식각한 후의 주변회로 영역의 게이트 전극을 도시한 SEM 사진.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 트리밍 공정을 적용한 반도체 소자의 미세패턴 형성방법을 설명하기 위해 도시한 공정 단면도.
도 3은 도 2b의 공정이 완료된 상태의 주변회로 영역의 구조물을 도시한 SEM 사진.
도 4는 도 2c의 공정이 완료된 상태의 주변회로 영역의 구조물을 도시한 SEM 사진.
도 5는 도 2e의 공정이 완료된 상태의 주변회로 영역의 구조물을 도시한 SEM 사진.
<도면의 주요 부분에 대한 부호의 설명>
CELL : 셀 영역 PERI : 주변회로 영역
10 : 기판 11 : 폴리실리콘막
12 : 금속막 13 : 질화막
14 : 아모르퍼스 카본막 15 : SiON막
16 : 반사 방지막 17, 19 : 감광막 패턴
18 : 이상 폴리머 15A : SiON막 패턴
14A : 아모르퍼스 카본막 패턴

Claims (17)

  1. 피식각층이 형성된 기판을 제공하는 단계;
    상기 피식각층 상에 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴 형성시 상기 하드마스크 패턴의 양측벽에 달라붙은 이상 폴리머를 제거하는 단계; 및
    트리밍 식각공정을 실시하여 상기 하드마스크 패턴의 폭을 목표 임계치수로 감소시키는 단계
    를 포함하는 반도체 소자의 미세패턴 형성방법.
  2. 제 1 항에 있어서,
    상기 트리밍 식각공정을 실시하는 단계 후,
    상기 하드마스크 패턴을 통해 상기 피식각층을 식각하는 단계
    를 더 포함하는 반도체 소자의 미세패턴 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 하드마스크 패턴은 카본을 함유한 물질로 형성하는 반도체 소자의 미세패턴 형성방법.
  4. 제 3 항에 있어서,
    상기 하드마스크 패턴을 형성하는 단계는,
    상기 피식각층 상에 상기 카본을 함유한 하드마스크를 증착하는 단계;
    상기 하드마스크 상에 SiON막을 형성하는 단계;
    상기 SiON막 상에 반사방지막 패턴을 형성하는 단계; 및
    상기 반사방지막 패턴을 통해 상기 SiON막 및 상기 하드마스크를 식각하는 단계
    를 포함하는 반도체 소자의 미세패턴 형성방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 피식각층은 게이트 전극 형성용 도전막 및 게이트 전극 보호용 하드마스크의 적층구조로 형성하는 반도체 소자의 미세패턴 형성방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 이상 폴리머를 제거하는 단계는,
    HF가 포함된 케미컬을 이용한 습식 세정공정을 실시하거나 불소가 포함된 가스를 이용한 플라즈마 처리를 실시하여 이루어지는 반도체 소자의 미세패턴 형성방 법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 트리밍 식각공정은 O2/HBr/Ar 또는 O2/N2/Ar 혼합가스를 이용하는 반도체 소자의 미세패턴 형성방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 트리밍 식각공정은 기판온도를 -30~100℃로 유지하고, 1~50mTorr의 압력과 200~1500W의 파워를 인가하여 실시하는 반도체 소자의 미세패턴 형성방법.
  9. 제1 영역과 제2 영역을 포함하는 기판 상에 피식각층을 형성하는 단계;
    상기 피식각층 상에 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴 형성시 상기 하드마스크 패턴의 양측벽에 달라붙은 이상 폴리머를 제거하는 단계;
    상기 제2 영역을 개방시키는 구조의 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각 마스크로 하는 트리밍 식각공정을 실시하여 상기 제2 영역의 상기 하드마스크 패턴의 폭을 목표 임계치수로 감소시키는 단계
    를 포함하는 반도체 소자의 미세패턴 형성방법.
  10. 제 9 항에 있어서,
    상기 트리밍 식각공정을 실시하는 단계 후,
    상기 감광막 패턴을 제거하는 단계; 및
    상기 하드마스크 패턴을 통해 상기 피식각층을 식각하는 단계
    를 더 포함하는 반도체 소자의 미세패턴 형성방법.
  11. 제 9 항에 있어서,
    상기 이상 폴리머를 제거하는 단계는,
    상기 감광막 패턴을 형성하는 단계 후 실시하는 반도체 소자의 미세패턴 형성방법.
  12. 제 9 항 내지 제 11 항 중 어느 하나의 항에 있어서,
    상기 하드마스크 패턴은 카본을 함유한 물질로 형성하는 반도체 소자의 미세패턴 형성방법.
  13. 제 12 항에 있어서,
    상기 하드마스크 패턴을 형성하는 단계는,
    상기 피식각층 상에 상기 카본을 함유한 하드마스크를 증착하는 단계;
    상기 하드마스크 상에 SiON막을 형성하는 단계;
    상기 SiON막 상에 반사방지막 패턴을 형성하는 단계; 및
    상기 반사방지막 패턴을 통해 상기 SiON막 및 상기 하드마스크를 식각하는 단계
    를 포함하는 반도체 소자의 미세패턴 형성방법.
  14. 제 9 항 내지 제 11 항 중 어느 하나의 항에 있어서,
    상기 피식각층은 게이트 전극 형성용 도전막 및 게이트 전극 보호용 하드마스크의 적층구조로 형성하는 반도체 소자의 미세패턴 형성방법.
  15. 제 9 항 내지 제 11 항 중 어느 하나의 항에 있어서,
    상기 이상 폴리머를 제거하는 단계는,
    HF가 포함된 케미컬을 이용한 습식 세정공정을 실시하거나 불소가 포함된 가스를 이용한 플라즈마 처리를 실시하여 이루어지는 반도체 소자의 미세패턴 형성방 법.
  16. 제 9 항 내지 제 11 항 중 어느 하나의 항에 있어서,
    상기 트리밍 식각공정은 O2/HBr/Ar 또는 O2/N2/Ar 혼합가스를 이용하는 반도체 소자의 미세패턴 형성방법.
  17. 제 9 항 내지 제 11 항 중 어느 하나의 항에 있어서,
    상기 트리밍 식각공정은 기판온도를 -30~100℃로 유지하고, 1~50mTorr의 압력과 200~1500W의 파워를 인가하여 실시하는 반도체 소자의 미세패턴 형성방법.
KR1020090133415A 2009-12-29 2009-12-29 반도체 소자의 미세패턴 형성방법 KR20110076661A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090133415A KR20110076661A (ko) 2009-12-29 2009-12-29 반도체 소자의 미세패턴 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090133415A KR20110076661A (ko) 2009-12-29 2009-12-29 반도체 소자의 미세패턴 형성방법

Publications (1)

Publication Number Publication Date
KR20110076661A true KR20110076661A (ko) 2011-07-06

Family

ID=44916536

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090133415A KR20110076661A (ko) 2009-12-29 2009-12-29 반도체 소자의 미세패턴 형성방법

Country Status (1)

Country Link
KR (1) KR20110076661A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8906757B2 (en) 2011-12-06 2014-12-09 Samsung Electronics Co., Ltd. Methods of forming patterns of a semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8906757B2 (en) 2011-12-06 2014-12-09 Samsung Electronics Co., Ltd. Methods of forming patterns of a semiconductor device

Similar Documents

Publication Publication Date Title
US20060003268A1 (en) Method of forming semiconductor patterns
KR20080086686A (ko) 반도체 소자의 제조방법
JP2006310749A (ja) 半導体素子のトランジスタ製造方法
KR100838394B1 (ko) 하드마스크층을 이용한 반도체소자의 식각 방법
KR100954107B1 (ko) 반도체 소자의 제조방법
JP2005531919A (ja) 集積回路装置およびその製造方法
KR20120091453A (ko) 반도체 장치의 제조 방법
KR100706780B1 (ko) 주변영역의 선폭을 줄일 수 있는 반도체 소자 제조 방법
KR100925029B1 (ko) 반도체 소자의 제조방법
JP4201646B2 (ja) 半導体デバイスの製造方法
US6995093B2 (en) Polysilicon etching method
JP5174328B2 (ja) 半導体素子の製造方法
KR20110076661A (ko) 반도체 소자의 미세패턴 형성방법
KR100875653B1 (ko) 반도체 소자의 미세 패턴 형성 방법
US7531455B2 (en) Method for forming storage node contact in semiconductor device using nitride-based hard mask
KR20040059982A (ko) 반도체소자의 전도 패턴 형성 방법
US6989331B2 (en) Hard mask removal
JP2009099742A (ja) 半導体装置の製造方法
US20080102617A1 (en) Method of Fabricating Flash Memory Device
KR100596835B1 (ko) 반도체 소자의 게이트 전극 형성 방법
KR100912958B1 (ko) 반도체 소자의 미세 패턴 제조 방법
KR100490299B1 (ko) 플래시 메모리 소자의 제조 방법
KR20070096600A (ko) 반도체 소자의 제조방법
KR20040076982A (ko) 플래시 메모리 소자의 제조 방법
KR20100076763A (ko) 반도체 소자의 미세 패턴 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application