KR20110075390A - Method of manufacturing a semiconductor device - Google Patents

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Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to improve a gap-fill characteristic of a through-silicon via. CONSTITUTION: A through-silicon via(125) is formed on a silicon substrate(110). A copper seed layer is formed on an inner surface of a through-via by performing a first deposition process using a CVD(Chemical Vapor Deposition). A planarization process is to etch a first deposited copper seed layer through a first HF plasma process or a H2 plasma process. A copper seed layer is formed on the first deposited copper seed layer in which the first HF plasma process or the H2 plasma process is performed by performing a second deposition process. The second HF plasma process or the H2 plasma process includes a process for etching and planarizing the second deposited copper seed layer.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}Method of manufacturing a semiconductor device

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 시스템 인 패키지의 관통 전극 형성 방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly to a method of forming a through electrode of a system in a package.

최근 전자 산업의 발전이 급속히 이루어지고 있으며, 사용자의 요구에 따라 전자 제품은 소형화, 경량화 및 다기능화가 요구되고 있다. 이러한 요구에 따라 개발된 전자 제품 조립 기술의 하나로서, 동일 또는 이종의 집적회로 칩(Integrated Circuit Chip)들을 하나의 단위 모듈(module)로 구현하는 기술이 개발되고 있다.Recently, the development of the electronics industry is rapidly made, and according to the needs of users, electronic products are required to be miniaturized, lightweight, and multifunctional. As one of the electronic product assembly technology developed in accordance with this demand, a technology for implementing the same or different integrated circuit chips (Integrated Circuit Chip) as a unit module (module) has been developed.

이러한 추세에 따라 개발된 패키지 기술로는 SoC(System on chip) 및 SiP(System In Package) 등이 있으며, 이러한 기술을 현실화시키기 위해 다방면으로 많은 노력이 기울여지고 있다. Package technologies developed according to this trend include System on Chip (SoC) and System In Package (SiP), and many efforts are being made to realize such technologies.

하지만 이러한 기술이 상품화가 쉽지 않은 이유는 고집적임에도 불구하고 높은 공정 단가 때문이다. SiP 기술은 관통 실리콘 비아(Through Silicon Via 또는 Through wafer via)이 필수적이다.However, the commercialization of these technologies is not easy due to high process costs despite their high integration. SiP technology requires a through silicon via or through wafer via.

관통 실리콘 비아는 수십 또는 수백 마이크로미터(um)의 비아 홀(via hole)을 말한다. 이를 구현하는 시간과 비용이 일반 반도체 공정의 수배 혹은 수십 배에 달한다. Through silicon vias refer to via holes of tens or hundreds of micrometers (um). The time and cost of implementing this is several or tens of times that of a typical semiconductor process.

또한 아직 안정화되지 않은 기술력 때문에 관통 실리콘 비아를 통하여 관통 전극을 형성할 때, 높은 종횡비(aspect ratio) 때문에 관통 실리콘 비아 내부에 전극 형성이 쉽지 않다. In addition, when the through electrode is formed through the through silicon via due to the unstable technology, it is not easy to form the electrode inside the through silicon via due to the high aspect ratio.

도 1은 관통 실리콘 비아 내에 증착되는 시드 구리(seed Cu)를 나타낸다. 도 1을 참조하면, 일반적으로 게이트(115)와 같은 소자가 형성되는 소자 형성층(120) 및 실리콘 기판(110)을 식각하여 관통 실리콘 비아(125)를 형성하고, 관통 실리콘 비아(125)의 내부 표면에 시드 구리(130)를 증착한다.1 shows seed copper deposited in through silicon vias. Referring to FIG. 1, a through silicon via 125 is formed by etching an element forming layer 120 and a silicon substrate 110 on which a device, such as a gate 115, is formed. The seed copper 130 is deposited on the surface.

일반적으로 시드 구리 증착시 5kW ~ 38kW의 고전력을 사용하기 때문에 플라즈마(plasma)에 의하여 실리콘 기판(110)의 온도가 급격히 상승함에 따라 관통 실리콘 비아(125)의 상부 내부 측벽에 시드 구리의 뭉침 또는 응집 현상(agglomeration, 132)이 발생한다. 이러한 응집 현상으로 인하여 관통 실리콘 비아(125) 하부 측벽에는 시드 구리가 형성되지 않는다. 이로 인하여 후속 진행되는 전기 동도금(electro copper plating) 진행시 케미컬이 관통 실리콘 비아(125)의 안쪽 깊은 곳까지 침투하지 못하여 구리 갭필(Cu gap fill)이 잘 되지 않는다.In general, since the high power of 5kW to 38kW is used for seed copper deposition, as the temperature of the silicon substrate 110 rises rapidly by plasma, agglomeration or aggregation of seed copper on the upper inner sidewall of the through silicon via 125 is performed. Agglomeration 132 occurs. Due to this aggregation phenomenon, seed copper is not formed on the lower sidewall of the through silicon via 125. As a result, during the subsequent electro copper plating, the chemical does not penetrate deep inside the through-silicon via 125, thereby preventing the Cu gap fill.

본 발명이 이루고자 하는 기술적 과제는 관통 실리콘 비아의 갭필 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.An object of the present invention is to provide a method of manufacturing a semiconductor device that can improve the gap fill characteristics of through silicon vias.

상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 실리콘 기판에 관통 실리콘 비아(through silicon via)를 형성하는 단계, CVD(Chemical Vapor Deposition)를 이용하는 제1차 증착 공정을 수행하여 상기 관통 비아 내부 표면에 구리 시드층을 형성하는 단계, 제1차 HF 플라즈마 처리 또는 H2 플라즈마 처리를 통하여 제1차 증착된 구리 시드층을 식각하여 평탄화하는 단계, 제2차 증착 공정을 수행하여 상기 제1차 HF 플라즈마 처리 또는 H2 플라즈마 처리가 수행된 제1차 증착된 구리 시드층 상에 구리 시드층을 형성하는 단계, 및 제2차 HF 플라즈마 처리 또는 H2 플라즈마 처리를 통하여 제2차 증착된 구리 시드층을 식각하여 평탄화하는 단계를 포함한다.In accordance with another aspect of the present invention, a method of manufacturing a semiconductor device includes forming a through silicon via on a silicon substrate, and a first deposition process using chemical vapor deposition (CVD). Forming a copper seed layer on the inner surface of the through via, etching and planarizing the first deposited copper seed layer through a first HF plasma treatment or an H2 plasma treatment, and a second deposition process. To form a copper seed layer on the first deposited copper seed layer subjected to the first HF plasma treatment or the H2 plasma treatment, and a second secondary through the second HF plasma treatment or the H2 plasma treatment. Etching and planarizing the deposited copper seed layer.

본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 실리콘 기판 형성된 관통 실리콘 비아 내부에 증착된 구리 시드층을 HF 플라즈마 처리 또는 H2 플라즈마 처리를 통하여 평탄화하는 공정을 반복하여 관통 실리콘 비아 내부에 구리 시드층을 균일하게 형성함으로써 구리의 갭필 특성을 향상시킬 수 있는 효과가 있다.In the method of manufacturing a semiconductor device according to an embodiment of the present invention, a copper seed layer is formed inside the through silicon via by repeating a process of planarizing the copper seed layer deposited inside the through silicon via formed on the silicon substrate through HF plasma treatment or H2 plasma treatment. By uniformly forming, there is an effect that can improve the gap fill characteristics of copper.

이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.Hereinafter, the technical objects and features of the present invention will be apparent from the description of the accompanying drawings and the embodiments. Looking at the present invention in detail.

도 2a 내지 도 2c는 본 발명의 실시 예에 따른 시스템 인 패키지(system in package, SiP)의 관통 전극 형성 방법을 나타내는 공정 단면도이다.2A to 2C are cross-sectional views illustrating a method of forming a through electrode of a system in package (SiP) according to an exemplary embodiment of the present invention.

먼저 도 2a에 도시된 바와 같이, 관통 전극이 형성될 칩 또는 실리콘 기판을 준비한다. 실리콘 기판은 실리콘층(210), 실리콘층 상에 형성되는 소자(222), 및 콘택(224)과 금속 배선(226) 등을 포함하는 절연층(220)을 포함한다.First, as shown in FIG. 2A, a chip or silicon substrate on which a through electrode is to be prepared is prepared. The silicon substrate includes a silicon layer 210, an element 222 formed on the silicon layer, and an insulating layer 220 including a contact 224, a metal wire 226, and the like.

준비된 칩에 관통 전극 형성을 위한 관통 실리콘 비아(230)을 형성한다. 예컨대, 절연층(220) 상에 포토리쏘그라피 공정에 의한 포토레지스트 패턴을 형성하고 포토레지스트 패턴을 마스크로 이용하여 칩, 즉 절연층(220) 및 실리콘층(210)을 순차적으로 식각하여 관통 실리콘 비아(230)를 형성할 수 있다.A through silicon via 230 for forming a through electrode is formed on the prepared chip. For example, a photoresist pattern is formed on the insulating layer 220 by a photolithography process, and the chip, that is, the insulating layer 220 and the silicon layer 210 are sequentially etched by using the photoresist pattern as a mask, and then penetrated through silicon. Via 230 may be formed.

다음으로 도 2b에 도시된 바와 같이, 절연층(220) 표면 및 관통 실리콘 비아(230) 내부 표면에 배리어 금속막(barrier metal film, 240)을 형성한다. Next, as shown in FIG. 2B, a barrier metal film 240 is formed on the surface of the insulating layer 220 and the inner surface of the through silicon via 230.

구리는 실리콘과 실리콘 산화물에서 소자 성능을 파괴하는 확산도를 가진다. 배리어 금속막은 이러한 구리의 확산을 방지한다. 배리어 금속막의 재료는 탄탈륨(Ta), 질화탄탈륨(TaN), 탄탈률 질화실리콘(TaSiN) 등이 사용될 수 있다. Copper has a diffusivity that destroys device performance in silicon and silicon oxide. The barrier metal film prevents the diffusion of this copper. As the material of the barrier metal film, tantalum (Ta), tantalum nitride (TaN), tantalum silicon nitride (TaSiN), or the like may be used.

다음으로 Copper CVD(Chemical Vapor Deposition)를 이용하는 제1차 증착 공정을 수행하여 배리어 금속막(230) 표면에 구리 시드층(Seed layer, 245)을 증착한다. Next, a copper seed layer 245 is deposited on the surface of the barrier metal film 230 by performing a first deposition process using copper chemical vapor deposition (CVD).

일반적으로 시드 구리 증착시 5kW ~ 38kW의 고전력을 사용하기 때문에 플라즈마(plasma)에 의하여 실리콘 기판의 온도가 급격히 상승함에 따라 관통 실리콘 비아(230)의 상부 내부 측벽에 시드 구리의 뭉침 또는 응집 현상(agglomeration, 250)이 발생하고 하부 내부 측벽에는 시드 구리가 형성되지 않을 수 있다.In general, since a high power of 5kW to 38kW is used for seed copper deposition, as the temperature of the silicon substrate is rapidly increased by plasma, agglomeration or agglomeration phenomenon of seed copper on the upper inner sidewall of the through silicon via 230 is observed. , 250) and seed copper may not be formed on the lower inner sidewall.

그래서 제1차 증착된 구리 시드층(245)에 대하여 제1차 HF 플라즈마 처리 또는 H2 플라즈마 처리를 수행한다. 제1차 HF 플라즈마 처리 또는 H2 플라즈마 처리를 통하여 제1차 증착된 구리 시드층의 뭉침 부분(250)을 식각하여 관통 실리콘 비아(230) 내부에 형성된 구리 시드층(245)을 제1차 평탄화한다. Therefore, the first HF plasma treatment or the H2 plasma treatment is performed on the first deposited copper seed layer 245. By etching the agglomerated portion 250 of the first deposited copper seed layer through the first HF plasma treatment or the H2 plasma treatment, the copper seed layer 245 formed inside the through silicon via 230 is first planarized. .

즉 제1차 HF 플라즈마 처리 또는 H2 플라즈마 처리를 통하여 증착된 구리 시드층(245)의 뭉침 부분(250)이 다른 부분보다 더 많이 식각되어 구리 시드층(245)이 전체적 완만해진다. 제1차 HF 플라즈마 처리 또는 H2 플라즈마 처리를 수행한 후 실리콘 기판을 일정 시간 동안 냉각시킨다.That is, the agglomeration portion 250 of the copper seed layer 245 deposited through the first HF plasma treatment or the H2 plasma treatment is etched more than the other portions, so that the copper seed layer 245 becomes overall smooth. After performing the first HF plasma treatment or the H2 plasma treatment, the silicon substrate is cooled for a predetermined time.

다음으로 도 2c에 도시된 바와 같이, 제2차 증착 공정을 수행하여 제1차 HF 플라즈마 처리 또는 H2 플라즈마 처리가 수행된 제1차 증착된 구리 시드층(245) 상에 시드 구리를 증착하여 제2차 증착된 구리 시드층(245-1)을 형성한다.Next, as shown in FIG. 2C, seed copper is deposited on the first deposited copper seed layer 245 subjected to the first HF plasma treatment or the H2 plasma treatment by performing the second deposition process. A second deposited copper seed layer 245-1 is formed.

제2차 HF 플라즈마 처리 또는 H2 플라즈마 처리를 통하여 제2차 증착된 구리 시드층(245-1)의 뭉침 부분(250)을 식각하여 제2 증착된 구리 시드층(245-1)을 제2차 평탄화한다. 이와 같은 과정을 반복하여 관통 실리콘 비아(230) 내부에 균일한 두께의 구리 시드층을 증착할 수 있다.The second deposited copper seed layer 245-1 is etched by etching the agglomerated portion 250 of the second deposited copper seed layer 245-1 through the second HF plasma treatment or the H 2 plasma treatment. Flatten. By repeating this process, a copper seed layer having a uniform thickness may be deposited inside the through-silicon vias 230.

상술한 바와 같은 방법으로 관통 실리콘 비아(230) 내부에 균일한 구리 시드 층을 형성한 후 구리 전기 도금(Copper Electropalte)를 통하여 관통 실리콘 비아(230)를 갭필(gap fill)한다.After forming a uniform copper seed layer inside the through silicon vias 230 by the above-described method, the through silicon vias 230 are gap-filled through copper electroplating.

본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 실리콘 기판 형성된 관통 실리콘 비아 내부에 증착된 구리 시드층을 HF 플라즈마 처리 또는 H2 플라즈마 처리를 통하여 평탄화하는 공정을 반복하여 관통 실리콘 비아 내부에 구리 시드층을 균일하게 형성함으로써 구리의 갭필 특성을 향상시킬 수 있다.In the method of manufacturing a semiconductor device according to an embodiment of the present invention, a copper seed layer is formed inside the through silicon via by repeating a process of planarizing the copper seed layer deposited inside the through silicon via formed on the silicon substrate through HF plasma treatment or H2 plasma treatment. The gap fill characteristic of copper can be improved by forming uniformly.

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Will be clear to those who have knowledge of. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

도 1은 관통 실리콘 비아 내에 증착되는 시드 구리를 나타낸다. 1 shows seed copper deposited in through silicon vias.

도 2a 내지 도 2c는 본 발명의 실시 예에 따른 시스템 인 패키지의 관통 전극 형성 방법을 나타내는 공정 단면도이다.2A to 2C are cross-sectional views illustrating a method of forming a through electrode of a system in package according to an exemplary embodiment of the present invention.

Claims (5)

실리콘 기판에 관통 실리콘 비아(through silicon via)를 형성하는 단계;Forming through silicon vias in the silicon substrate; CVD(Chemical Vapor Deposition)를 이용하는 제1차 증착 공정을 수행하여 상기 관통 비아 내부 표면에 구리 시드층을 형성하는 단계;Performing a first deposition process using chemical vapor deposition (CVD) to form a copper seed layer on the inner surface of the through via; 제1차 HF 플라즈마 처리 또는 H2 플라즈마 처리를 통하여 제1차 증착된 구리 시드층을 식각하여 평탄화하는 단계;Etching and planarizing the first deposited copper seed layer through a first HF plasma treatment or an H2 plasma treatment; 제2차 증착 공정을 수행하여 상기 제1차 HF 플라즈마 처리 또는 H2 플라즈마 처리가 수행된 제1차 증착된 구리 시드층 상에 구리 시드층을 형성하는 단계; 및Performing a second deposition process to form a copper seed layer on the first deposited copper seed layer subjected to the first HF plasma treatment or the H2 plasma treatment; And 제2차 HF 플라즈마 처리 또는 H2 플라즈마 처리를 통하여 제2차 증착된 구리 시드층을 식각하여 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Etching and planarizing the second deposited copper seed layer through a second HF plasma treatment or an H2 plasma treatment. 제1항에 있어서,The method of claim 1, 제1차 증착 공정 수행 이전에 상기 관통 실리콘 비아 내부 표면에 배리어 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. And forming a barrier metal film on an inner surface of the through silicon via before performing the first deposition process. 제1항에 있어서, 상기 반도체 소자의 제조 방법은,The method of claim 1, wherein 구리 시드층을 형성하는 단계 및 구리 시드층을 식각하여 평탄화하는 단계를 적어도 한 번 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming at least one step of forming a copper seed layer and etching and planarizing the copper seed layer. 제1항에 있어서, 상기 반도체 소자의 제조 방법은,The method of claim 1, wherein 구리 전기 도금(Copper Electropalte)를 통하여 관통 실리콘 비아를 구리로 갭필하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.A method for manufacturing a semiconductor device, the method comprising: gap-filling through-silicon vias with copper through copper electropalte. 제1항에 있어서, 상기 반도체 소자의 제조 방법은, The method of claim 1, wherein 제1차 HF 플라즈마 처리 또는 H2 플라즈마 처리를 수행한 후 실리콘 기판을 냉각시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And cooling the silicon substrate after performing the first HF plasma treatment or the H2 plasma treatment.
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