KR20110061405A - 센스 증폭 회로, 이를 포함하는 반도체 메모리 장치 및 전압신호 센싱 방법 - Google Patents

센스 증폭 회로, 이를 포함하는 반도체 메모리 장치 및 전압신호 센싱 방법 Download PDF

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Abstract

입력 라인쌍과 출력 라인쌍이 전기적으로 분리된 CMOS 래치형 센스 증폭 회로 및 이를 포함하는 반도체 메모리 장치가 개시된다. CMOS 래치형 센스 증폭 회로는 CMOS 차동증폭기 및 CMOS 래치형 센스 증폭기를 포함한다. CMOS 차동증폭기는 입력 라인쌍의 전압신호를 풀업과 풀다운 방식으로 증폭하여 제 1 증폭 전압신호쌍을 발생하고, 제 1 증폭 전압신호쌍을 출력 라인쌍에 제공한다. CMOS 래치형 센스 증폭기는 출력 라인쌍의 전압신호를 풀업과 풀다운 방식으로 증폭하여 제 2 증폭 전압신호쌍을 발생하고, 제 2 증폭 전압신호쌍을 출력 라인쌍에 제공한다. 따라서, CMOS 래치형 센스 증폭 회로를 구비한 반도체 메모리 장치는 노이즈가 적고 안정적으로 데이터의 독출 및 기입 동작을 수행할 수 있다.

Description

센스 증폭 회로, 이를 포함하는 반도체 메모리 장치 및 전압신호 센싱 방법{SENSE AMPLIFYING CIRCUIT, SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME, AND METHOD OF SENSING A VOLTAGE SIGNAL}
본 발명은 반도체 장치에 관한 것으로, 특히 래치형 센스 증폭 회로를 포함하는 반도체 메모리 장치 및 전압신호 센싱 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하기 위해 여러 전자 제품 및 응용에 사용된다. 반도체 메모리 장치의 데이터 입출력 과정에서 센스 증폭 회로가 사용된다. 센스 앰프 회로에는 비트 라인쌍의 전압을 증폭하는 비트 라인 센스 증폭 회로, 로컬 입출력 라인쌍의 전압을 증폭하는 로컬 센스 증폭 회로 및 글로벌 입출력 라인쌍의 전압을 증폭하는 입출력 센스 증폭 회로가 있다.
종래에는 로컬 입출력 라인의 프리차지 전압 레벨과 글로벌 입출력 라인의 프리차지 전압 레벨의 차이 때문에, 래치형 센스 증폭 회로를 로컬 센스 증폭 회로로서 사용하는 데 어려운 점이 있었다. 종래에는 센싱 동작을 할 때, 로컬 입출력 라인과 글로벌 입출력 라인이 전기적으로 연결되기 때문에, 프리차지 전압 레벨과 글로벌 입출력 라인의 프리차지 전압 레벨의 차이가 있는 경우 글로벌 입출력 라인 의 전압신호에 의해 로컬 입출력 라인의 전압신호가 간섭을 받을 수가 있었다.
본 발명의 목적은 입력 라인쌍과 출력 라인쌍을 전기적으로 분리하여 입력 라인쌍과 출력 라인쌍 사이에 신호의 간섭을 감소시킬 수 있는 CMOS 래치형 센스 증폭 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 CMOS 래치형 센스 증폭 회로를 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 입력 라인쌍과 출력 라인쌍을 전기적으로 분리하여 입력 라인쌍과 출력 라인쌍 사이에 신호의 간섭을 감소시킬 수 있는 전압신호 센싱 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 CMOS 래치형 센스 증폭 회로는 CMOS 차동증폭기 및 CMOS 래치형 센스 증폭기를 포함한다.
CMOS 차동증폭기는 제 1 전압 레벨을 갖는 제 1 프리차지 전압이 인가되는 입력 라인쌍의 전압신호를 풀업(pull-up)과 풀다운(pull down) 방식(mode)으로 증폭하여 제 1 증폭 전압신호쌍을 발생하고, 상기 제 1 증폭 전압신호쌍을 출력 라인쌍에 제공한다. CMOS 래치형 센스 증폭기는 제 2 전압 레벨을 갖는 제 2 프리차지 전압이 인가되는 출력 라인쌍의 전압신호를 풀업(pull-up)과 풀다운(pull down) 방식(mode)으로 증폭하여 제 2 증폭 전압신호쌍을 발생하고, 상기 제 2 증폭 전압신호쌍을 상기 출력 라인쌍에 제공한다.
본 발명의 하나의 실시예에 의하면, 상기 CMOS 차동증폭기는 PMOS 트랜지스터들을 사용하여 상기 입력 라인쌍의 전압신호를 상기 풀업 방식으로 증폭하고, NMOS 트랜지스터들을 사용하여 상기 입력 라인쌍의 전압신호를 상기 풀다운 방식으로 증폭할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 CMOS 래치형 센스 증폭기는 PMOS 트랜지스터들을 사용하여 상기 출력 라인쌍의 전압신호를 상기 풀업 방식으로 증폭하고, NMOS 트랜지스터들을 사용하여 상기 출력 라인쌍의 전압신호를 상기 풀다운 방식으로 증폭할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 CMOS 래치형 센스 증폭기는 PMOS 트랜지스터들과 NMOS 트랜지스터들이 서로 교차 연결(cross-coupled)되어 래치를 형성할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 CMOS 차동증폭기는 제 1 PMOS 트랜지스터, 제 1 NMOS 트랜지스터, 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터를 포함할 수 있다.
제 1 PMOS 트랜지스터는 고 전원전압에 연결된 소스, 제 1 출력 라인에 연결된 드레인, 및 제 1 입력 라인에 연결된 게이트를 갖는다. 제 1 NMOS 트랜지스터는 상기 제 1 출력 라인에 연결된 드레인, 저 전원전압에 연결된 소스, 및 상기 제 1 입력 라인에 연결된 게이트를 갖는다. 제 2 PMOS 트랜지스터는 상기 고 전원전압에 연결된 소스, 상기 제 1 출력 라인과 함께 상기 출력 라인쌍을 이루는 제 2 출력 라인에 연결된 드레인, 및 상기 제 1 입력 라인과 함께 상기 입력 라인쌍을 이루는 제 2 입력 라인에 연결된 게이트를 갖는다. 제 2 NMOS 트랜지스터는 상기 제 2 출력 라인에 연결된 드레인, 상기 저 전원전압에 연결된 소스, 및 상기 제 2 입력 라인에 연결된 게이트를 갖는다.
본 발명의 하나의 실시예에 의하면, 상기 CMOS 차동증폭기는 상기 제 1 PMOS 트랜지스터 및 제 2 PMOS 트랜지스터를 사용하여 풀업(pull-up) 방식으로 증폭을 수행하고, 상기 제 1 NMOS 트랜지스터 및 제 2 NMOS 트랜지스터를 사용하여 풀다운(pull down) 방식(mode)으로 증폭을 수행할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 CMOS 래치형 센스 증폭기는 제 1 PMOS 트랜지스터, 제 1 NMOS 트랜지스터, 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터를 포함할 수 있다.
제 1 PMOS 트랜지스터는 고 전원전압에 연결된 소스, 제 1 출력 라인에 연결된 드레인, 및 상기 제 1 출력 라인과 함께 상기 출력 라인쌍을 이루는 제 2 출력 라인에 연결된 게이트를 갖는다. 제 1 NMOS 트랜지스터는 상기 제 1 출력 라인에 연결된 드레인, 저 전원전압에 연결된 소스, 상기 제 2 출력 라인에 연결된 게이트를 갖는다. 제 2 PMOS 트랜지스터는 상기 고 전원전압에 연결된 소스, 상기 제 2 출력 라인에 연결된 드레인, 및 상기 제 1 출력 라인에 연결된 게이트를 갖는다. 제 2 NMOS 트랜지스터는 상기 제 2 출력 라인에 연결된 드레인, 상기 저 전원전압에 연결된 소스, 상기 제 1 출력 라인에 연결된 게이트를 갖는다.
본 발명의 하나의 실시예에 의하면, 상기 CMOS 래치형 센스 증폭기는 상기 제 1 PMOS 트랜지스터 및 제 2 PMOS 트랜지스터를 사용하여 풀업(pull-up) 방식으 로 증폭을 수행하고, 상기 제 1 NMOS 트랜지스터 및 제 2 NMOS 트랜지스터를 사용하여 풀다운(pull down) 방식(mode)으로 증폭을 수행할 수 있다.
본 발명의 다른 하나의 실시형태에 따른 CMOS 래치형 센스 증폭 회로는 CMOS 차동증폭기, CMOS 래치형 센스 증폭기 및 스위치 회로를 포함한다.
CMOS 차동증폭기는 제 1 전압 레벨을 갖는 제 1 프리차지 전압이 인가되는 입력 라인쌍의 전압신호를 풀업(pull-up)과 풀다운(pull down) 방식(mode)으로 증폭하여 제 1 증폭 전압신호쌍을 발생하고, 상기 제 1 증폭 전압신호쌍을 제 1 라인쌍에 제공한다. CMOS 래치형 센스 증폭기는 상기 제 1 라인쌍의 전압신호를 풀업(pull-up)과 풀다운(pull down) 방식(mode)으로 증폭하여 제 2 증폭 전압신호쌍을 발생하고, 상기 제 2 증폭 전압신호쌍을 상기 제 1 라인쌍에 제공한다. 스위치 회로는 상기 제 1 라인쌍과 제 2 전압 레벨을 갖는 제 2 프리차지 전압이 인가되는 출력 라인쌍 사이에 결합되고, 제 1 스위치 제어신호에 응답하여 상기 제 1 라인쌍과 상기 출력 라인쌍을 전기적으로 연결한다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 라인쌍은 상기 스위치 회로를 통해 상기 출력 라인쌍에 교차 연결(cross-coupled)될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 2 전압 레벨은 상기 제 1 전압 레벨보다 높은 값을 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 입력 라인쌍은 반도체 메모리 장치의 로컬 입출력 라인쌍이고, 상기 출력 라인쌍은 상기 반도체 메모리 장치의 글로벌 입출력 라인쌍일 수 있다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 메모리 코어, 칼럼 선택회로, 로컬 센스 증폭 회로 및 입출력 센스 증폭 회로를 포함한다.
메모리 코어는 비트라인쌍에 결합된다. 칼럼 선택회로는 칼럼 선택신호에 응답하여 상기 비트라인쌍의 전압신호들을 로컬 입출력 라인쌍에 출력한다. 로컬 센스 증폭 회로는 상기 로컬 입출력 라인쌍의 신호를 증폭하여 글로벌 입출력 라인쌍에 출력한다. 입출력 센스 증폭 회로는 상기 글로벌 입출력 라인쌍의 신호를 증폭하여 출력 데이터를 발생시킨다. 상기 로컬 센스 증폭 회로는 CMOS 차동증폭기 및 CMOS 래치형 센스 증폭기를 포함한다. CMOS 차동증폭기는 제 1 전압 레벨을 갖는 제 1 프리차지 전압이 인가되는 입력 라인쌍의 전압신호를 풀업(pull-up)과 풀다운(pull down) 방식(mode)으로 증폭하여 제 1 증폭 전압신호쌍을 발생하고, 상기 제 1 증폭 전압신호쌍을 출력 라인쌍에 제공한다. CMOS 래치형 센스 증폭기는 제 2 전압 레벨을 갖는 제 2 프리차지 전압이 인가되는 출력 라인쌍의 전압신호를 풀업(pull-up)과 풀다운(pull down) 방식(mode)으로 증폭하여 제 2 증폭 전압신호쌍을 발생하고, 상기 제 2 증폭 전압신호쌍을 상기 출력 라인쌍에 제공한다.
본 발명의 하나의 실시형태에 따른 전압신호 센싱 방법은 입력 라인쌍에 제 1 전압 레벨을 갖는 제 1 프리차지 전압을 인가하는 단계, 상기 입력 라인쌍에 입력신호를 인가하는 단계, 상기 입력 라인쌍의 전압신호를 풀업(pull-up)과 풀다운(pull down) 방식(mode)으로 증폭하여 제 1 증폭 전압신호쌍을 발생하는 단계, 출력 라인쌍에 제 2 전압 레벨을 갖는 제 2 프리차지 전압을 인가하는 단계, 상기 제 1 증폭 전압신호쌍을 상기 출력 라인쌍에 제공하는 단계, 상기 출력 라인쌍의 전압신호를 풀업(pull-up)과 풀다운(pull down) 방식(mode)으로 증폭하여 제 2 증폭 전압신호쌍을 발생하는 단계, 및 상기 제 2 증폭 전압신호쌍을 상기 출력 라인쌍에 제공하는 단계를 포함한다.
본 발명의 실시예에 따른 CMOS 래치형 센스 증폭 회로는 입력 라인쌍과 출력 라인쌍을 전기적으로 분리하여 입력 라인쌍과 출력 라인쌍 사이에 신호의 간섭을 방지할 수 있다. 따라서, 본 발명의 실시예에 따른 CMOS 래치형 센스 증폭 회로를 포함하는 반도체 메모리 장치는 입력 라인쌍과 출력 라인쌍 사이에 신호의 간섭이 없으므로, 입력 라인쌍의 프리차지 레벨과 출력 라인쌍의 프리차지 레벨을 자유롭게 선택할 수 있다. 또한, 본 발명의 실시예에 따른 CMOS 래치형 센스 증폭 회로는 풀업 동작모드와 풀다운 동작모드로 동작하기 때문에 센싱 동작이 빠르다. 따라서, 본 발명의 실시예에 따른 CMOS 래치형 센스 증폭 회로는 센싱 효율이 높고 노이즈가 감소하며 안정적으로 데이터를 독출(read) 및 기입(write)할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 CMOS 래치형 센스 증폭 회로(100)를 나타내는 블록도이다.
도 1을 참조하면, CMOS 래치형 센스 증폭 회로(100)는 CMOS 차동증폭기(110) 및 CMOS 래치형 센스 증폭기(130)를 포함한다.
CMOS 차동증폭기(110)는 제 1 전압 레벨을 갖는 제 1 프리차지 전압(VPR1)이 인가되는 입력 라인쌍(LIN, LINB)의 전압신호를 풀업(pull-up)과 풀다운(pull down) 방식(mode)으로 증폭하여 제 1 증폭 전압신호쌍을 발생하고, 제 1 증폭 전압신호쌍을 출력 라인쌍(LOUT, LOUTB)에 제공한다. CMOS 래치형 센스 증폭기(130)는 제 2 전압 레벨을 갖는 제 2 프리차지 전압(VPR2)이 인가되는 출력 라인쌍(LOUT, LOUTB)의 전압신호를 풀업(pull-up)과 풀다운(pull down) 방식(mode)으로 증폭하여 제 2 증폭 전압신호쌍을 발생하고, 제 2 증폭 전압신호쌍을 출력 라인쌍(LOUT, LOUTB)에 제공한다.
도 2는 도 1의 CMOS 래치형 센스 증폭 회로(100)의 하나의 예를 상세히 나타낸 회로도이다.
도 2를 참조하면, CMOS 래치형 센스 증폭 회로(100a)는 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터들로 구성된 CMOS 차동증폭기(110) 및 CMOS 래치형 센스 증폭기(130)를 포함한다. CMOS 트랜지스터들로 구성된 CMOS 회로는 PMOS 트랜지스터와 NMOS 트랜지스터가 서로 상보적으로(complementary) 동작한다.
CMOS 차동증폭기(110)는 제 1 PMOS 트랜지스터(MP1), 제 1 NMOS 트랜지스터(MN1), 제 2 PMOS 트랜지스터(MP2) 및 제 2 NMOS 트랜지스터(MN2)를 포함한다.
제 1 PMOS 트랜지스터(MP1)는 전원전압(VDD)에 연결된 소스, 제 1 노드(N1)에 연결된 드레인, 제 1 입력 라인(LIN)에 연결된 게이트를 갖는다. 제 1 NMOS 트랜지스터(MN1)는 제 1 노드(N1)에 연결된 드레인, 접지전압에 연결된 소스, 및 제 1 입력 라인(LIN)에 연결된 게이트를 갖는다. 제 2 PMOS 트랜지스터(MP2)는 전원전압(VDD)에 연결된 소스, 제 2 노드(N2)에 연결된 드레인, 및 제 1 입력 라인(LIN)과 함께 입력 라인쌍을 이루는 제 2 입력 라인(LINB)에 연결된 게이트를 갖는다. 제 2 NMOS 트랜지스터(MN2)는 제 2 노드(N2)에 연결된 드레인, 접지전압에 연결된 소스, 및 제 2 입력 라인(LINB)에 연결된 게이트를 갖는다.
도 2에 도시된 바와 같이, 제 1 노드(N1)는 제 1 출력 라인(LOUT)에 연결되고, 제 2 노드(N2)는 제 1 출력 라인(LOUT)과 함께 출력 라인쌍을 이루는 제 2 출력 라인(LOUTB)에 연결된다.
CMOS 래치형 센스 증폭기(130)는 제 3 PMOS 트랜지스터(MP3), 제 3 NMOS 트랜지스터(MN3), 제 4 PMOS 트랜지스터(MP4) 및 제 4 NMOS 트랜지스터(MN4)를 포함한다.
제 3 PMOS 트랜지스터(MP3)는 전원전압(VDD)에 연결된 소스, 제 1 노드(N1)에 연결된 드레인, 및 제 2 노드(N2)에 연결된 게이트를 갖는다. 제 3 NMOS 트랜지스터(MN3)는 제 1 노드(N1)에 연결된 드레인, 접지전압에 연결된 소스, 제 2 노드(N2)에 연결된 게이트를 갖는다. 제 4 PMOS 트랜지스터(MP4)는 전원전압(VDD)에 연결된 소스, 제 2 노드(N2)에 연결된 드레인, 및 제 1 노드(N1)에 연결된 게이트를 갖는다. 제 4 NMOS 트랜지스터(MN4)는 제 2 노드(N2)에 연결된 드레인, 접지전압에 연결된 소스, 및 제 1 노드(N1)에 연결된 게이트를 갖는다.
CMOS 래치형 센스 증폭기(130)는 풀업(pull-up)과 풀다운(pull down) 방식(mode)으로 입력 라인쌍(LIN, LINB)의 전압신호를 증폭하여 출력 라인쌍(LOUT, LOUTB)에 제공한다. CMOS 래치형 센스 증폭기(130)는 PMOS 트랜지스터들(MP3, MP4)과 NMOS 트랜지스터들(MN3, MN4)의 게이트 단자들과 드레인 단자들이 서로 교차로(cross-coupled) 연결되어 있다.
제 1 노드(N1)의 전압, 즉 제 1 출력 라인(LOUT)의 전압의 크기가 증가하면, 제 4 NMOS 트랜지스터(MN4)를 통해 흐르는 전류의 크기가 증가하고, 제 2 노드(N2)의 전압, 즉 제 2 출력 라인(LOUTB)의 전압의 크기가 감소한다. 이 조건에서, 제 3 NMOS 트랜지스터(MN3)를 통해 흐르는 전류의 크기가 감소한다. 또한, 제 1 출력 라인(LOUT)의 전압의 크기가 증가하면, 제 4 PMOS 트랜지스터(MP4)를 통해 흐르는 전류의 크기가 감소하고, 제 2 출력 라인(LOUTB)의 전압의 크기가 감소한다. 이 조건에서, 제 3 PMOS 트랜지스터(MP3)를 통해 흐르는 전류의 크기가 감소한다.
따라서, 제 1 출력 라인(LOUT)의 전압의 크기는 전원전압(VDD)의 레벨로 증가하고, 제 2 출력 라인(LOUTB)의 전압의 크기는 접지전압의 레벨로 감소한다. 따라서, CMOS 래치형 센스 증폭기(130)는 풀업(pull-up)과 풀다운(pull down) 방식(mode)으로 증폭 작용을 수행한다.
도 3은 도 2의 CMOS 래치형 센스 증폭 회로(100a)를 구성하는 CMOS 차동증폭기(110)의 하나의 예를 나타내는 회로도이다.
도 3에서, 제 1 PMOS 트랜지스터(MP1)의 게이트와 제 1 NMOS 트랜지스터(MN1)의 게이트에는 제 1 입력 라인(LIN)을 통해 입력 전압신호(VIN)가 인가되고, 제 2 PMOS 트랜지스터(MP2)의 게이트와 제 2 NMOS 트랜지스터(MN2)의 게이트에는 제 2 입력 라인(LINB)을 통해 입력 전압신호(VIN+dV)가 인가된다.
도 3의 CMOS 차동증폭기(110)는 풀업(pull-up)과 풀다운(pull down) 방식(mode)으로 입력 라인쌍(LIN, LINB)의 전압신호를 증폭하여 출력 라인쌍(LOUT, LOUTB)에 제공한다.
제 1 입력 라인(LIN)을 통해 인가되는 입력 전압신호(VIN)보다 제 2 입력 라인(LINB)을 통해 인가되는 입력 전압신호(VIN+dV)가 큰 값을 가지면, 제 1 NMOS 트랜지스터(MN1)보다 제 2 NMOS 트랜지스터(MN2)를 통해 더 많은 전류가 흐르고, 제 2 PMOS 트랜지스터(MP2)보다 제 1 PMOS 트랜지스터(MP1)를 통해 더 많은 전류가 흐른다. 따라서, 제 1 노드(N1)의 전압(VO1)이 제 2 노드(N2)의 전압(VO2)보다 높게 되어, VO1 -VO2는 양의 값을 갖는다.
제 1 PMOS 트랜지스터(MP1)와 제 2 PMOS 트랜지스터(MP2)의 전달컨덕턴스(transconductance)의 값이 각각 gmp이고, 제 1 NMOS 트랜지스터(MN1)와 제 2 NMOS 트랜지스터(MN2)의 전달컨덕턴스의 값이 각각 gmn이고, 제 1 노드(N1)및 제 2 노드(N2)의 출력 저항이 RO일 때, 출력 전압(VO1-VO2)은 수학식 1과 같이 나타낼 수 있다.
Figure 112009074265074-PAT00001
수학식 1을 참조하면, 도 3의 CMOS 차동증폭기의 입력 저항은 1/(gmp+gmn)으로 나타낼 수 있기 때문에, 출력 저항(RO)이 입력 저항(1/(gmp+gmn))의 값보다 크면 도 3의 CMOS 차동증폭기는 증폭 작용을 수행할 수 있다.
이하, 도 1 내지 도 3을 참조하여 도 1에 도시된 CMOS 래치형 센스 증폭 회로(100)의 동작에 대해 설명한다.
입력 라인쌍(LIN, LINB)을 이루는 제 1 입력 라인(LIN)과 제 2 입력 라인(LINB)은 제 1 프리차지 전압(VPR1)으로 프리차지 되고, 출력 라인쌍(LOUT, LOUTB)을 이루는 제 1 출력 라인(LOUT)과 제 2 출력 라인(LOUTB)은 제 2 프리차지 전압(VPR2)으로 프리차지된다. 제 1 프리차지 전압(VPR1)과 제 2 프리차지 전압(VPR2)은 서로 전압 레벨이 다를 수 있다.
종래에는 입력 라인쌍(LIN, LINB)과 출력 라인쌍(LOUT, LOUTB)이 서로 전기적으로 연결되어 있어서, 출력 라인쌍(LOUT, LOUTB)의 상태에 의해 입력 라인쌍(LIN, LINB)이 영향을 받았다. 즉, 출력 라인쌍(LOUT, LOUTB)의 신호에 의해 입력 라인쌍(LIN, LINB)의 신호가 간섭을 받았다.
도 1에 도시된 CMOS 래치형 센스 증폭 회로(100)는 CMOS 차동증폭기(110)를 사용하여 입력 라인쌍(LIN, LINB)과 출력 라인쌍(LOUT, LOUTB)이 서로 전기적으로 분리함으로써, 입력 라인쌍(LIN, LINB)과 출력 라인쌍(LOUT, LOUTB) 사이에 신호의 간섭을 감소시킬 수 있다. 도 1에 도시된 CMOS 래치형 센스 증폭 회로(100)는 입력 라인쌍(LIN, LINB)을 통해 입력되는 전압신호를 CMOS 차동증폭기(110)를 사용하여 1차 증폭하여 출력 라인쌍(LOUT, LOUTB)에 제공하고, 출력 라인쌍(LOUT, LOUTB)의 전압신호를 CMOS 래치형 센스 증폭기(130)를 사용하여 2차 증폭하여 다시 출력 라인쌍(LOUT, LOUTB)에 제공한다.
도 2 및 도 3을 참조하면, CMOS 차동증폭기(110)와 CMOS 래치형 센스 증폭기(130)는 모두 CMOS 회로로서 동작을 하며, CMOS 차동증폭기(110)는 풀업(pull-up)과 풀다운(pull down) 방식(mode)으로 입력 라인쌍(LIN, LINB)의 전압신호를 증폭하여 출력 라인쌍(LOUT, LOUTB)에 제공하고, CMOS 래치형 센스 증폭기(130)는 풀업(pull-up)과 풀다운(pull down) 방식(mode)으로 출력 라인쌍(LOUT, LOUTB)의 전 압신호를 증폭하여 다시 출력 라인쌍(LOUT, LOUTB)에 제공한다.
따라서, 도 1에 도시된 본 발명의 하나의 실시예에 따른 CMOS 래치형 센스 증폭 회로(100)는 센싱 효율이 높고, 입력 라인쌍과 출력 라인쌍 사이에 간섭이 적다. 특히, CMOS 래치형 센스 증폭 회로(100)에서는 출력 라인쌍의 전압신호에 때문에 입력 라인쌍의 전압신호가 왜곡하는 현상이 감소한다.
도 4는 본 발명의 제 2 실시예에 따른 CMOS 래치형 센스 증폭 회로(200)를 나타내는 블록도이다.
도 4를 참조하면, CMOS 래치형 센스 증폭 회로(200)는 CMOS 차동증폭기(110), CMOS 래치형 센스 증폭기(130), 및 스위치 회로를 포함한다.
CMOS 차동증폭기(110)는 제 1 전압 레벨을 갖는 제 1 프리차지 전압(VPR1)이 인가되는 입력 라인쌍(LIN, LINB)의 전압신호를 풀업(pull-up)과 풀다운(pull down) 방식(mode)으로 증폭하여 제 1 증폭 전압신호쌍을 발생하고, 제 1 증폭 전압신호쌍을 제 1 라인쌍(RLO, RLOB)에 제공한다. CMOS 래치형 센스 증폭기(130)는 제 1 라인쌍(RLO, RLOB)의 전압신호를 풀업(pull-up)과 풀다운(pull down) 방식(mode)으로 증폭하여 제 2 증폭 전압신호쌍을 발생하고, 제 2 증폭 전압신호쌍을 제 1 라인쌍(RLO, RLOB)에 제공한다. 스위치 회로는 제 1 라인쌍(RLO, RLOB)과 제 2 전압 레벨을 갖는 제 2 프리차지 전압(VPR2)이 인가되는 출력 라인쌍(LOUT, LOUTB) 사이에 결합되고, 제 1 스위치 제어신호(CSW1)에 응답하여 제 1 라인쌍(RLO, RLOB)과 출력 라인쌍(LOUT, LOUTB)을 전기적으로 연결한다. 스위치 회로는 MOS 트랜지스터들(MN5, MN6)로 구성될 수 있다.
도 4의 예에서, 제 1 라인(RLO)은 NMOS 트랜지스터(MN6)를 통해 제 2 출력 라인(LOUTB)에 연결되고, 제 2 라인(RLOB)은 NMOS 트랜지스터(MN5)를 통해 제 1 출력 라인(LOUT)에 연결된다.
도 4의 CMOS 래치형 센스 증폭 회로(200)는 CMOS 차동증폭기(110)와 CMOS 래치형 센스 증폭기(130)를 사용하여 입력 라인쌍(LIN, LINB)의 전압신호를 풀업(pull-up)과 풀다운(pull down) 방식(mode)으로 증폭하는 동안, MOS 트랜지스터들(MN5, MN6)로 구성된 스위치 회로를 사용하여 출력 라인쌍(LOUT, LOUTB)을 CMOS 래치형 센스 증폭기(130)의 출력단자인 제 1 라인쌍(RLO, RLOB)과 전기적으로 분리한다. 따라서, CMOS 래치형 센스 증폭 회로(200)는 증폭 과정에서 출력 라인쌍(LOUT, LOUTB)에 의한 로딩(loading)을 줄일 수 있으므로 센싱 효율이 높다.
도 4의 CMOS 래치형 센스 증폭 회로(200)는 CMOS 차동증폭기(110)의 출력신호들인 제 1 라인쌍(RLO, RLOB)의 전압들이 CMOS 차동증폭기(110)의 입력신호들인 입력 라인쌍(LIN, LINB)의 전압들과 위상에 반대이므로, 제 1 라인쌍(RLO, RLOB)과 출력 라인쌍(LOUT, LOUTB)은 스위치 회로를 통해 교차로 결합(cross-coupled)된다.
센싱 및 증폭이 완료되면, CMOS 래치형 센스 증폭 회로(200)는 제 1 스위치 제어신호(CSW1)에 응답하여 MOS 트랜지스터들(MN5, MN6)을 턴온시킴으로써 제 1 라인쌍(RLO, RLOB)의 신호들을 출력 라인쌍(LOUT, LOUTB)으로 전달한다.
도 5는 본 발명의 제 3 실시예에 따른 CMOS 래치형 센스 증폭 회로(300)를 나타내는 블록도이다. 도 3의 CMOS 래치형 센스 증폭 회로(300)는 반도체 메모리 장치의 로컬 센스 증폭 회로로서, 도 2의 CMOS 래치형 센스 증폭 회로(200)와 유사 한 회로구성을 갖는다.
도 5를 참조하면, CMOS 래치형 센스 증폭 회로(300)는 제 1 스위치 회로, CMOS 차동증폭기(310), CMOS 래치형 센스 증폭기(330), 및 제 2 스위치 회로를 포함한다.
도 5에서, 로컬 입출력 라인쌍(LIO, LIOB)은 도 4의 입력 라인쌍(LIN, LINB)에 대응하고, 제 1 라인쌍(RGIO, RGIOB)은 도 4의 제 1 라인쌍(RLO, RLOB)에 대응하고, 글로벌 입출력 라인쌍(GIO, GIOB)은 도 4의 출력 라인쌍(LOUT, LOUTB)에 대응한다. 도 5에서, 제 1 스위치 회로는 MOS 트랜지스터들로 구성되고, 칼럼 선택신호(CSL)에 응답하여 비트 라인쌍(BL, BLB)과 로컬 입출력 라인쌍(LIO, LIOB)을 전기적으로 연결 또는 차단하는 기능을 한다. 제 2 스위치 회로는 MOS 트랜지스터들(MN7, MN8)로 구성되고, 멀티플렉서 제어신호(PMUXON)에 응답하여 제 1 라인쌍(RGIO, RGIOB)과 글로벌 입출력 라인쌍(GIO, GIOB)을 전기적으로 연결 또는 차단하는 기능을 한다.
도 5의 CMOS 래치형 센스 증폭 회로(300)에서, 글로벌 입출력 라인쌍(GIO, GIOB)의 프리차지 전압 레벨은 로컬 입출력 라인쌍(LIO, LIOB)의 프리차지 전압 레벨보다 높은 값을 가질 수도 있고, 프리차지 전압 레벨과 같은 값을 가질 수도 있 있다. 경우에 따라서는, 글로벌 입출력 라인쌍(GIO, GIOB)의 프리차지 전압 레벨은 로컬 입출력 라인쌍(LIO, LIOB)의 프리차지 전압 레벨보다 낮은 값을 가질 수도 있다.
도 5의 CMOS 래치형 센스 증폭 회로(300)는 도 4의 CMOS 래치형 센스 증폭 회로(200)와 동작이 유사하므로, 도 5의 CMOS 래치형 센스 증폭 회로(300)의 동작 설명은 생략한다.
도 6은 도 5의 CMOS 래치형 센스 증폭 회로(300)의 하나의 예를 상세히 나타낸 회로도이다.
도 6을 참조하면, CMOS 래치형 센스 증폭기(330)는 제 11 PMOS 트랜지스터(MP11), 제 11 NMOS 트랜지스터(MN11), 제 12 PMOS 트랜지스터(MP12), 제 12 NMOS 트랜지스터(MN12), 제 13 PMOS 트랜지스터(MP13), 및 제 13 NMOS 트랜지스터(MN13)를 포함한다.
도 6의 CMOS 래치형 센스 증폭 회로(300a)에서, 로컬 입출력 라인쌍(LIO, LIOB)의 전압신호를 센싱하고 증폭하는 동안, 제 2 스위치 신호(PLSAENB) 및 제 3 스위치 제어신호(PLSAEN)를 사용하여 제 13 PMOS 트랜지스터(MP13)와 제 13 NMOS 트랜지스터(MN13)를 턴온시킨다.
제 13 PMOS 트랜지스터(MP13)는 전원전압(VDD)에 연결된 소스, 제 2 스위치 제어신호(PLSAENB)가 인가된 게이트, 및 제 5 노드(N5)에 연결된 드레인을 갖는다. 제 11 PMOS 트랜지스터(MP11)는 제 5 노드(N5)에 연결된 소스, 제 1 라인(RGIO)에 연결된 드레인, 및 제 3 노드(N3)에 연결된 게이트를 갖는다. 제 11 NMOS 트랜지스터(MN11)는 제 3 노드(N3)에 연결된 드레인, 제 6 노드(N6)에 연결된 소스, 제 4 노드(N4)에 연결된 게이트를 갖는다. 제 12 PMOS 트랜지스터(MP12)는 제 5 노드(N5)에 연결된 소스, 제 4 노드(N4)에 연결된 드레인, 및 제 3 노드(N3)에 연결된 게이트를 갖는다. 제 12 NMOS 트랜지스터(MN12)는 제 4 노드(N4)에 연결된 드레 인, 제 6 노드(N6)에 연결된 소스, 및 제 3 노드(N3)에 연결된 게이트를 갖는다. 제 13 NMOS 트랜지스터(MN13)는 접지전압에 연결된 소스, 제 2 스위치 신호(PLSAENB)의 상보신호(complementary signal)인 제 3 스위치 제어신호(PLSAEN)가 인가된 게이트, 및 제 6 노드(N6)에 연결된 드레인을 갖는다.
도 6의 회로에서, 제 3 노드(N3)는 제 1 라인(RGIO)에 연결되고, 제 4 노드(N4)는 제 1 라인(RGIO)과 함께 제 1 라인쌍(RGIO, RGIOB)을 이루는 제 2 라인(RGIOB)에 연결된다.
CMOS 래치형 센스 증폭기(330) 제 11 PMOS 트랜지스터(MP11) 및 제 12 PMOS 트랜지스터(MP12)를 사용하여 풀업(pull-up) 방식으로 증폭을 수행하고, 제 11 NMOS 트랜지스터(MN11) 및 제 12 NMOS 트랜지스터(MN12)를 사용하여 풀다운(pull down) 방식(mode)으로 증폭을 수행한다.
도 6을 참조하면, CMOS 차동증폭기(310)는 제 9 PMOS 트랜지스터(MP9), 제 9 NMOS 트랜지스터(MN9), 제 10 PMOS 트랜지스터(MP10) 및 제 10 NMOS 트랜지스터(MN10)를 포함한다.
제 9 PMOS 트랜지스터(MP9)는 제 5 노드(N5)에 연결된 소스, 제 3 노드(N3)에 연결된 드레인 및 제 1 로컬 입출력 라인(LIO)에 연결된 게이트를 갖는다. 제 9 NMOS 트랜지스터(MN9)는 제 3 노드(N3)에 연결된 드레인, 제 6 노드(N6)에 연결된 소스, 제 1 로컬 입출력 라인(LIO)에 연결된 게이트를 갖는다. 제 10 PMOS 트랜지스터(MP10)는 제 5 노드(N5)에 연결된 소스, 제 4 노드(N4)에 연결된 드레인, 및 제 1 로컬 입출력 라인(LIO)과 함께 로컬 입출력 라인쌍을 이루는 제 2 로컬 입출 력 라인(LIOB)에 연결된 게이트를 갖는다. 제 10 NMOS 트랜지스터(MN10)는 제 4 노드(N4)에 연결된 드레인, 제 6 노드(N6)에 연결된 소스, 및 제 2 로컬 입출력 라인(LIOB)에 연결된 게이트를 갖는다.
CMOS 차동증폭기(310)는 제 9 PMOS 트랜지스터(MP9) 및 제 10 PMOS 트랜지스터(MP10)를 사용하여 풀업(pull-up) 방식으로 증폭을 수행하고, 제 9 NMOS 트랜지스터(MN9) 및 제 10 NMOS 트랜지스터(MN10)를 사용하여 풀다운(pull down) 방식(mode)으로 증폭을 수행한다.
도 7은 종래의 래치형 센스 증폭 회로의 동작을 나타내는 시뮬레이션도이고, 도 8은 본 발명의 실시예에 따른 CMOS 래치형 센스 증폭 회로의 동작을 나타내는 시뮬레이션도이다.
도 7 및 도 8을 참조하면, 제 3 스위치 제어신호(PLSAEN)가 인에이블되어 센싱 및 증폭 동작을 수행하는 과정에서, 도 7의 종래의 래치형 센스 증폭 회로에서는 출력 전압신호(OUTPUT)에 영향을 받아서 입력 전압신호(INPUT)의 파형이 왜곡되었음을 알 수 있다. 반면에, 도 8에 도시된 본 발명의 실시예에 따른 CMOS 래치형 센스 증폭 회로에서는 입력 전압신호(INPUT)의 파형이 출력 전압신호(OUTPUT)에 거의 영향을 받지 않음을 알 수 있다. 도 7 및 도 8에 있는 파형들은 동일한 크기를 갖는 로컬 입출력 라인의 프리차지 레벨을 사용해서 시뮬레이션한 결과이다.
도 9는 종래의 래치형 센스 증폭 회로의 동작을 나타내는 몬테카를로(Monte Carlo) 시뮬레이션도이고, 도 10은 본 발명의 실시예에 따른 CMOS 래치형 센스 증폭 회로의 동작을 나타내는 몬테카를로 시뮬레이션도이다. 도 9 및 도 10의 파형들 은 센스 증폭 회로를 구성하는 MOS 트랜지스터들 각각의 공정변수를 변화시켜 시뮬레이션한 결과를 보여준다.
도 9에서 알 수 있듯이, 종래의 래치형 센스 증폭 회로에서는 출력 전압신호(OUTPUT)의 영향을 받아서 입력 전압신호(INPUT)도 의 파형도 공정변수의 변화에 따라 변화하고 있음을 알 수 있다. 반면에, 도 10에 도시된 본 발명의 실시예에 따른 CMOS 래치형 센스 증폭 회로에서는 입력 전압신호(INPUT)의 파형이 출력 전압신호(OUTPUT)의 변화에 거의 영향을 받지 않음을 알 수 있다.
도 7 내지 도 10에 도시된 바와 같이, 본 발명의 실시예들에 따른 CMOS 래치형 센스 증폭 회로는 입력 라인쌍과 출력 라인쌍을 전기적으로 분리하여 입력 라인쌍과 출력 라인쌍 사이에 신호의 간섭을 감소시킬 수 있다.
도 11은 본 발명의 실시예에 따른 전압신호의 센싱 방법을 나타내는 흐름도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 전압신호의 센싱 방법은 다음과 같다.
1) 입력 라인쌍에 제 1 전압 레벨을 갖는 제 1 프리차지 전압을 인가한다(S1).
2) 입력 라인쌍에 입력신호를 인가한다(S2).
3) 입력 라인쌍의 전압신호를 풀업(pull-up)과 풀다운(pull down) 방식(mode)으로 증폭하여 제 1 증폭 전압신호쌍을 발생한다(S3).
4) 출력 라인쌍에 제 2 전압 레벨을 갖는 제 2 프리차지 전압을 인가한 다(S4).
5) 제 1 증폭 전압신호쌍을 출력 라인쌍에 제공한다(S5).
6) 출력 라인쌍의 전압신호를 풀업(pull-up)과 풀다운(pull down) 방식(mode)으로 증폭하여 제 2 증폭 전압신호쌍을 발생한다(S6).
7) 제 2 증폭 전압신호쌍을 출력 라인쌍에 제공한다(S7).
상기한 바와 같이, 본 발명의 실시예에 따른 전압신호 센싱 방법은 PMOS 트랜지스터들을 사용하여 풀업 방식으로 증폭 작용을 하고, NMOS 트랜지스터들을 사용하여 풀다운 방식으로 증폭 작용을 할 수 있다.
도 12는 본 발명의 실시예에 따른 CMOS 래치형 센스 증폭 회로를 포함하는 반도체 메모리 장치(1000)의 하나의 예를 나타내는 회로도이다. 도 12에는 반도체 메모리 장치(1000)의 데이터 출력 경로가 나타나 있다.
도 12를 참조하면, 반도체 메모리 장치(1000)는 비트라인쌍(BL, BLB)에 결합된 메모리 코어(1100), 칼럼 선택회로(1200), 로컬 센스 증폭 회로(1300), 입출력 센스 증폭 회로(1400) 및 입출력 버퍼(1500)를 포함한다. 도 1에서, 비트라인(BL)과 비트라인바(BLB)는 서로 쌍을 이루고, 로컬 입출력 라인(LIO)과 로컬 입출력 라인바(LIOB)는 서로 쌍을 이루고, 글로벌 입출력 라인(GIO)과 글로벌 입출력 라인바(GIOB)는 서로 쌍을 이룬다.
메모리 코어(1100)는 메모리 셀, 비트라인 센스 앰프 회로 및 프리차지/등화 회로를 포함할 수 있다. 칼럼 선택회로(1200)는 칼럼 선택신호(CSL)에 응답하여 비트라인쌍(BL, BLB)의 전압신호들을 로컬 입출력 라인쌍(LIO, LIOB)에 출력한다. 칼 럼 선택회로(1200)는 칼럼 선택신호(CSL)에 응답하여 비트라인(BL)을 로컬 입출력 라인(LIO)에 전기적으로 결합시키는 제 1 NMOS 트랜지스터(1210) 및 칼럼 선택신호(CSL)에 응답하여 비트라인바(BLB)를 로컬 입출력 라인바(LIOB)에 전기적으로 결합시키는 제 2 NMOS 트랜지스터(1220)를 포함할 수 있다. 로컬 센스 증폭 회로(1300)는 로컬 입출력 라인쌍(LIO, LIOB)의 신호를 증폭하여 글로벌 입출력 라인쌍(GIO, GIOB)에 출력한다. 입출력 센스 증폭 회로(1400)는 글로벌 입출력 라인쌍(GIO, GIOB)의 신호를 증폭한다. 입출력 버퍼(1500)는 입출력 센스 앰프 회로(1400)의 출력신호(SAO)를 버퍼링하여 출력 데이터(DOUT)를 발생시킨다.
도 12에서, 로컬 센스 증폭 회로(1300)는 상기한 본 발명의 실시예들에 따른 CMOS 래치형 센스 증폭 회로들의 구성을 가질 수 있다.
상기에서는 주로 본 발명의 실시예들에 따른 CMOS 래치형 센스 증폭 회로들을 반도체 메모리 장치의 로컬 센스 증폭회로로 사용하는 경우에 대해 기술하였지만, 본 발명은 라인 전압을 센싱하는 임의의 반도체 집적회로에 적용할 수 있다.
본 발명의 실시예에 따른 CMOS 래치형 센스 증폭 회로는 출력 라인과 입력 라인의 프리차지 레벨이 다른 경우, 출력 라인의 신호에 의한 입력 라인의 신호의 왜곡을 감소시킬 수 있다.
본 발명은 반도체 집적회로에 적용이 가능하며, 특히 출력 라인과 입력 라인의 프리차지 레벨이 다른 반도체 메모리 장치에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 제 1 실시예에 따른 CMOS 래치형 센스 증폭 회로를 나타내는 블록도이다.
도 2는 도 1의 CMOS 래치형 센스 증폭 회로의 하나의 예를 상세히 나타낸 회로도이다.
도 3은 도 2의 CMOS 래치형 센스 증폭 회로를 구성하는 CMOS 차동증폭기의 하나의 예를 나타내는 회로도이다.
도 4는 본 발명의 제 2 실시예에 따른 CMOS 래치형 센스 증폭 회로를 나타내는 블록도이다.
도 5는 본 발명의 제 3 실시예에 따른 CMOS 래치형 센스 증폭 회로를 나타내는 블록도이다.
도 6은 도 5의 CMOS 래치형 센스 증폭 회로의 하나의 예를 상세히 나타낸 회로도이다.
도 7은 종래의 래치형 센스 증폭 회로의 동작을 나타내는 시뮬레이션도이다.
도 8은 본 발명의 실시예에 따른 CMOS 래치형 센스 증폭 회로의 동작을 나타내는 시뮬레이션도이다.
도 9는 종래의 래치형 센스 증폭 회로의 동작을 나타내는 몬테카를로(Monte Carlo) 시뮬레이션도이다.
도 10은 본 발명의 실시예에 따른 CMOS 래치형 센스 증폭 회로의 동작을 나타내는 몬테카를로 시뮬레이션도이다.
도 11은 본 발명의 실시예에 따른 전압신호의 센싱 방법을 나타내는 흐름도이다.
도 12는 본 발명의 실시예에 따른 CMOS 래치형 센스 증폭 회로를 포함하는 반도체 메모리 장치의 하나의 예를 나타내는 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
100, 200, 300: CMOS 래치형 센스 증폭 회로
110, 310: CMOS 차동증폭기
130, 330: CMOS 래치형 센스 증폭기
1000: 반도체 메모리 장치

Claims (10)

  1. 제 1 전압 레벨을 갖는 제 1 프리차지 전압이 인가되는 입력 라인쌍의 전압신호를 풀업(pull-up)과 풀다운(pull down) 방식(mode)으로 증폭하여 제 1 증폭 전압신호쌍을 발생하고, 상기 제 1 증폭 전압신호쌍을 출력 라인쌍에 제공하는 CMOS 차동증폭기; 및
    제 2 전압 레벨을 갖는 제 2 프리차지 전압이 인가되는 출력 라인쌍의 전압신호를 풀업(pull-up)과 풀다운(pull down) 방식(mode)으로 증폭하여 제 2 증폭 전압신호쌍을 발생하고, 상기 제 2 증폭 전압신호쌍을 상기 출력 라인쌍에 제공하는 CMOS 래치형 센스 증폭기를 포함하는 CMOS 래치형 센스 증폭 회로.
  2. 제 1 항에 있어서, 상기 CMOS 차동증폭기는
    PMOS 트랜지스터들을 사용하여 상기 입력 라인쌍의 전압신호를 상기 풀업 방식으로 증폭하고, NMOS 트랜지스터들을 사용하여 상기 입력 라인쌍의 전압신호를 상기 풀다운 방식으로 증폭하는 것을 특징으로 하는 CMOS 래치형 센스 증폭 회로.
  3. 제 1 항에 있어서, 상기 CMOS 래치형 센스 증폭기는
    PMOS 트랜지스터들을 사용하여 상기 출력 라인쌍의 전압신호를 상기 풀업 방식으로 증폭하고, NMOS 트랜지스터들을 사용하여 상기 출력 라인쌍의 전압신호를 상기 풀다운 방식으로 증폭하는 것을 특징으로 하는 CMOS 래치형 센스 증폭 회로.
  4. 제 1 항에 있어서, 상기 CMOS 차동증폭기는
    고 전원전압에 연결된 소스, 제 1 출력 라인에 연결된 드레인, 및 제 1 입력 라인에 연결된 게이트를 갖는 제 1 PMOS 트랜지스터;
    상기 제 1 출력 라인에 연결된 드레인, 저 전원전압에 연결된 소스, 및 상기 제 1 입력 라인에 연결된 게이트를 갖는 제 1 NMOS 트랜지스터;
    상기 고 전원전압에 연결된 소스, 상기 제 1 출력 라인과 함께 상기 출력 라인쌍을 이루는 제 2 출력 라인에 연결된 드레인, 및 상기 제 1 입력 라인과 함께 상기 입력 라인쌍을 이루는 제 2 입력 라인에 연결된 게이트를 갖는 제 2 PMOS 트랜지스터; 및
    상기 제 2 출력 라인에 연결된 드레인, 상기 저 전원전압에 연결된 소스, 및 상기 제 2 입력 라인에 연결된 게이트를 갖는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 CMOS 래치형 센스 증폭 회로.
  5. 제 1 항에 있어서, 상기 CMOS 래치형 센스 증폭기는
    고 전원전압에 연결된 소스, 제 1 출력 라인에 연결된 드레인, 및 상기 제 1 출력 라인과 함께 상기 출력 라인쌍을 이루는 제 2 출력 라인에 연결된 게이트를 갖는 제 1 PMOS 트랜지스터;
    상기 제 1 출력 라인에 연결된 드레인, 저 전원전압에 연결된 소스, 상기 제 2 출력 라인에 연결된 게이트를 갖는 제 1 NMOS 트랜지스터;
    상기 고 전원전압에 연결된 소스, 상기 제 2 출력 라인에 연결된 드레인, 및 상기 제 1 출력 라인에 연결된 게이트를 갖는 제 2 PMOS 트랜지스터; 및
    상기 제 2 출력 라인에 연결된 드레인, 상기 저 전원전압에 연결된 소스, 상기 제 1 출력 라인에 연결된 게이트를 갖는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 CMOS 래치형 센스 증폭 회로.
  6. 제 1 전압 레벨을 갖는 제 1 프리차지 전압이 인가되는 입력 라인쌍의 전압신호를 풀업(pull-up)과 풀다운(pull down) 방식(mode)으로 증폭하여 제 1 증폭 전압신호쌍을 발생하고, 상기 제 1 증폭 전압신호쌍을 제 1 라인쌍에 제공하는 CMOS 차동증폭기;
    상기 제 1 라인쌍의 전압신호를 풀업(pull-up)과 풀다운(pull down) 방식(mode)으로 증폭하여 제 2 증폭 전압신호쌍을 발생하고, 상기 제 2 증폭 전압신호쌍을 상기 제 1 라인쌍에 제공하는 CMOS 래치형 센스 증폭기; 및
    상기 제 1 라인쌍과 제 2 전압 레벨을 갖는 제 2 프리차지 전압이 인가되는 출력 라인쌍 사이에 결합되고, 제 1 스위치 제어신호에 응답하여 상기 제 1 라인쌍과 상기 출력 라인쌍을 전기적으로 연결하는 스위치 회로를 포함하는 CMOS 래치형 센스 증폭 회로.
  7. 제 6 항에 있어서,
    상기 제 1 라인쌍은 상기 스위치 회로를 통해 상기 출력 라인쌍에 교차 연 결(cross-coupled)되는 것을 특징으로 하는 CMOS 래치형 센스 증폭 회로.
  8. 제 6 항에 있어서,
    상기 입력 라인쌍은 반도체 메모리 장치의 로컬 입출력 라인쌍이고, 상기 출력 라인쌍은 상기 반도체 메모리 장치의 글로벌 입출력 라인쌍인 것을 특징으로 하는 CMOS 래치형 센스 증폭 회로.
  9. 비트라인쌍에 결합된 메모리 코어;
    칼럼 선택신호에 응답하여 상기 비트라인쌍의 전압신호들을 로컬 입출력 라인쌍에 출력하는 칼럼 선택회로;
    상기 로컬 입출력 라인쌍의 신호를 증폭하여 글로벌 입출력 라인쌍에 출력하는 로컬 센스 증폭 회로; 및
    상기 글로벌 입출력 라인쌍의 신호를 증폭하여 출력 데이터를 발생시키는 입출력 센스 증폭 회로를 포함하고,
    상기 로컬 센스 증폭 회로는
    제 1 전압 레벨을 갖는 제 1 프리차지 전압이 인가되는 상기 로컬 입출력 라인쌍의 전압신호를 풀업(pull-up)과 풀다운(pull down) 방식(mode)으로 증폭하여 제 1 증폭 전압신호쌍을 발생하고, 상기 제 1 증폭 전압신호쌍을 제 1 라인쌍에 제공하는 CMOS 차동증폭기;
    상기 제 1 라인쌍의 전압신호를 풀업(pull-up)과 풀다운(pull down) 방 식(mode)으로 증폭하여 제 2 증폭 전압신호쌍을 발생하고, 상기 제 2 증폭 전압신호쌍을 상기 제 1 라인쌍에 제공하는 CMOS 래치형 센스 증폭기; 및
    상기 제 1 라인쌍과 제 2 전압 레벨을 갖는 제 2 프리차지 전압이 인가되는 글로벌 입출력 라인쌍 사이에 결합되고, 제 1 스위치 제어신호에 응답하여 상기 제 1 라인쌍과 상기 글로벌 입출력 라인쌍을 전기적으로 연결하는 스위치 회로를 포함하는 반도체 메모리 장치.
  10. 입력 라인쌍에 제 1 전압 레벨을 갖는 제 1 프리차지 전압을 인가하는 단계;
    상기 입력 라인쌍에 입력신호를 인가하는 단계;
    상기 입력 라인쌍의 전압신호를 풀업(pull-up)과 풀다운(pull down) 방식(mode)으로 증폭하여 제 1 증폭 전압신호쌍을 발생하는 단계;
    출력 라인쌍에 제 2 전압 레벨을 갖는 제 2 프리차지 전압을 인가하는 단계;
    상기 제 1 증폭 전압신호쌍을 상기 출력 라인쌍에 제공하는 단계;
    상기 출력 라인쌍의 전압신호를 풀업(pull-up)과 풀다운(pull down) 방식(mode)으로 증폭하여 제 2 증폭 전압신호쌍을 발생하는 단계; 및
    상기 제 2 증폭 전압신호쌍을 상기 출력 라인쌍에 제공하는 단계를 포함하는 전압신호 센싱 방법.
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