KR20110057594A

KR20110057594A - 공급전원전압 제어방법, 상기 방법을 실현하는 멀티채널 발광다이오드 구동회로 및 멀티채널 시스템

Info

Publication number: KR20110057594A
Application number: KR1020090114057A
Authority: KR
Inventors: 한희석
Original assignee: 삼성전자주식회사
Priority date: 2009-11-24
Filing date: 2009-11-24
Publication date: 2011-06-01
Also published as: TW201203207A; JP2011114343A; US20110121755A1

Abstract

본 발명은 복수 개의 발광다이오드를 직렬로 연결시킨 발광다이오드 스트링을 구비하는 각각의 채널에 최적화된 전압을 공급하기 위하여 디지털 방식의 동적여유제어 방식을 구현하는 멀티채널 발광다이오드 구동회로를 개시한다. 상기 멀티채널 발광다이오드 구동회로는, 발광다이오드 어레이, DC-DC 변환기 및 동적여유제어블록을 구비한다. 상기 발광다이오드 어레이는, 공급전원전압 및 N(N은 1 이상의 정수)개의 전류구동장치들 사이에 각각 복수 개의 발광다이오드들이 직렬로 연결된 N개의 발광다이오드 채널을 구비한다. 상기 DC-DC 변환기는 제2기준전압에 대응되는 상기 공급전원전압을 생성한다. 상기 동적여유제어블록은 상기 N개의 발광다이오드 채널들을 경유하여 상기 해당 전류구동장치들 각각에 소정의 전류가 흐르는 동안의 시간구간을 정의하는 적어도 하나의 디밍 신호에 응답하여, 상기 N개의 발광다이오드 채널들과 해당 전류구동장치의 공통노드의 채널전압들 각각과 제1기준전압 및 히스테리시스전압을 조합시킨 조합전압을 비교하여 상기 제2기준전압을 생성한다.

멀티채널, 발광다이오드 어레이, 발광다이오드 스트링, 동적여유제어

Description

공급전원전압 제어방법, 상기 방법을 실현하는 멀티채널 발광다이오드 구동회로 및 멀티채널 시스템{A method for controlling supply voltage and driving circuit for multi-channel light emitting diode and multi-channel system using the method}

본 발명은 발광다이오드 구동회로에 관한 것으로, 특히, 복수 개의 발광다이오드를 직렬로 연결시킨 발광다이오드 스트링을 구비하는 각각의 채널에 최적화된 전압을 공급하기 위하여 디지털 방식의 동적여유제어 방식(dynamic headroom control method)을 구현하는 멀티채널 발광다이오드 구동회로에 관한 것이다.

최근 액정디스플레이(Liquid Crystal Display)의 배경에 빛을 공급하는 공급원(back light unit)으로서 발광다이오드(Light Emitting Diode)를 사용하는 기술이 각광받고 있다. 이는 발광다이오드의 소비전력이 적고 발광다이오드를 배경 광원으로 사용할 경우 액정디스플레이와 관련된 완제품을 슬림형으로 디자인 할 수 있다는 장점이 있기 때문이다.

노트북 컴퓨터, 텔레비전 등 대형 디스플레이장치에 발광다이오드가 배경 광원으로서 사용되는 경우, 넓은 면적의 디스플레이에 배경 빛을 제공하기 위하여 복 수 개의 발광다이오드를 직렬로 연결시킨 발광다이오드 스트링(string)을 복수 개 사용한다. 하나의 스트링을 하나의 채널이라고 할 때, 복수 개의 스트링을 이하에서는 멀티채널(multi-channel)이라 한다. 발광다이오드를 구동하기 위해서는 별도의 구동회로가 사용되는데, 멀티채널 발광다이오드의 각 채널에 최적화된 전압이 공급될 수 있도록 공급전압의 전압준위를 능동적으로 조절해야 한다.

본 발명이 해결하고자 하는 기술적과제는, 잡음에 의한 영향을 최소한으로 하면서 공급전원전압의 전압준위를 디지털 방식으로 제어하는 멀티채널 발광다이오드 구동회로를 제공하는데 있다.

본 발명이 해결하고자 하는 다른 기술적과제는, 잡음에 의한 영향을 최소한으로 하면서 공급전원전압의 전압준위를 디지털 방식으로 제어하는 공급전원전압 제어방법을 제공하는데 있다.

본 발명이 해결하고자 하는 또 다른 기술적과제는, 잡음에 의한 영향을 최소한으로 하면서 공급전원전압의 전압준위를 디지털 방식으로 제어하는 공급전원전압 제어방법을 구현하는 멀티채널 시스템을 제공하는데 있다.

상기 기술적과제를 이루기 위한 본 발명에 따른 멀티채널 발광다이오드 구동회로는, 발광다이오드 어레이, DC-DC 변환기 및 동적여유제어블록을 구비한다. 상기 발광다이오드 어레이는, 공급전원전압 및 N(N은 1 이상의 정수)개의 전류구동장 치들 사이에 각각 복수 개의 발광다이오드들이 직렬로 연결된 N개의 발광다이오드 채널을 구비한다. 상기 DC-DC 변환기는 제2기준전압에 대응되는 상기 공급전원전압을 생성한다. 상기 동적여유제어블록은 상기 N개의 발광다이오드 채널들을 경유하여 상기 해당 전류구동장치들 각각에 소정의 전류가 흐르는 동안의 시간구간을 정의하는 적어도 하나의 디밍 신호에 응답하여, 상기 N개의 발광다이오드 채널들과 해당 전류구동장치의 공통노드의 채널전압들 각각과 제1기준전압 및 히스테리시스전압을 조합시킨 조합전압을 비교하여 상기 제2기준전압을 생성한다.

상기 다른 기술적과제를 이루기 위한 본 발명에 따른 공급전원전압 제어방법은 공급전원전압 및 N(N은 1 이상의 정수)개의 전류구동장치들 사이에 각각 복수 개의 발광다이오드들이 직렬로 연결된 N개의 발광다이오드 채널을 구비하는 멀티채널 발광다이오드 구동회로에 적용되며, 초기단계, 비교단계 및 전압준위제어단계를 구비한다. 상기 초기단계는, 제1기준전압 및 히스테리시스전압을 결정하고, N개의 발광다이오드와 이에 대응되는 N개의 전류구동장치들 사이의 공통노드들의 채널전압 N개를 수신한다. 상기 비교단계는, 상기 N개의 채널전압을 상기 제1기준전압 및 상기 히스테리시스전압을 합한 전압으로 정의되는 제1조합전압 및 상기 제1기준전압 및 상기 히스테리시스전압의 차이로 정의되는 제2조합전압과 비교한다. 상기 전압준위제어단계는 상기 비교단계에서 비교된 결과에 따라 상기 공급전원전압의 전압준위를 유지, 증가 및 감소 중 하나를 수행한다.

상기 또 다른 기술적과제를 이루기 위한 본 발명에 따른 멀티채널 시스템은 상기 공급전원전압 제어방법이 적용된다.

본 발명은 디지털 방식으로 공급전원전압의 전압준위를 제어하게 하므로, 잡음에 의한 영향이 거의 없어 설계가 용이하다는 장점이 있다. 또한, 공급전원전압에 대한 전압준위의 보상 주기를 조절할 수 있을 뿐만 아니라, 변경시켜야 하는 공급전원전압의 전압준위를 메모리 장치에 저장시켜서 사용하므로, 빠른 시간 내에 서로 다른 크기를 가지는 전류를 발광다이오드에 공급할 수 있는 장점이 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명에 따른 멀티채널 발광다이오드 구동회로이다.

도 1을 참조하면, 멀티채널 발광다이오드 구동회로(100)는 DC-DC 변환기(110, DC-DC converter), 동적여유제어블록(120, dynamic headroom control block), PWM 디밍 신호 생성기(150, Pulse Width Modulation Dimming signal generator), 전류구동블록(160, Current driving block) 및 발광다이오드 어레이(170, Light Diode Array)를 구비한다.

전류구동블록(160)은 N(N은 1 이상의 정수)개의 전류구동장치(161_1~161-N) 를 구비하며, 각각의 전류구동장치(161_1~161-N)는 PWM 디밍 신호 생성기(150)로부터 출력된 적어도 하나의 디밍 전압신호들(DS1~DSN)에 대응되는 시간 동안 대응되는 전류를 생성시킨다.

발광다이오드 어레이(170)는 N개의 발광다이오드 채널(CH1~CHN)을 구비하며, 각각의 채널에는 복수 개의 발광다이오드들이 직렬로 연결되어 있다. 각 채널들의 일 단자는 공급전원전압(VOUT)에 연결되어 있으며, 다른 일 단자는 전류구동블록(160)을 구성하는 N개의 전류구동장치(161_1~161-N)중 해당 전류구동장치에 연결된다.

동일한 전기적 규격을 가진 동일한 개수의 발광다이오드가 직렬로 연결되어 있으므로, 각 채널에는 공급전원전압(VOUT) 및 해당 전류구동장치 사이에서 일정한 전류가 흐르는 것이 이상적이다. 따라서 해당 전류구동장치와 해당 채널의 마지막 발광다이오드의 공통노드들의 노드전압(V_CH1 ~ V_CHN)은 모두 동일하여야 할 것이다. 그러나 동일한 공정에 의해서 생산된 발광다이오드라 할지라도 전기적 특성은 완벽하게 동일하지 않고 제품에 따라 약간씩의 특성 편차기 존재하게 된다. 따라서 직렬로 연결된 복수 개의 발광다이오드를 구비하는 각 채널들에서 소비하는 전력은 편차가 존재할 수밖에 없다. 해당 전류구동장치와 해당 채널의 마지막 발광다이오드의 공통노드들의 전압을 채널전압(V_CH1 ~ V_CHN)이라고 정의할 때, 발광다이오드들의 전기적 특성의 편차로 인해서, 실제로는 상기 채널전압(V_CH1 ~ V_CHN)은 동일하지 않게 된다.

본 발명에서는 채널전압(V_CH1 ~ V_CHN)이 미리 정해진 기준전압보다 낮아지는 경우와 너무 높아지는 경우, 이를 조절하는 장치 및 방법을 제안한다. 본 발명에서는 기준전압으로 제1기준전압(VREF1) 및 히스테리시스 전압(VHYS)을 조합한 2개의 조합전압을 도입하였다. 자세한 것은 후술한다.

PWM 디밍 신호 생성기(150)는 전류구동블록(160)에 공급하는 디밍 전압신호들(DS1~DSN)의 시간 구간에 대응되는 적어도 하나의 디밍 신호들(D1 ~ DN)을 더 생성한다. 디밍 전압신호(DS1~DSN)가 해당 전류구동장치(161_1~161-N)의 전류의 양 및 인에이블 되는 시간을 결정하는데 반해, 디밍 신호들(D1 ~ DN)은 인에이블 되는 시간에 대한 정보를 포함하고 있다. 따라서 디밍 전압신호(DS1~DSN)와 디밍 신호들(D1 ~ DN)는 혼용하여 사용하는 것도 가능하다. 후술하겠지만, 디밍 전압신호(DS1~DSN)의 위상이 일정한 지연시간의 차이가 있는 경우는 물론, 위상이 동일한 경우도 가능하다. 발광다이오드들에 흐르는 전류를 가변시키고자 할 때에는 전류레벨 변환신호(CLCS)를 더 수신하여 디밍 전압 신호들(DS1~DSN)의 크기를 가변시킨다. 자세한 것은 후술한다.

DC-DC 변환기(110)는 동적여유제어블록(120)으로부터 출력되는 제2기준전압(VREF2)에 대응되는 공급전원전압(VOUT)을 생성하여 발광다이오드 어레이(170)에 공급한다. 제2기준전압(VREF2) 및 공급전원전압(VOUT)은 DC 전압(Direct Current Voltage)이다.

끝으로 동적여유제어블록(120)은, 적어도 하나의 디밍 신호(D1~DN)에 응답하 여, N개의 채널전압들(V_CH1~V_CHN)과 제1기준전압(VREF1) 및 히스테리시스전압(VHYS)의 조합전압을 각각 비교하고 비교 결과에 대응되는 제2기준전압(VREF2)을 생성하며, 이를 위해 비교블록(130, Compare Block), 디지털 보상블록(122, Digital Compensation Block) 및 디지털 아날로그 변환기(121, Digital to Analog Convertor)를 구비한다.

비교블록(130)은 N개의 채널전압들(V_CH1~V_CHN)과 조합전압을 비교하고, 비교 결과를 해당 디밍 신호(D1~DN)에 응답하여 일정한 시간 지연시킨 지연래치신호(LATCH_S)를 생성한다. 디지털 보상블록(122)은 해당 디밍 신호(D1~DN)에 응답하여 지연래치신호(LATCH_S)의 논리상태에 따라 일정한 값을 보상한 보상신호(COM_S)를 생성한다. 여기서 N개의 채널전압들(V_CH1~V_CHN)과 조합전압은 아날로그 전압인데, 비교블록(130)에서 디지털 신호로 변환되고 변환된 디지털 신호가 디지털 보상블록(122)에서 처리된다. 디지털 아날로그 변환기(121)는 디지털 신호인 보상신호(COM_S)를 변환하여 아날로그 신호인 제2기준신호(VREF2)를 생성한다.

비교블록(130)은 아날로그 디지털 변환블록(131, Digital to Analog Converter Block) 및 지연래치블록(132, Delayed Latch Block)을 구비한다.

아날로그 디지털 변환블록(131)은 N개의 아날로그 채널전압들(V_CH1~V_CHN)과 아날로그 조합전압을 비교하여 디지털 신호인 2N개의 비교신호들(H1, L1 ~ HN, HL)을 생성하며, N개의 채널전압(V_CH1~V_CHN) 중 해당 채널전압을 조합전압과 비교하여 제1비 교신호(H) 및 제2비교신호(L)를 각각 생성하는 N개의 1.5비트 아날로그 디지털 변환기(131_1 ~ 131_N)를 구비한다. 지연래치블록(132)은 디밍 신호(D1~DN)에 응답하여 2N개의 비교신호들(H1, L1 ~ HN, HL)을 일정시간 지연시킨 상기 지연래치신호(LATCH_S)를 생성한다.

도 2는 도 1에 도시된 1.5 비트 아날로그 디지털 변환기의 내부 회로도이다.

도 2를 참조하면, 각각의 1.5비트 아날로그 디지털 변환기(131_1 ~ 131_N)는, 제1비교기(COM1, first comparator) 및 제2비교기(COM2)를 구비한다.

제1비교기(COM1)는 일 단자(-)로 인가되는 제1기준전압(VREF1) 및 히스테리시스전압(VHYS)을 합한 제1조합전압(VREF1+VHYS)과 다른 일 단자(+)로 인가되는 해당 채널전압(VCH)과의 차이 전압에 대응되는 제1비교신호(H)를 생성한다. 제2비교기(COM2)는 일 단자(+)로 인가되는 제1기준전압(VREF1) 및 히스테리시스전압(VHYS)의 차 전압(difference voltage)인 제2조합전압(VREF1-VHYS)과 다른 일 단자(-)로 인가되는 해당 채널전압의 차이 전압에 대응되는 제2비교신호(L)를 생성한다.

제1비교신호 및 제2비교신호의 논리 상태는 아래와 같은 조건으로 결정된다.

해당 채널전압(VCH)의 전압준위가 제1조합전압(VREF1+VHYS)의 전압준위보다 높을 경우에는 각각의 1.5비트 아날로그 디지털 변환기로부터 출력되는 제1비교신호(H)는 논리하이(Logic High) 상태가 된다.

해당 채널전압(VCH)의 전압준위가 제2조합전압(VREF1-VHYS)의 전압준위보다 낮을 경우에는 각각의 1.5비트 아날로그 디지털 변환기로부터 출력되는 제2비교신호(L)는 논리하이 상태가 된다.

상기 2개의 경우 이외의 경우, 즉 해당 채널전압의 전압준위가 제1조합전압(VREF1+VHYS)의 전압준위 및 제2조합전압(VREF1-VHYS)의 전압준위의 중간 값을 가질 경우에는 각각의 1.5비트 아날로그 디지털 변환기로부터 출력되는 제1비교신호(H) 및 제2비교신호(L)는 모두 논리로우(Logic Low) 상태가 된다.

N개의 채널이 있으므로, 아날로그 디지털 변환블록(131)으로부터 출력되는 비교신호들은 2N개(H1, L1, H2, L2 ~ HN, LN)가 된다.

도 3은 도 1에 도시된 지연래치블록(132)의 내부 블록도이다.

도 3을 참조하면, 지연래치블록(132)은, 모두 N개의 지연래치회로들(310~330)을 구비한다.

제1지연래치회로(310)는 제1디밍 신호(D1)에 응답하여 제1아날로그 디지털 변환기(131_1)로부터 출력되는 제1비교신호(H1) 및 제2비교신호(L1)를 일정시간 지연시켜 제1래치신호(D_H1) 및 제2래치신호(D_L1)를 생성한다.

제2지연래치회로(320)는 제2디밍 신호(D2)에 응답하여 제2아날로그 디지털 변환기(미도시)로부터 출력되는 제1비교신호(H2) 및 제2비교신호(L2)를 일정시간 지연시켜 제1래치신호(D_H2) 및 제2래치신호(D_L2)를 생성한다.

제N지연래치회로(330)는 제N디밍 신호(DN)에 응답하여 제N아날로그 디지털 변환기(131_N)로부터 출력되는 제1비교신호(HN) 및 제2비교신호(LN)를 일정시간 지연시켜 제1래치신호(D_HN) 및 제2래치신호(D_LN)를 생성한다.

설명의 편의를 위해 제1지연래치회로(310) 내지 제N지연래치회로(330)로부터 출력되는 모든 비교신호들(D_H1, D_L1, D_H2, D_L2 ~ D_HN, D_LN)을 합하여 지연래 치신호(LATCH_S)라고 정의한다.

도 4는 도 1에 도시된 디지털 보상블록(122)의 내부회로도이다.

도 4를 참조하면, 디지털 보상블록(122)은, 결정논리회로(410, Decision Logic Circuit), 계수결정유닛(420, Coefficient Decision Unit), 덧셈기(430, Adder) 및 출력레지스터(440, Output Register)를 구비한다.

결정논리회로(410)는 디밍 신호(D1~DN) 및 지연래치신호(LATCH_S) 이용하여 보상결정신호(DL_O)를 생성한다. 계수결정유닛(420)은 보상결정신호(DL_O)에 대응되는 계수(COE_O)를 생성한다. 덧셈기(430)는 계수(COE_O)를 보상신호(COM_S)에 더한다. 출력레지스터(440)는 덧셈기(430)로부터 출력되는 신호(ADD_O)를 저장하여 보상신호(COM_S)를 출력한다.

보상결정신호(DL_O)는,

1. 각각의 지연래치회로로부터 출력되는 제1비교신호들(H1, H2 ~ HN) 전체가 논리하이 상태일 때는 계수결정유닛(420)에서 생성되는 계수(COE_O)의 값이 -1(minus one)이 될 것을 지시하는 정보를 포함하며,

2. 각각의 지연래치회로로부터 출력되는 제2비교신호들(L1, L2 ~ LN) 중 적어도 하나가 논리하이 상태일 때는 계수(COE_O)의 값이 1(one)이 될 것을 지시하는 정보를 포함하며,

3. 그 이외의 경우 에는 상기 계수(COE_O)의 값이 0(zero)이 될 것을 지시하는 정보를 포함한다.

보상결정신호(DL_O)는 디밍 신호(D1~DN)의 주기에 따라 출력된다.

본 발명에 따른 멀티채널 발광다이오드 구동회로는 보상이 이루어지는 주기를 다르게 할 수 있도록 하였다.

보상 주기에 대한 정보를 가지고 있는 보상주기제어신호(CCS, Compensation Control Signal)가 결정논리회로(410)에 인가되면, 보상주기제어신호(CCS)에 따라 보상결정신호(DL_O)의 생성 주기를 디밍 신호(D1~DN)의 주기에 따라 조절한다. 예를 들면 디밍 신호(D1~DN)의 한 주기에 한 번 보상결정신호(DL_O)가 생성되도록 하거나, 두 주기에 한 번 또는 그 이상의 주기에 한 번 생성되도록 설정할 수 있다.

계수결정유닛(420)은 제1계수 생성장치(421, first Coefficient Generating Unit), 제2계수 저장장치(422) 및 제1다중선택장치(423, Multiplexer)를 구비한다.

제1계수 생성장치(421)는 계수(coefficient) 1(one)을 저장하는 제1계수 저장장치 및 보상결정신호(DL_O)에 응답하여 계수 1의 부호를 선택하는 부호선택장치를 구비한다. 제2계수 저장장치(422)는 계수 0(zero)을 저장한다. 제1다중선택장치(423)는 보상결정신호(DL_O)에 응답하여 제1계수 생성장치(421) 및 제2계수 저장장치(422)로부터 출력되는 계수 중 하나를 선택하여 출력(COE_O)한다.

본 발명에 따른 멀티채널 발광다이오드 구동회로는 발광다이오드에 흐르는 전류의 크기를 가변시키면서 동작시키는 경우에도 발광다이오드에 공급되는 전류가 빠른 시간 내에 변할 수 있는 저장&선택유닛(Memory & Selection Unit)을 더 제공한다.

도 5는 저장&선택유닛을 더 구비하는 디지털 보상블록(122)의 내부회로도이다.

도 5에 도시된 디지털 보상블록(122)의 설명의 편의를 위하여 가변되는 전류의 크기를 2가지로 한정하고 설명한다.

도 5에 도시된 디지털 보상블록(122)은 도 4에 도시된 디지털 보상블록(122)에 저장&선택유닛(550)을 더 추가하였다. 따라서 이들 사이의 전기적 연결도 약간의 차이가 있게 된다. 저장&선택유닛(550)을 제외한 다른 구성요소들은 모두 도 4에 도시된 구성요소들과 그 기능 및 동작이 동일하므로, 여기서는 저장&선택유닛(550) 및 저장&선택유닛(550)과 관련된 전기적 연결에 대해서만 설명한다.

후술하는 전류레벨 변환신호(CLCS, Current Level Change Signal)는 발광다이오드에 흐르는 전류의 크기를 결정하는 신호이다.

저장&선택유닛(550)은, 전류레벨 변환신호(CLCS)에 응답하여 출력레지스터(540)로부터 출력되는 보상신호(COM_S)를 저장하고, 저장된 보상신호(COM_S) 및 출력레지스터(540)로부터 직접 출력되는 보상신호(COM_S) 중에서 선택된 선택보상신호(SEL_O)를 덧셈기(530)로 전달하는 기능을 수행한다. 이를 위하여, 제1레지스터(551), 제2레지스터(552) 및 다중선택장치(553)를 구비한다.

제1레지스터(551)는 전류레벨 변환신호(CLCS)에 응답하여 출력레지스터(540)로부터 출력되는 보상신호(COM_S) 중 제1전류레벨신호에 대응되는 보상신호(COM_S)를 저장한다. 제2레지스터(552)는 전류레벨 변환신호(CLCS)에 응답하여 출력레지스터(540)로부터 출력되는 보상신호(COM_S) 중 제2전류레벨신호에 대응되는 보상신호(COM_S)를 저장한다. 다중선택장치(553)는 전류레벨 변환신호(CLCS)에 응답하여 제1레지스터(551), 제2레지스터(552) 및 보상신호(COM_S) 중 하나를 선택보상신 호(SEL_O)로 선택한다. 상기 2개의 레지스터(551, 552)에 저장된 신호들이 사용되는 방법에 대해서는 후술한다.

도 6은 도 1에 도시된 전류구동블록(160)을 구성하는 전류구동장치(161_1~161-N)의 회로도이다.

설명의 편의를 위해, N개의 전류구동장치(161_1~161-N) 중 제1전류구동장치(161_1)에 대해서만 설명한다.

도 6을 참조하면, 제1전류구동장치(161_1)는 차동연산증폭기(OP3), MOS 트랜지스터(M1) 및 저항(R)으로 구현할 수 있다. 제1차동연산증폭기(OP3)는 일 단자(+)로 제1디밍 전압신호(DS_1)를 수신한다. MOS 트랜지스터(M1)는 일 단자가 채널전압(VCH1)에 연결되고 다른 일 단자가 제1차동연산증폭기(OP3)의 다른 일 단자(-)에 연결되며 게이트에 제1차동연산증폭기(OP3)의 출력이 인가된다. 저항(R)은 일 단자가 제1차동연산증폭기(OP3)의 출력단자 및 MOS 트랜지스터의 공통노드에 연결되며 다른 일 단자는 접지된다.

도 6에 도시된 제1전류구동장치(161_1)의 동작은 일반적으로 알려져 있으므로 이하에서 간략하게 설명한다.

제1디밍 전압신호(DS_1)가 차동연산증폭기(OP3)의 양의 입력 단자(+)에 인가되면, 차동연산증폭기(OP3)의 출력 전압이 증가하게 되고, 따라서 MOS 트랜지스터(M1)로부터 많은 전류가 저항(R)으로 공급된다. 저항이 MOS 트랜지스터(M1)로부터 흐르는 전류를 충분히 접지전압으로 전달하기 위해서는, MOS 트랜지스터(M1)와 저항(R)이 연결되는 공통노드의 전압이 증가해야 한다. 공통노드의 전압이 증가하 면 차동연산증폭기(OP3)의 부의 입력단자(-)의 전압도 증가하므로, 결국 차동연산증폭기(OP3)는 아날로그 버퍼회로(Analog Buffer Circuit)와 같이 동작하여 결국 저항(R)에 흐르는 전류의 크기는 제1디밍 전압신호(DS_1)에 의하여 결정된다.

도 1 내지 도 6을 통해 본 발명에 따른 멀티채널 발광다이오드 구동회로의 구성에 대해서는 모두 설명하였다. 이하에서는 멀티채널 발광다이오드 구동회로의 동작 특성에 대하여 보다 자세하게 설명한다.

도 7은 멀티채널 발광다이오드 구동회로가 수행하는 공급전원전압 제어방법에 대한 신호흐름도(Flowchart)이다.

도 7을 참조하면, 본 발명의 다른 일면에 따른 공급전원전압 제어방법은, 공급전원전압(VOUT) 및 N개의 전류구동장치들(161_1~161_N) 사이에 각각 복수 개의 발광다이오드들이 직렬로 연결된 N개의 발광다이오드 채널(CH1~CHN)을 구비하는 멀티채널 발광다이오드 구동회로에서 구현되며, 크게 초기단계(S1), 비교단계(S2) 및 전압준위제어단계(S3)로 구분된다.

초기단계(S1)는 제1기준전압(VREF1) 및 히스테리시스전압(VHYS)을 결정하고, N개의 발광다이오드와 이에 대응되는 N개의 전류구동장치들 사이의 공통노드들의 채널전압(V_CH) N개를 수신한다. 비교단계(S2)는 N개의 채널전압((V_CH1~V_CHN)을 제1기준전압(VREF1) 및 히스테리시스전압(VHYS)을 합한 전압으로 정의되는 제1조합전압(VREF1+VHYS) 및 제1기준전압(VREF1) 및 히스테리시스전압(VHYS)의 차이로 정의되는 제2조합전압(VREF1-VHYS)과 비교한다. 전압준위제어단계(S3)는 비교단계(S2) 에서 비교된 결과에 따라 공급전원전압(VOUT)의 전압준위를 유지, 증가 및 감소 중 하나를 수행한다.

이하 비교단계(S2) 및 전압준위제어단계(S3)를 자세하게 설명한다.

비교단계(S2)는 제1판단단계(720), 제1비교신호결정단계(721, 722), 제2판단단계(730) 및 제2비교신호결정단계(731, 732)를 구비한다.

제1판단단계(720)는 채널전압이 제1조합전압(VREF1+VHYS)보다 큰 가를 판단한다. 제1비교신호결정단계(721, 722)는 제1판단단계(720)의 판단결과 채널전압이 제1조합전압(VREF1+VHYS)보다 큰 경우에는 제1비교신호의 값을 1로 결정(721)하고, 작은 경우에는 0으로 결정(722)한다.

제2판단단계(730)는 N개의 채널전압들 각각이 제2조합전압(VREF1-VHYS)보다 작은 가를 판단한다. 제2비교신호결정단계(731, 732)는 제2판단단계(730)의 판단결과 채널전압이 제2조합전압(VREF1-VHYS)보다 작은 경우에는 제2비교신호의 값을 1로 결정하고, 큰 경우에는 0으로 결정한다.

상기의 6개 단계(720, 721, 722, 730, 731, 732)를 모든 채널전압에 대하여 수행하기 위하여, 변수설정단계(715), 변수증가단계(733) 및 변수비교단계(734)를 더 구비한다. 여기서 i는 변수(variable)이다.

변수설정단계(715)에서 첫 번째 변수를 설정하고, 첫 번째 변수(i=1)에 대응되는 채널전압 대하여 6개 단계(720, 721, 722, 730, 731, 732)를 모두 수행한 후에는 변수증가단계(733)에서 변수(i)를 1(one)씩 증가시켜 다음 채널전압에 대하여 6가지 단계(720, 721, 722, 730, 731, 732)가 수행되도록 한다. 이러한 반복의 횟 수는 변수비교단계(734)에서 판단하게 되는데, 변수(i)가 미리 설정된 N값을 넘을 때 까지 반복된다.

전압준위제어단계(S3)는, 제3판단단계(740), 제4판단단계(750) 및 공급전원전압 보상단계(751, 752, 753)를 구비한다.

제3판단단계(740)는 N개의 제1비교신호(H₁ ~ H_N) 값 모두가 1(one)인가를 판단한다. 제4판단단계(750)는 N개의 제2비교신호(L₁ ~ L_N) 값 중 적어도 하나가 1인가를 판단한다. 공급전원전압 보상단계(751, 752, 753)는 N개의 제1비교신호 값 모두가 1(one)인 경우에는 공급전원전압(VOUT)의 전압준위를 감소(751)시키도록 하고, N개의 제2비교신호 값 중 적어도 하나가 1인 경우에는 공급전원전압(VOUT)의 전압준위를 증가(752)시키도록 하며, 그 밖의 경우에는 공급전원전압(VOUT)의 전압준위를 현재의 상태로 유지하도록 한다.

공급전원전압 보상단계(751, 752, 753)를 마친 후에는, 초기단계(S1), 비교단계(S2) 및 전압준위제어단계(S3)를 반복 수행하도록 하는 것도 가능하다.

도 8은 디밍 신호(D_1), 제1비교신호(H1) 및 지연래치신호(D_H1)의 파형도이다.

도 8을 참조하면, 디밍 신호(D_1)가 하이 상태일 때 제1비교신호(H1)의 결과가 출력되고 디밍 신호(D_1)가 로우 상태로 천이되면 제1비교신호(H1)도 불활성화 된다는 것을 알 수 있다. 실제로 각각의 채널 마다 디밍 신호들이 턴 온(turn on) 되는 시점과 턴 온 상태를 유지하는 시점이 서로 다르므로, 제1비교신호(H1)를 그 대로 이용하는 경우 각 채널의 전압 상태를 정확하게 읽어내지 못하는 경우가 발생할 소지가 있다. 본 발명에서는 이를 해소하기 위해서는, 제1비교신호(H1)를 일정시간(Tdelay) 지연시킨 지연래치신호(D_H1)를 사용할 것을 제안한다.

도 8을 참조하면, 디밍 신호(D_1)의 폴링 에지(Falling edge) 순간에서 제1비교신호(H1)의 논리상태는 불명확하게 판단될 수 있지만, 제1비교신호(H1)를 일정시간 지연시킨 지연래치신호(D_H1)의 논리상태는 명확하게 판단될 수 있음을 알 수 있다.

도 9는 디지털 보상블록(122)에 저장&선택유닛(550)이 포함되어 있지 않은 경우, 전류레벨 변환신호(CLCS), 제2기준전압(VREF2), 공급전원전압(VOUT) 및 발광다이오드에 흐르는 전류(I_LED)의 관계를 나타내는 파형도이다.

도 9는 전류레벨 변환신호(CLCS)의 지시에 따라 발광다이오드에 크기가 서로 다른 2 종류의 전류(20mA, 40mA)가 흐르게 하고자 할 때, 제2기준전압(VREF2) 및 제2기준전압(VREF2)을 이용하여 생성시킨 공급전원전압(VOUT)의 변화를 도시한 것이다. 전류레벨 변환신호(CLCS)의 논리상태가 로우일 때 20mA의 전류를 흐르게 하고 하이 상태일 때 40mA의 전류가 흐르게 한다고 가정한다.

전류레벨 변환신호(CLCS)가 논리 로우 상태일 때, 발광다이오드에 흐르는 전류는 20mA이고, 이 때 제2기준전압(VREF2) 및 공급전원전압(VOUT)의 전압준위는 30V(Volts)가 된다.

전류레벨 변환신호(CLCS)가 논리 로우에서 논리 하이 상태로 천이하는 라이 징 에지(rising edge)에서 제2기준전압(VREF2)이 계단식으로 증가하고, 이에 따라 공급전원전압(VOUT)의 전압준위도 일정한 경사를 가지고 증가하여 35V가 되는 지점으로부터 발광다이오드가 40mA가 흐르게 된다.

반대로, 전류레벨 변환신호(CLCS)가 논리하이에서 논리로우 상태로 천이하는 폴링 에지(falling edge)에서 제2기준전압(VREF2)이 계단식으로 감소하고, 이에 따라 공급전원전압(VOUT)의 전압준위도 일정한 경사를 가지고 감소하여 다시 30V가 되는 지점으로부터 발광다이오드가 20mA가 흐르게 된다.

전류레벨 변환신호(CLCS)의 변화에 따라 발광다이오드에 흐르는 전류의 크기를 결정하는 공급전원전압(VOUT)의 전압준위가 급격하게 변하는 것이 이상적이라고 할 때, 도 9에 도시된 바와 같이 공급전원전압(VOUT)의 전압준위가 일정한 경사를 가지고 변하는 것은 바람직하지 않다고 할 수 있다.

이에 따라 본 발명에서는 도 5에 도시된 바와 같은 저장&선택유닛(550)을 추가하여 이를 개선하였다.

도 10은 디지털 보상블록(122)에 저장&선택유닛(550)이 포함되어 있는 경우, 전류레벨 변환신호(CLCS), 제2기준전압(VREF2), 공급전원전압(VOUT) 및 발광다이오드에 흐르는 전류(I_LED)의 관계를 나타내는 파형도이다.

도 10을 참조하면, 디지털 보상블록(122)에 저장&선택유닛(550)이 포함되어 있는 경우, 전류레벨 변환신호(CLCS)의 최초의 한 주기 동안에는 도 5에 도시된 제1레지스터(551) 및 제2레지스터(552)에 2 종류의 공급전원전압(VOUT)에 대응되는 전압을 저장하고 있다가, 이 후의 주기 때부터는 저장된 전압 중 해당되는 전압을 덧셈기(530)에서 바로 사용하게 함으로써, 공급전원전압(VOUT)의 전압준위가 빠르게 변할 수 있도록 하고 따라서 발광다이오드에 흐르는 전류(I_LED)의 변화도 빠르게 할 수 있게 한다.

도 11 및 도 12는 디밍 전압신호들 사이의 관계를 나타낸다.

N개의 디밍 전압신호들(DS_1~DS_N)은 도 11에 도시한 바와 같이 위상이 동일한 경우도 있고, 도 12에 도시한 바와 같이 위상이 서로 다를 수도 있다.

모든 채널이 동시에 작동되도록 하기 위해서는 도 11에 도시된 동일한 위상의 디밍 전압신호를 사용하는 것이 좋고, 각각의 채널을 일정한 시간 간격을 두고 작동되도록 하기 위해서는 도 12에 도시된 위상이 서로 다른 디밍 전압신호를 사용하는 것이 바람직하다. 특히 도 12에 도시된 파형은 각각의 채널을 부분적으로 구별하여 동작시키는 로컬 디밍(Local Dimming)을 수행할 때 유용하게 사용할 수 있다.

도 13은 에지방식을 도 14는 직하 방식을 설명한다.

LCD의 측면 가장자리에 발광다이오드를 배치하는 에지 방식(edge type)과 LCD 바로 뒷면 전체에 발광다이오드를 배치하는 직하 방식(direct type)에 따라 도 11 및 도 12에 도시된 형태의 디밍 신호들이 사용될 수 있다.

상술한 바와 같이, 본 발명에 따른 멀티채널 발광다이오드 구동회로는, 아날로그 채널전압들과 아날로그 조합전압을 비교한 결과를 1.5비트 아날로그 디지털 변환기를 통해 디지털신호로 변환하고, 변환된 디지털 신호를 가공하여 공급전원전압(VOUT)의 전압준위를 결정하게 함으로써, 아날로그 신호를 가공하는 경우에 비해 잡음에 의한 영향을 최소한으로 할 수 있는 장점이 있다. 특히 아날로그 신호를 처리할 때 사용되는 연산증폭기의 경우, 처리되는 아날로그 신호의 주파수에 따른 주파수 응답특성도 고려하여야 하는 설계의 복잡성도 본 발명에서는 고려할 필요가 없게 되는 장점이 있다.

또한, 공급전원전압(VOUT)의 보상 주기도, 디밍 신호의 한 주기에 한정되는 것이 아니라, 두 주기 또는 그 이상의 주기에 한 번 보상될 수 있도록 하여 응용의 범위를 증가시켰다.

특히, 디지털 보상블록(122)에 메모리 기능 및 선택 기능이 있는 저장&선택유닛(550)을 추가함으로써, 발광다이오드에 공급하는 전류의 크기를 빠른 시간 내에 변화시킬 수 있는 장점이 있다.

이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

도 3은 도 1에 도시된 지연래치블록(132)의 내부 블록도이다.

도 11 및 도 12는 디밍 전압신호들 사이의 관계를 나타낸다.

도 13은 에지방식을 도 14는 직하 방식을 설명한다.

Claims

공급전원전압(VOUT) 및 N(N은 1 이상의 정수)개의 전류구동장치들(161_1~161_N) 사이에 각각 복수 개의 발광다이오드들이 직렬로 연결된 N개의 발광다이오드 채널(CH1~CHN)을 구비하는 발광다이오드 어레이(170);

제2기준전압(VREF2)에 대응되는 상기 공급전원전압(VOUT)을 생성하는 DC-DC 변환기(110); 및

상기 N개의 발광다이오드 채널들을 경유하여 상기 해당 전류구동장치들(161_1~161_N) 각각에 소정의 전류가 흐르는 동안의 시간구간을 정의하는 적어도 하나의 디밍 신호(D1~DN)에 응답하여, 상기 N개의 발광다이오드 채널들과 해당 전류구동장치의 공통노드의 채널전압들(V_CH1~V_CHN) 각각과 제1기준전압(VREF1) 및 히스테리시스전압(VHYS)을 조합시킨 조합전압을 비교하여 상기 제2기준전압(VREF2)을 생성하는 동적여유제어블록(120)을 구비하는 멀티채널 발광다이오드 구동회로.
제1항에 있어서, 상기 동적여유제어블록(120)은,

상기 N개의 채널전압들(V_CH1~V_CHN)과 상기 조합전압을 비교하고, 비교 결과를 해당 디밍 신호(D1~DN)에 응답하여 일정한 시간 지연시킨 지연래치신호(LATCH_S)를 생성하는 비교블록(130);

상기 디밍 신호(D1~DN)에 응답하여 상기 지연래치신호(LATCH_S)의 논리상태 에 따라 일정한 값을 보상한 보상신호(COM_S)를 생성하는 디지털 보상블록(122); 및

디지털 신호인 상기 보상신호(COM_S)를 변환하여 아날로그 신호인 상기 제2기준신호(VREF2)를 생성하는 디지털 아날로그 변환기(121)를 구비하는 멀티채널 발광다이오드 구동회로.
제2항에 있어서, 상기 비교블록(130)은,

아날로그 신호인 상기 N개의 채널전압들(V_CH1~V_CHN)과 아날로그 신호인 상기 조합전압을 비교하여 디지털 신호인 2N개의 비교신호들(H1, L1 ~ HN, HL)을 생성하는 아날로그 디지털 변환블록(131); 및

상기 디밍 신호(D1~DN)에 응답하여 상기 2N개의 비교신호들(H1, L1 ~ HN, HL)을 일정시간 지연시킨 상기 지연래치신호(LATCH_S)를 생성하는 지연래치블록(132)을 구비하는 멀티채널 발광다이오드 구동회로.
제3항에 있어서, 상기 아날로그 디지털 변환블록(131)은,

N개의 채널전압 중 해당 채널전압을 상기 조합전압과 비교하여 제1비교신호 및 제2비교신호를 각각 생성하는 N개의 1.5비트 아날로그 디지털 변환기를 구비하며,

각각의 1.5비트 아날로그 디지털 변환기는,

일 단자로 인가되는 상기 제1기준전압(VREF1) 및 상기 히스테리시스전압(VHYS)을 합한 제1조합전압(VREF1+VHYS)과 다른 일 단자로 인가되는 해당 채널전압과의 차이 전압에 대응되는 제1비교신호(H)를 생성하는 제1비교기(COM1); 및

일 단자로 인가되는 상기 제1기준전압(VREF1) 및 상기 히스테리시스전압(VHYS)의 차전압인 제2조합전압(VREF1-VHYS)과 다른 일 단자로 인가되는 상기 해당 채널전압의 차이 전압에 대응되는 제2비교신호(L)를 생성하는 제2비교기(COM2)를 구비하는 멀티채널 발광다이오드 구동회로.
제4항에 있어서, 상기 지연 래치블록(132)은,

N개의 아날로그 디지털 변환기들로부터 각각 출력되는 제1비교신호들 및 제2비교신호들을 해당 디밍 신호(D1~DN)의 라이징 에지 또는 폴링 에지로부터 일정시간 지연시켜 제1래치신호(D_H) 및 제2래치신호(D_L)를 생성하는 N개의 지연래치회로(310~330)를 구비하며,

상기 지연래치신호(LATCH_S)는 N개의 지연래치회로(310~330)로부터 출력되는 2N개의 래치신호들을 합한 신호인 멀티채널 발광다이오드 구동회로.
제5항에 있어서, 상기 디지털 보상블록(122)은,

상기 디밍 신호(D1~DN) 및 상기 지연래치신호(LATCH_S)를 이용하여 보상결정신호(DL_O)를 생성하는 결정논리회로(410);

상기 보상결정신호(DL_O)에 대응되는 계수(COE_O)를 생성하는 계수결정유 닛(420);

상기 계수(COE_O)를 상기 보상신호(COM_S)에 더하는 덧셈기(430); 및

상기 덧셈기(430)로부터 출력되는 신호를 저장하여 상기 보상신호(COM_S)를 출력하는 출력레지스터(440)를 구비하는 멀티채널 발광다이오드 구동회로.
제6항에 있어서, 상기 동적여유제어블록(120)은,

보상주기제어신호(CCS)를 더 수신하여 동작하고,

상기 결정논리회로(410)는, 상기 보상주기제어신호(CCS)에 따라, 상기 보상결정신호(DL_O)의 생성 주기를 상기 디밍 신호(D1~DN)의 주기에 따라 조절하는 멀티채널 발광다이오드 구동회로.
제5항에 있어서, 상기 디지털 보상블록(122)은,

전류레벨 변환신호(CLCS)를 더 수신하여 동작하며,

상기 디밍 신호(D1~DN) 및 상기 지연래치신호(LATCH_S)를 이용하여 보상결정신호(DL_O)를 생성하는 결정논리회로(510);

상기 보상결정신호(DL_O)에 대응되는 계수(COE_O)를 생성하는 계수결정유닛(520);

상기 계수(COE_O)를 상기 보상신호(COM_S)에 더하는 덧셈기(530);

상기 덧셈기(430)로부터 출력되는 신호를 저장하여 상기 보상신호(COM_S)를 출력하는 출력레지스터(540); 및

상기 전류레벨 변환신호(CLCS)에 응답하여 상기 보상신호(COM_S)를 저장하고 저장된 보상신호(COM_S) 및 상기 보상신호(COM_S) 중 선택된 선택보상신호(SEL_O)를 상기 덧셈기(530)로 전달하는 저장&선택유닛(550)을 구비하는 멀티채널 발광다이오드 구동회로.
공급전원전압(VOUT) 및 N(N은 1 이상의 정수)개의 전류구동장치들(161_1~161_N) 사이에 각각 복수 개의 발광다이오드들이 직렬로 연결된 N개의 발광다이오드 채널(CH1~CHN)을 구비하는 멀티채널 발광다이오드 구동회로의 공급전원전압 제어방법에 있어서,

제1기준전압(VREF1) 및 히스테리시스전압(VHYS)을 결정하고, N개의 발광다이오드와 이에 대응되는 N개의 전류구동장치들 사이의 공통노드들의 채널전압 N개를 수신하는 초기단계(S1);

상기 N개의 채널전압을 상기 제1기준전압(VREF1) 및 상기 히스테리시스전압(VHYS)을 합한 전압으로 정의되는 제1조합전압 및 상기 제1기준전압(VREF1) 및 상기 히스테리시스전압(VHYS)의 차이로 정의되는 제2조합전압과 비교하는 비교단계(S2); 및

상기 비교단계(S2)에서 비교된 결과에 따라 상기 공급전원전압(VOUT)의 전압준위를 유지, 증가 및 감소 중 하나를 수행하는 전압준위제어단계(S3)를 구비하는 공급전원전압 제어방법.
청구항 9항에 기재된 방법을 수행하는 멀티채널 시스템.