KR20110056505A - 상단 게이트 유기 박막 트랜지스터용 표면 처리된 기판 - Google Patents
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Abstract
본 발명은, 소스 전극 및 드레인 전극 사이에 채널 영역을 한정하는 소스 전극 및 드레인 전극을 함유하는 기판을 제공하는 단계; 상기 채널 영역의 표면의 적어도 일부를 처리하여 그의 극성을 감소시키는 단계; 및 상기 채널 내에 반도체 층을 침착시키는 단계를 포함하는 상단 게이트 트랜지스터의 형성 방법에 관한 것이다.
Description
본 발명은 트랜지스터, 특히 유기 박막 트랜지스터에 관한 것이다.
트랜지스터는 바이폴라 접합 트랜지스터와 전계 효과 트랜지스터의 두 가지 주요 유형으로 나누어질 수 있다. 두 유형 모두 채널 영역 내에 반도체성 물질이 배치된 세 개의 전극을 포함하는 공통 구조체를 공유한다. 바이폴라 접합 트랜지스터의 3개의 전극은 이미터, 콜렉터 및 베이스로 알려져 있는 반면, 전계 효과 트랜지스터의 3개의 전극은 소스, 드레인 및 게이트로 알려져 있다. 이미터와 콜렉터 사이의 전류가 베이스와 이미터 사이에서 흐르는 전류에 의해 제어되기 때문에, 바이폴라 접합 트랜지스터는 전류 작동 소자(current-operated device)로 기술될 수 있다. 반대로, 전계 효과 트랜지스터는 게이트와 소스 사이의 전압에 의해서 소스와 드레인 사이에서 흐르는 전류가 제어되기 때문에, 전압 작동 소자(voltage-operated device)로 기술될 수 있다.
트랜지스터는 또한 각각 양전하 캐리어(정공) 또는 음전하 캐리어(전자)를 함유하는 반도체성 물질을 포함하는지 여부에 따라서 p-타입 및 n-타입으로 분류될 수 있다. 반도체성 물질은 전하를 수용(accept), 전달(conduct) 및 제공(donate)하는 능력에 따라서 선택될 수 있다. 정공 또는 전자를 수용, 전달 및 제공하는 반도체성 물질의 능력은 물질을 도핑함으로써 향상될 수 있다.
예를 들어, p-타입 트랜지스터 소자는, 정공을 효과적으로 수용, 전달 및 제공하는 반도체성 물질을 선택하고, 반도체성 물질로부터 정공을 효과적으로 수용 및 주입하는 소스 전극 및 드레인 전극용 물질을 선택함으로써 형성될 수 있다. 반도체성 물질의 HOMO 레벨과 전극 내의 Femi-레벨의 우수한 에너지 레벨 매칭이 정공 주입 및 수용을 향상시킬 수 있다. 반대로, n-타입 트랜지스터 소자는 전자를 효과적으로 수용, 전달 및 제공하는 반도체성 물질을 선택하고, 반도체성 물질로부터 전자를 효과적으로 수용 및 주입하는 소스 전극 및 드레인 전극용 물질을 선택함으로써 형성될 수 있다. 반도체성 물질의 LUMO 레벨과 전극 내의 Femi-레벨의 우수한 에너지 레벨 매칭이 정공 주입 및 수용을 향상시킬 수 있다.
트랜지스터는 박막 트랜지스터(TFT)를 형성하기 위해 박막 내에 구성요소들을 침착함으로써 형성될 수 있다. 유기 물질이 이러한 소자 내의 반도체성 물질로서 사용되는 경우, 이는 유기 박막 트랜지스터(OTFT)로 알려져 있다. 유기 반도체는 전자 이동을 허용하는 광범위하게 공액된 편재화 파이(pi) 시스템을 갖는 유기 분자의 부류이다.
OTFT는 용액 가공과 같은 저렴한 저온 방법에 의해 제조될 수 있다. 또한, OTFT는 가요성 플라스틱 기판과 상용성이며, 롤-투-롤 가공(roll-to-roll process)에서 가요성 기판 상에 큰 규모의 OTFT를 제조할 수 있도록 한다.
도 1을 보면, 하단-게이트 유기 박막 트랜시스터(OTFT)의 일반적인 아키텍처는, 기판(10) 상에 침착된 게이트 전극(12)을 포함한다. 유전체 물질의 절연층(11)은 게이트 전극(12) 위에 침착되고, 소스 전극 및 드레인 전극(13, 14)은 유전체 물질의 절연층(11) 위에 침착된다. 소스 전극 및 드레인 전극(13, 14)는 서로 이격되어 이들 사이 및 게이트 전극(12) 위에 위치하는 채널 영역을 한정한다. 유기 반도체(OSC) 물질(15)은 상기 소스 및 트레인 전극(13, 14) 사이의 채널 영역에 침착된다. OSC 물질(15)은 적어도 부분적으로 상기 소스 전극 및 드레인 전극(13, 14) 위로 연장될 수 있다.
선택적으로, 유기 박막 트랜시스터 상단에 게이트 전극을 제공하여 소위 상단-게이트 유기 박막 트랜시스터를 제공하는 것이 공지되어 있다. 이러한 아키텍쳐에서, 소스 전극 및 드레인 전극은 기판 상에 침착되고 이격되어 이들 사이에 채널 영역을 한정한다. 유기 반도체성 물질의 층은 소스 전극 및 드레인 전극 사이의 채널 영역에 침착되고 적어도 부분적으로 소스 전극 및 드레인 전극 위로 연장될 수 있다. 유전체 물질의 절연층은 유기 반도체성 물질 위에 침착되고 적어도 부분적으로 소스 전극 및 드레인 전극 위로 연장될 수 있다. 게이트 전극은 절연층 위에 침착되어 상기 채널 영역 위에 위치한다.
유기 반도체 및 이러한 반도체를 함유하는 트랜지스터의 성능은 전형적으로 상기 소자가 n-채널 또는 p-채널 소자인지 여부에 좌우되는 "전자-이동도" 또는 "정공 이동도"로도 공지되어 있는 "전하 이동도"(cm2 V-1s-1)의 측정에 의해 전형적으로 평가된다. 이러한 측정은 물질 전반에 걸쳐, 인가된 전계로의 전하 캐리어의 표류 속도(표류 속도)와 관련된다.
하단 게이트 소자의 유전체 층의 처리는, (특히 고도의 결정도를 획득하기 위해서) 유기 반도체의 접촉각을 감소시키고 반도체의 분자 배향을 개선시키기 위한 목적을 위해 당업계에 공지되어 있다.
예를 들어, 시링하우스(Sirringhaus) 등의 문헌[Nature vol 401, p 685-688, 1999]에는, P3HT의 형태에 영향을 미쳐 OTFT의 전계 효과 이동도(field effect mobility)를 0.1cm2/Vs로 개선시키는, 메틸 말단기(이는 헥사메틸다이시라잔을 사용하여 형성됨)를 갖는 자가-조립된 단층(self-assembled monolayer; SAM) 예비-처리된 산화규소 절연체 층을 개시하고 있다. 이러한 접근법은, 알킬쇄 SAM의 개수를 사용하는 우(Wu) 등의 문헌[Appl. Phys. Lett. Vol 86, 142101, 2005]에 의해서도 형성되었다.
구마키(Kumaki) 등의 문헌[Appl. Phys. Lett. Vol 90, 133511 (2007)]에는 이산화규소 유전체에 의한 하단 게이트 소자의 유전체 층의 예비-처리를 위한 페네틸트라이클로로실란의 사용을 개시하고 있다. 이러한 연구에서 사용된 반도체는 펜타센의 열 증착 필름(thermally evaporated film)이었다. 이로 인한 소자 성능의 개선점은 트랩 사이트의 형성을 유도하는 이산화규소 층에서의 물의 흡착의 감소에 기여한다.
페닐-말단화 SAM(페닐트라이클로로실란을 사용하여 형성됨)은, 접합된 폴리티오펜을 사용하는 바닥 게이트 SiO2 소자 아키텍쳐에 대한 라우클리프(RawCliffe) 등의 문헌[Chem. Commun.,871-73, 2008]에 의해 평가되었다.
비스(트라이아이소프로필실릴에티닐)펜타센(TIPS 펜타센)의 유기 반도전성 층을 위해 자가-조립된 단층을 사용하는 하단-게이트 소자의 채널 및 전극 예비처리의 조합이 박(Park) 등의 문헌[Appl. Phys. Lett., Vol 91, 063514 (2007)]에 개시되어 있다. 이러한 연구에서, 전극 접촉부를 처리하기 위해 선택된 SAM은 펜타플루오로벤젠티올(PFB 티올)이고, 상기 소자의 채널 영역을 형성하는 이산화규소 유전체 층의 표면을 위한 것은 헥사메틸다이실라잔(HMDS)이었다.
전술한 당분야의 기법은 하단 게이트 소자와 관련된다. 상단 게이트 OTFT 소자의 개발에 있어서, 본 발명자는, 이러한 소자가 높은 오프 전류(off current) 및 불량한 이동도를 가짐을 발견하였다. 본 발명자들은 이러한 문제점은 적어도 부분적으로는 채널 내 기판 표면 상에 존재하는 기, 예를 들어 유리 기판의 경우 기판 표면상의 극성 기로부터 유발되는 것임을 확인하였다. 이러한 기들은 세척 공정(UV 오존 및 산소 플라즈마 등)으로부터 유발될 수 있으며 카복실산 기 및 -OH 표면 기를 포함할 수 있다. 일부 경우에, UV 오존 또는 산소 플라즈마 공정은 상기 금속 표면을 개조함으로써 접촉 저항을 감소시키는데 사용될 수도 있다.
이러한 극성 종들은 유리 기판과의 계면에서 유기 반도체의 도핑을 유발할 수 있고, 이는 TFT가 그의 "오프 상태"로 설정될 때, 소스 드레인 전류를 흐르게 하는 도전성 "백 채널(back channel)"의 형성을 유발할 수 있다. 이는 오프 전류를 증가시켜, 온/오프 비 및 문턱전압 이하 기울기(sub-threshold swing)를 감소시킬 수 있다. 이러한 성능 저하는 이러한 소자의 적용례의 유용한 범위를 감소시킨다. 이러한 영향은, 특히 반도체/기판 계면("백 채널")이 반도체/유전체 계면(트랜지스터에서의 활성 채널)로부터 먼 상단 게이트 소자에서 특히 문제시된다. 대조적으로, 하단 게이트 소자에서는, "기판"/반도체 계면도 유전체/반도체 계면이다. 그 결과, 오프-전류를 보다 높이는 결과를 동반하는, 상단-게이트 소자 내 기판/반도체 계면에서의 유도 전하를 격감시키는 것이 보다 어렵다.
본 발명은 오프 전류를 감소시키고 상단 게이트 소자의 이동도를 증가시키고자 한다.
제 1 양태에서, 본 발명은 소스 전극 및 드레인 전극 사이에 채널 영역을 한정하는 소스 전극 및 드레인 전극을 함유하는 기판을 제공하는 단계; 상기 채널 영역의 표면의 적어도 일부를 처리하여 그의 극성을 감소시키는 단계; 및 상기 채널 내에 반도체 층을 침착시키는 단계를 포함하는 상단 게이트 트랜지스터의 형성 방법을 제공한다.
유기 박막 트랜지스터는 경질 또는 가요성 기판 상에 제조될 수 있다. 경질 기판은 얇은 유리 또는 플라스틱, 예를 들면 폴리(에틸렌 테레프탈레이트)(PET), 폴리(에틸렌-나프탈레이트)(PEN), 폴리카보네이트 및 폴리이미드를 포함할 수 있다.
유기 반도체성 물질은 적합한 용매의 사용을 통해 용액 가공가능하게 될 수 있다. 예시적인 용매는 톨루엔 및 자일렌; 테트랄린; 및 클로로폼과 같은 모노- 또는 폴리-알킬벤젠을 포함한다. 바람직한 용액 침착 기법은 스핀 코팅 및 잉크젯 프린팅을 포함한다. 다른 용액 침착 기법은 딥-코팅, 롤 프린팅 및 스크린 프린팅을 포함한다. 바람직한 유기 반도체는 펜타센 및 접합 티오펜을 포함한다. 바람직한 적합 티오펜으로는 하나 이상의 추가의 아릴기, 바람직하게는 티오펜(이 경우는, 예를 들어 다이티오펜 또는 다이티에노티오펜을 형성함) 및 벤젠 중에서 선택된 하나 이상의 아릴기가 접합된 티오펜을 포함한다. 유기 반도체는 선택적으로 치환될 수 있다. 바람직하게는, 상기 유기 반도체는 알킬, 알콕시 또는 트라이알킬실릴에티닐과 같은 가용화 기로 치환된다. 하나의 바람직한 실시양태에서, 상기 유기 반도체 층은 예를 들어 작은 분자 및 중합체와 같은 물질들의 블렌드로부터 형성된다.
소스 전극 및 드레인 전극 사이에 한정된 채널의 길이는 500㎛에 이를 수 있지만, 바람직하게는 200㎛ 미만이며, 보다 바람직하게는 100㎛이고, 가장 바람직하게는 20㎛ 미만이다.
게이트 전극은 예를 들어 금속(예를 들면, 금, 알루미늄, 은 등) 또는 금속 옥사이드 세라믹 화합물(예를 들면, 인듐 주석 옥사이드)과 같은 광범위한 도전성 물질로부터 선택될 수 있다. 이와 달리, 도전성 중합체는 게이트 전극으로서 침착될 수 있다. 이러한 도전성 중합체는 첨가 공정, 예를 들어 잉크젯 프린팅 기법 및 그외의 전술된 다른 용액 침착 기법을 사용하여 용액으로부터 침착될 수 있다.
절연층은 높은 저항성을 갖는 절연 물질로부터 선택된 유전체 물질을 포함한다. 유전체의 유전율 k는 전형적으로 2 내지 3이지만 높은 k 값을 갖는 물질들이 바람직하며, 이것은 OTFT에 대해 달성가능한 커패시턴스가 k에 정비례하고 드레인 전류 ID가 커패시턴스에 정비례하기 때문이다. 따라서, 낮은 작동 전압으로 높은 드레인 전류를 획득하기 위해서, 채널 영역 내에 얇은 유전체 층을 갖는 OTFT가 바람직하다.
유전체 물질은 유기물 또는 무기물일 수 있다. 바람직한 무기 물질은 SiO2, SiNx 및 스핀-온-글라스(SOG)를 포함한다. 바람직한 유기 물질은 일반적으로 중합체이며, 폴리 비닐알콜(PVA), 폴리비닐피롤리딘(PVP), 폴리메틸메타크릴레이트(PMMA)와 같은 아크릴레이트 및 다우 코닝(Dow Corning)으로부터 입수가능한 벤조사이클로부탄(BCB)과 같은 절연 중합체를 포함한다. 절연층은 물질들의 혼합물로부터 형성될 수 있거나 또는 다층의 구조체를 포함한다.
유전체 물질은 당업계에서 알려진 것처럼 열 증착, 진공 공정 또는 라미네이션 기법에 의해 침착될 수 있다. 이와 달리, 유전체 물질은 예를 들어 스핀 코팅 또는 잉크젯 프린팅 기법 및 그외의 전술된 다른 용액 침착 기법을 사용하여 용액으로부터 침착될 수 있다.
유전체 물질이 용액으로부터 유기 반도체 상으로 침착되는 경우, 유기 반도체의 용해(dissolution)를 발생시켜서는 안된다. 유사하게, 상기 유기 반도체가 용액으로부터 상기 유전체 물질 상에 침착되는 경우, 상기 유전체 물질이 용해되어서도 안된다. 이러한 용해를 방지하기 위한 기법은, 직교 용매(orthogonal solvent)의 사용, 즉 하단의 층을 용해시키지 않으면서 최상단 층을 침착시키고 하부 층은 가교결합하기 위한 용매의 사용을 포함한다.
절연층의 두께는 바람직하게는 2㎛ 미만, 보다 바람직하게는 500nm 미만이다.
본 발명에 따른 채널의 처리는 적어도 일부, 바람직하게는 전부의 채널 영역을 덮는 층을 형성한다. 다르게는, 또는 부가적으로, 상기 층은 실질적으로 상기 기판의 전체 표면을 덮는다.
상기 층은 중합체 유기 층, 바람직하게는 중합체 층을 포함할 수 있다. 다르게는, 상기 층은 자가-조립된 층, 예를 들어 자가-조립된 단층을 포함한다.
바람직하게, 상기 반응성 종은 상기 기판 표면상의 극성 기와 반응하여 자가-조립된 층을 형성한다. 상기 극성 기는 전형적으로 탈양성자화와 같은 분해를 경험할 수 있다. 바람직하게, 상기 반응성 종은 기판 표면상의 하이드록시 또는 산 극성 기와 반응하여 에터 또는 에스터 기를 각각 형성한다. 이러한 방식으로, 높은 오프-전류를 유발하는 극성 기가 비-극성 형태로 전환된다. 상기 채널의 표면에서의 극성의 감소는, 예를 들어 처리 전에 비해 처리 후의 채널의 유기 반도체의 감소된 접촉각으로부터 명백해진다.
바람직하게, 상기 반응성 종은 비-극성 기 및 상기 기판 표면 상의 분해성 기(dissociating group)와의 반응을 위한 반응성 기를 포함한다.
결론적으로, 상기 반응성 종은 상기 극성 기와 반응하여, 적어도 하나의 비-극성 기, 예를 들어 직쇄형, 분지쇄형 또는 환형 알킬, 및 선택적으로 치환된 아릴 말단 기, 즉 유기 반도체성 물질에 대한 친화도를 갖는 기를 갖는 잔기를 형성한다. 바람직하게, 상기 비-극성 기는 임의의 분해성 기, 예를 들어 하이드록실 또는 산 기가 전혀 없다. 바람직하게는, 상기 비-극성 기는 탄화수소 기이다. 바람직하게, 상기 비-극성 기는 공액된 기이고, 반도전성 기일 수 있다. 이러한 잔기는 하기 화학식 1의 구조를 가질 수 있다:
[화학식 1]
상기 식에서,
Ar은 아릴기이고,
L은 연결기 또는 단일결합이고,
X1은 기판의 표면에 대한 결합을 나타내고,
X2 및 X3은, 존재하는 경우, 독립적으로, 기판의 표면에 대한 결합, 또는 선택적으로 치환된 직쇄형, 분지쇄형 또는 환형의 탄소수 1 내지 10의 알킬 또는 알케닐기, 또는 아릴기 중에서 선택된 치환체 기를 나타낸다.
알킬기 또는 선택적으로 치환된 아센기와 같은 다른 비-극성 기가 Ar 기 대신에 사용될 수 있다는 것을 알 것이다. 결합 X1(및, 존재하는 경우, X2 및 X3)은 전형적으로 반응성 종의 Si 원자에 부착된 이탈기의 반응에 의해 형성된다. 바람직한 이탈기는 반응성 할로겐, 바람직하게 Cl이다.
바람직하게, 열결기 L은 치환되거나 비치환된, 직쇄형, 분지쇄형 또는 환형의 탄소수 1 내지 10의 알킬기를 포함한다.
일부 바람직한 실시양태에서, 상기 잔기는 하기와 같이 도시된 구조들 중 하나 이상을 포함한다:
상기 식에서,
X1은 기판의 표면에 대한 결합을 나타내고,
X2 및 X3은, 존재하는 경우, 독립적으로 기판의 표면에 대한 결합, 또는 선택적으로 치환된 직쇄형, 분지쇄형 또는 환형의 탄소수 1 내지 10의 알킬 또는 알케닐기, 또는 아릴기 중에서 선택된 치환체 기를 나타낸다.
일부 실시양태에서, 본 발명은 채널 영역의 처리 전에 또는 후에, 전극의 접촉 저항을 감소시키기 위해 소스 전극 및 드레인 전극을 화합물로 처리하는 단계를 포함한다. 이는 소스 전극 및 드레인 전극 중 하나 또는 둘다의 표면의 적어도 일부를 덮는 전극 처리 층을 형성한다. 상기 전극 처리 층은 중합체 층을 포함할 수 있다. 보다 바람직하게, 상기 전극 처리 층은 자가-조립된 층, 예를 들어 자가-조립된 단층을 포함한다. 바람직하게, 접촉 저항을 감소시키기 위한 화합물은 소스 전극 및 드레인 전극에 화학적으로 결합될 수 있는 화합물을 포함한다. 보다 바람직하게, 상기 화합물은 티올 또는 다이설파이드를 포함하고, 상기 소스 전극 및 드레인 전극은 금, 은, 구리 또는 이들의 합금을 포함한다.
일부 실시양태에서, 전극 처리 층은 전극 또는 전극들의 표면에서 음의 쌍극자 모멘트를 나타내는 잔기, 예를 들어 할로겐화 또는 퍼할로겐화 잔기를 포함한다. 다른 실시양태에서, 전극 접촉부 층은 전극 또는 전극들의 표면에서 양의 쌍극자 모멘트를 나타내는 잔기, 예를 들어 알칸 잔기를 포함한다.
바람직하게, 상기 소스 및/또는 드레인 전극들은 구리, 은 또는 금으로 이루어져 있다
일부 바람직한 실시양태에서, 상기 전극 접촉부 층은 하기 구조를 포함하는 잔기를 포함한다:
상기 식에서,
Y는, 바람직하게는 니트로, 시아노, 알콕시(바람직하게는 메톡시) 및 할로겐으로 이루어진 군 중에서 선택된 전자 당김 기, 바람직하게는 불소를 나타내고,
Z는 황 원자와 상기 전극의 표면 사이의 결합을 나타낸다.
제 1 양태의 대안적인 실시양태에서, 반응성 종은 활성화시 유리-라디칼을 형성하는 반응성 기를 포함할 수 있다. 이는 특히 UV-오존 처리와 같은 처리가 플라스틱 표면을 손상시킬 수 있는 플라스틱 기판의 경우 특히 유리하다. 상기 반응성 유리-라디칼 종은 손상된 표면과 반응할 수 있고, 이로써 반도체의 침착을 위한 "보수된" 표면("repaired" surface)을 제공할 수 있다.
제 2 양태에서, 본 발명은 본 발명의 제 1 양태의 방법에 의해 수득가능한 트랜지스터를 제공한다.
제 3 양태에서, 본 발명은 기판과 반도체 층 사이에 유기 층을 포함하는 채널 영역을 갖는 상단 게이트 트랜지스터를 제공한다. 상기 유기 층은 본 발명의 제 1 양태에서 기술한 바와 같은 처리에 의해 형성된 층일 수 있다.
제 4 양태에서, 본 발명은, 소스 전극과 드레인 전극 사이의 채널 영역을 한정하는 소스 전극 및 드레인 전극을 함유하는 기판을 제공하는 단계; 상기 채널 영역 내 기판 위에 유기 층을 침착시키는 단계; 및 상기 유기 층 위에 반도체 층을 침착시키는 단계를 포함하는, 본 발명의 제 3 양태에 따른 상단 게이트 트랜지스터의 형성 방법을 제공한다.
제 5 양태에서, 본 발명은 소스 전극 및 드레인 전극 사이에 채널을 한정하는 소스 전극 및 드레인 전극을 제공하는 단계; 상기 채널 영역의 표면의 적어도 일부를 처리하여, 그의 극성을 감소시키는 단계; 및 후속적으로, 상기 소스 전극 및 드레인 전극의 상기 표면의 적어도 일부를 처리하여 그의 접촉 저항을 감소시키는 단계를 포함하는, 박막-트랜지스터의 형성 방법을 제공한다.
본 발명의 제 5 양태의 처리 단계 각각은 본 발명의 제 1 내지 제 3 양태 중 임의의 양태에서 정의될 것과 동일할 수 있다.
본 발명의 제 5 양태는 상단-게이트 소자 또는 하단 게이트 소자 중 하나를 형성하는데 적용될 수 있다.
도 1은 종래 분야의 트랜지스터를 도시한다.
도 2는 본 발명에 따른 트랜지스터를 도시한다.
도 3은 트랜지스터의 제조 단계를 도시한다.
도 4는 본 발명에 따른 추가의 트랜지스터를 도시한다.
도 5는 트랜지스터의 제조 단계를 도시한다.
도 6은 본 발명에 따른 트랜지스터와 종래 기술의 트랜지스터의 이동도의 차트를 도시한다.
도 7는 본 발명에 따른 트랜지스터 및 종래 기술의 트랜지스터의 채널 길이에 대한 이동도의 플롯을 도시한다.
도 8은 본 발명에 따른 트랜지스터 및 종래 기술의 트랜지스터에 대한 선형 및 포화 대역에서의 이동 특성을 도시한다.
도 9는 본 발명에 따른 트랜지스터 및 종래 기술의 트랜지스터의 채널 길이에 대한 이동도의 플롯을 도시한다.
도 10은 본 발명에 따른 트랜지스터의 선형 및 포화 대역에서의 이동 특성을 도시한다.
도 11은 본 발명에 따른 트랜지스터 및 종래 기술의 트랜지스터의 게이트 바이어스에 대한 접촉 저항의 플롯을 도시한다.
도 12는 본 발명에 따른 트랜지스터의 채널 길이에 대한 이동도의 플롯을 도시한다.
도 2는 본 발명에 따른 트랜지스터를 도시한다.
도 3은 트랜지스터의 제조 단계를 도시한다.
도 4는 본 발명에 따른 추가의 트랜지스터를 도시한다.
도 5는 트랜지스터의 제조 단계를 도시한다.
도 6은 본 발명에 따른 트랜지스터와 종래 기술의 트랜지스터의 이동도의 차트를 도시한다.
도 7는 본 발명에 따른 트랜지스터 및 종래 기술의 트랜지스터의 채널 길이에 대한 이동도의 플롯을 도시한다.
도 8은 본 발명에 따른 트랜지스터 및 종래 기술의 트랜지스터에 대한 선형 및 포화 대역에서의 이동 특성을 도시한다.
도 9는 본 발명에 따른 트랜지스터 및 종래 기술의 트랜지스터의 채널 길이에 대한 이동도의 플롯을 도시한다.
도 10은 본 발명에 따른 트랜지스터의 선형 및 포화 대역에서의 이동 특성을 도시한다.
도 11은 본 발명에 따른 트랜지스터 및 종래 기술의 트랜지스터의 게이트 바이어스에 대한 접촉 저항의 플롯을 도시한다.
도 12는 본 발명에 따른 트랜지스터의 채널 길이에 대한 이동도의 플롯을 도시한다.
본 발명의 제 1 실시양태에 따른 트랜지스터의 개략도는 도 2에 도시되어 있다.
트랜지스터(20)는 유리, 예를 들어 실리케이트 유리, 플라스틱 또는 스핀-온 유리(spin-on glass)로 이루어진 편평한 기판(22)을 포함한다. 상기 기판(22)에 금 소스 전극(24) 및 금 드레인 전극(26)이 부착되어 있고, 이들 사이에 채널(28)이 한정된다. 비-극성 자가-조립된 층(30)은 상기 기판(22)의 표면을 라이닝한다(line).
반도체성 물질(32)의 층은 소스 전극(24)과 드레인 전극(26)을 덮고, 자가-조립된 층(30)과 접촉한다.
유전체 물질(34)의 층은 반도체성 물질(32)과 게이트 전극(36) 사이에 위치한다.
비-극성 자가-조립된 층(30)의 제공은, 디스플레이에서의 픽셀 요소와 같은 소자의 스위칭 조작에 결정적인, 온/오프 전류 비의 확장(widening) 및 이동도의 증가를 유발한다.
어떠한 구체적인 이론으로 한정하고자 하는 것은 아니지만, 상기 기판(30)의 원래의 표면은 극성 하이드록시기를 함유하는 것으로 고려된다. 게다가, 포토레지스트와 같은 유기 잔기의 분해로부터의 극성 종의 생성은 카복실산 기와 같은 종을 수득할 수 있다. 이러한 친수성 기의 존재는 채널 내의 반도체 층의 도핑 효과를 유발하여, 증가된 도전성을 유도한다. 따라서, 짧은-채널(2㎛ 미만) 소자에서 높은 소스-드레인 전계에서 오프-전류가 극적으로 증가한다. 이러한 극성 기들의 영향으로부터 반도체를 보호함으로써, 도핑 효과는 극적으로 감소한다.
도 3A 및 3B는 비-극성 자가-조립된 층을 적용하기 전 및 상기 층을 적용한 후, 기판(22)의 개략도를 도시한다.
도 3A는 기판의 표면의 하이드록시기를 도시한 반면, 도 3B는 상기 기판에 결합되어 극성 기를 캡핑하는 것으로, 바람직하게는 비-극성 층(30)의 형성을 위한 바람직한 잔기인 페네틸 실란 잔기를 도시한다.
예를 들어 트랜지스터를 제조하는 제 1 단계는 바람직하게는 소스 전극 및 드레인 전극(24, 26)의 제조이다. 이는, 공지된 금속 패턴화 기법, 예를 들어 리프트-오프 네가티브 포토레지스트를 기판 상에 침착시키고 이것을 현상하여 의도된 형태의 전극을 형성하는 단계; 소스-드레인 금속의 층을 에칭하는 단계; 또는 도전성 접촉부를 프린팅하는 단계에 의해 달성될 수 있다.
박막의, 말하자면 3nm의 크롬 층이 에칭된 패턴에 도포되어, 접착제로서 작용하고, 그 후, 보다 두꺼운, 말하자면 30nm의 금 층이 적용된다.
그다음, 포토레지스트는 리프트-오프되어, 상기 기판상에 패턴화된 전극 특징부를 잔류시킨다. 상기 전극은 바람직하게는 길이가 5㎛ 이하 내지 200㎛이고, 폭은 2mm이다.
그다음, 상기 기판을 약 10분 동안 UV 오존 또는 산소 플라즈마에서 세척한다. 이는 기판(22) 및 전극들(24, 26)의 표면에 존재하는 임의의 유기 오염물질을 제거 및/또는 분해하여 상기 기판의 표면을 노출시킨다. 그러나, 이러한 처리법은 전형적으로 극성 기판 표면을 형성하고(특히, 유리 기판의 경우), 상기 기판을 손상시킬 수 있다(특히, 유리 기판의 경우).
세척 후, 비-극성 층(30)이 적용될 수 있다. 전술한 아릴 실란의 모노, 다이 또는 트라이 할라이드의 용액을 준비하고, 그다음 상기 기판의 표면과 접촉시킨다. 상기 실란 용액을, 주사기, 에어로졸, 프린터 또는 기타 기법에 의해 상기 기판의 상면 상에 분배하거나, 다르게는 상기 기판을 실란 용액에 함침시킬 수 있다. 수 분 이하 이후에, 상기 용액은 예를 들어 스핀-코팅 기기에서의 스피닝(spinning)에 의해 제거된다.
그다음, 기판(22)의 표면을 세척하여, 코팅 반응의 임의의 부산물 및 임의의 미반응된 아릴실란을 제거하여, 부착된 자가-조립된 층을 남긴다. 임의의 잔류 용매는, 스핀-코팅 기기에서의 스피닝 또는 다른 기법에 의해 제거될 수 있다.
반도체성 물질은, 상기 기판에 유기 반도체 용액의 필름을 스핀-코팅하고 잔류하는 호스트 용매를 건조-제거함으로써 침착된다. OSC를 코팅하기 위한 대안적인 방법으로는, 잉크 제트 프린팅, 분사 코팅, LITI 및 플렉소그래픽 코팅을 포함하지만, 이로서 한정하는 것은 아니다.
그다음, 유전체 물질, 예를 들어 테플론(Teflon, RTM) AF2400(듀퐁(DuPont))을 반도체 층 상에 스핀-코팅시키고, 건조시킨다.
마지막으로, 박층, 말하자면 3nm의 크롬 및 두꺼운 층, 말하자면 30nm 내지 50nm의 알루미늄을 새도우 마스크를 통해 유전체 층에 침착함으로써 게이트 전극을 부가한다.
본 발명의 제 2 실시양태에 따른 트랜지스터를 도 4에 도시한다.
트랜지스터(40)는, 기판(22) 상에 비-극성 자가-조립된 층을 갖고 전극 접촉 층(42)을 소스 전극 및 드레인 전극(24, 26) 상에 포함하지만, 전술한 바와 실질적으로 동일한 구조이다.
전극 접촉 층(42)은 바람직하게 플루오로아릴렌에 의해 말단화된 잔기의, 자가-조립된 층, 예를 들어 자가-조립된 단층을 포함한다.
도 5는 기판(22) 및 소스 전극 및 드레인 전극(24, 26)을 포함하되, 상기 기판에는 페닐에틸실란 층이 적용되어 있다. 소스 전극 및 드레인 전극은 퍼플루오로벤젠티올의 자가-조립된 층, 바람직하게는 전극 접촉부 층을 함유한다.
전극의 퍼플루오르화 표면 층에 의해 제공된 음의 쌍극자 모멘트는 그의 쌍극자 크기에 비례적으로 상기 반도체로의 정공 주입 차단을 감소시킨다. 상기 전극 모서리로부터의 결정 핵화를 시딩(seeding)함으로써 접촉부 변형은 OSC의 형태도 변형시킬 수 있다.
트랜지스터(20)는, 단 채널 처리 층의 제작 전, 또는 보다 바람직하게는 후에 수행될 수 있는 전극 처리 층의 제작 단계를 제외하면, 제 1 실시양태와 관련하여 전술한 바와 실질적으로 동일한 방식으로 제조된다.
전극 처리 층은 채널 처리 층과 동일한 방식으로 제작된다. 목적하는 치환된-아릴-티올 또는 치환된-아릴-다이설파이드의 용액을 제조하고, 상기 전극의 표면에 뿌린다. 수 분까지 기다린 후, 상기 전극 처리 층을 완성하고, 과량의 용액을 스핀-코팅 기기에서의 스피닝에 의해 제거한다. 그다음, 세정하고, 임의의 과량의 용매는 스핀-코팅 또는 다른 기법에 의해 제거한다.
전극 처리 층을 성공적으로 형성하기 위해서 모노-티올이 사용될 수 있지만, 다이- 또는 트라이-티올은 보다 높은 열 안정성을 가지고 따라서 금속 표면으로부터의 탈착에 대한 보다 높은 저항성을 갖는다.
실시예
1
채널 처리 층을 갖는 상단 게이트 박막 트랜지스터 소자는 후술하는 방식으로 제작되었다:
한 쌍의 소스 전극 및 드레인 전극을 유리 기판의 표면 상에 침착시켰다. 3nm의 크롬 층을 패턴으로 증착시키고, 그다음 30nm 금 층을 증착시켰다. 그다음, 포토레지스트를 제거하자 유리 기판의 표면에 부착된 전극이 남았다. 그다음, 10분 동안 상기 유리 기판을 UV 오존 공구에서 세척하였다.
채널 처리 층의 제조를 위한 용액은, 0.05ml의 페네틸트라이클로로실란을 10ml의 톨루엔에 첨가하고 균일한 용액이 수득되는 것을 보장하도록 진탕시킴으로써 제조하였다. 그다음, 상기 용액을 0.45㎛ 필터를 통해 유리 기판 상에 분배하여 상기 기판을 완전히 덮도록 하고, 그다음 2분 동안 정치시켜 상기 유리 표면 상에 충분히 치밀한 채널 처리 층이 축합되도록 하였다.
상기 채널 처리 용액은, 30초 동안 1000rpm으로 스핀 코팅함으로써 제거되었다.
상기 기판은 호스트 용매인 톨루엔으로 세정하여 채널 처리 층의 조립 반응에 의해 제조된 HCl를 제거하였다. 0.45㎛ 필터를 통해 이 톨루엔을 분배하고, 스핀 코팅 사이클을 시작하기 전에 상기 톨루엔을 5초 동안 상기 기판상에 잔류시켰다. 추가로, 30초 동안 1000rpm으로 스핀 코팅 사이클을 통해 톨루엔(10ml)을 기판 전반에 걸쳐 분배하였다. 상기 채널 처리 단계는 이 단계에서 완료하였다.
반도체 층은, 60초 동안 1000rpm에서 1ml 용매 당 20mg 고체를 포함하는 테트랄린 용액으로부터 비스(트라이아이소프로필실릴에티닐)(펜타센)(TIPS 펜타센)의 필름을 스핀 코팅함으로써 침착되었다. 상기 필름은 스핀 코팅하고 5분 동안 100℃에서 무수 질소 분위기하에서 건조시켜, 상기 필름으로부터 호스트 용매를 제거하였다.
두께가 250nm인 유전체 층도 용액으로부터 스핀 코팅하였다. 퍼플루오르화 용매(예를 들어, 상품명 플루오리너트(Fluorinert)로 3M으로부터 시판 중인 용매 FC-75)내 듀퐁 테플론(RTM) AF2400의 용액을 사용하되(용매 1ml 당 고체 20mg), 상기 스핀 코팅은 60초 동안 1000rpm에서 수행하였다. 그다음, 상기 유전체 층을, 10분 동안 80℃에서 건조시켰다.
상기 소자를 완성하기 위해서, 새도우 마스크를 통한 열 증착에 의해 게이트 전극을 침착하였다. 상기 마스크를 통해 3nm 크롬을 증착시키고, 그다음 30nm 및 50nm의 알루미늄을 증착시켰다.
채널 길이가 10㎛, 20㎛, 30㎛, 50㎛, 100㎛ 및 200㎛인 트랜지스터가 이러한 방법으로 제조되었다.
대조예 1
상단 게이트 박막 트랜지스터 소자는 UV 오존 세척 단계를 포함하여 실시예 1에 기술한 바와 실질적으로 동일하게 제조하되, 단 채널 처리 단계를 생략하였다.
채널 길이가 10㎛, 20㎛, 30㎛, 50㎛, 100㎛ 및 200㎛인 트랜지스터가, 이러한 방법으로 제조되었다.
대조예
2
상단 게이트 박막 트랜지스터 소자를 대조예 1에서 기술한 바와 실질적으로 동일하게 제조하되, 단 반도전성 층을 적용하기 전에 아이소프로판올로 기판을 씻는 추가 단계를 포함한다.
채널 길이가 10㎛, 20㎛, 30㎛, 50㎛, 100㎛ 및 200㎛인 트랜지스터가 이러한 방법으로 제조되었다.
소자들은 캡슐화 없이 주변 조건하에서 시험하였다.
이렇게 제조된 소자 각각에 대해 포화 이동도(saturation mobility)를 발견하기 위해 시험하고, 이러한 시험 결과를 도 6에 나타냈다.
용이하게 알 수 있는 바와 같이, 대조예 1에 따라 제조된 소자 및 특히 대조예 2에 따라 제조된 소자는 이동도 값이 넓게 분포하였다. 보다 짧은 채널 길이를 갖는 소자가 가장 낮은 이동도를 발휘한다는 점에 주목해야 한다.
실시예 1에 따라 제조되고 따라서 자가-조립된 비-극성 층을 포함하는 소자는, 채널 길이에 무관하게 보다 일관성있는 이동도를 나타냈다.
채널 길이에 대한 이동도의 의존성은 도 7에 추가로 도시되어 있는데, 상기 도 7은 실시예 1 및 대조예 1에 따라 제조된 소자의 채널 길이에 대한 이동도를 플롯한 것이다.
실시예 1에 따라 제조된 소자는 모든 채널 길이에서 높은 평균 이동도 및 최대 이동도를 나타낼 뿐만 아니라, 하기 표 1에서 나타내는 바와 같이, 10㎛ 채널 길이와 200㎛ 채널 길이를 갖는 소자들의 이동도의 비에 의해 나타내지는 바와 같이 값들이 가장 좁게 확산되어 있다.
| 평균 이동도 | 최대 이동도 | |||||
| 실시예 | 10㎛에서의 이동도 |
200㎛에서의 이동도 |
이동도 비 (200:10) |
10 ㎛에서의 이동도 | 200 ㎛에서의 이동도 | 이동도 비(200:10) |
| 1 | 0.052 | 0.263 | 5.05 | 0.106 | 0.519 | 4.89 |
| CE1 | 0.284 | 0.583 | 2.05 | 0.358 | 0.895 | 2.5 |
실시예 1 및 대조예 1에 따라 제조된 소자 중 일부의 온/오프 전류 비를 도 8에 도시하였다. 동일한 채널 길이를 갖지만 비-극성 층이 없는 소자에 비해, 상기 비-극성 층을 갖는 소자에서 온/오프 비는 보다 크고 기울기(swing)는 보다 낮은 것이 명백하다.
실시예 2
채널 예비-처리 및 전극 접촉 층을 둘다 갖는 상단 게이트 박막 트랜지스터를 제조하였다. 상기 제조방법은 실시예 1에서 기술한 것과 동일하지만, 추가로 상기 채널 접촉 층을 형성한 후, 곧바로 전극 접촉 층을 형성하는 단계를 포함한다.
상기 전극 접촉 층은, 아이소프로판올 내 펜타플루오로벤젠티올의 10mM 농도의 용액을 제조하고, 상기 용액을 0.45㎛ 필터를 통해 소스 전극 및 드레인 전극에 적용함으로써 형성되었다. 약 2분 후, 스핀 코터(spin coater)를 사용하여 상기 용액을 제거하였다. 그다음, 아이소프로판올 중에서 상기 전극들을 스핀-세척하여 임의의 잔류하는 미처리 티올을 제거하였다.
채널 길이가 10㎛, 20㎛, 30㎛, 50㎛, 100㎛ 및 200㎛인 트랜지스터가 이러한 방법에 의해 제조되었다.
대조예 3
상단 게이트 박막 트랜지스터는, 채널 층은 배제하였지만 전술한 바와 같이 제조된 전극 접촉 층을 갖도록, 실시예 2에서와 같이 제조하였다.
채널 길이가 10㎛, 20㎛, 30㎛, 50㎛, 100㎛ 및 200㎛인 트랜지스터를 이러한 방법으로 제조하였다.
도 9는 실시예 1, 2 및 3 및 대조예 1에 따라 제조된 소자의 채널 길이에 따른 포화 이동도의 플롯을 도시하였다.
실시예 2에 따라 제조된 이러한 소자에서는 모든 채널 길이 전반에 걸쳐서 지속적으로 높은 이동도가 수득되었다. 이는 도 11에서 도시한 바와 같이 감소된 접촉 저항으로 인한 것이다. 추가로, 어떠한 구체적인 이론에 의해 한정하고자 하는 것은 아니지만, 소스 전극 및 드레인 전극의 반도체의 개선된 결정화도 개선된 효율에 기여할 수 있는 것으로 고려되었다.
도 10은 실시예 2에 따라 제조된 소자(즉, 채널 및 전극 처리 둘다를 수행하고 10㎛ 및 200㎛ 길이를 가짐)의 전달 특성을 나타낸다. 도시한 바와 같이, 둘다의 소자는 낮은 오프 전류 및 높은 온 전류(on current)를 나타낸다. 둘다의 소자는 또한 매우 낮은 문턱전압 이하 기울기를 나타낸다.
도 11은 실시예 1, 2 및 3 및 대조예 1에 따라 제조된 소자의, 게이트 바이어스에 대한 평균 접촉 저항의 플롯을 도시한다. 채널 영역 층 및 전극 처리 층 둘다를 갖는 실시예 3의 소자는 가장 낮은 접촉 저항을 나타냈다.
실시예 4
상단 게이트 박막 트랜지스터는, 전극 접촉 층을 채널 영역 층 이전에 형성한 것을 제외하면, 실시예 2에서 기술한 바와 동일하게 제조하였다.
채널 길이가 10㎛, 20㎛, 30㎛, 50㎛, 100㎛ 및 200㎛인 트랜지스터를 이러한 방법으로 제조하였다.
도 12는 실시예 2 및 4에 따라 제조된 소자의, 채널 길이에 대한 평균 및 포화 이동도의 플롯이다.
전극 접촉 층이 채널 영역 층 전에 적용된 실시예 4의 소자가 UV 및 오존으로 간단히 세척된 소자에 비해 개선된 특성들을 제공하고 실시예 2의 소자와 유사한 접촉 저항을 나타내지만, 도 12에서 이동도는 보다 낮았다. 어떠한 구체적인 이론으로 한정하고자 하는 것은 아니지만, 이동도의 강하는 전극으로부터의 결정 핵화의 부족으로 인해 유발된 것으로 여겨진다.
Claims (42)
- 소스 전극 및 드레인 전극 사이에 채널 영역을 한정하는 소스 전극 및 드레인 전극을 함유하는 기판을 제공하는 단계;
상기 채널 영역의 표면의 적어도 일부를 처리하여 그의 극성을 감소시키는 단계; 및
상기 채널 내에 반도체 층을 침착시키는 단계
를 포함하는 상단 게이트 트랜지스터의 형성 방법. - 제 1 항에 있어서,
상기 처리가 상기 채널 영역의 적어도 일부, 바람직하게는 전부를 덮는 층을 형성하는 단계를 포함하는, 방법. - 제 2 항에 있어서,
상기 층이 상기 기판의 실질적으로 전체 표면을 덮는, 방법. - 제 2 항 또는 제 3 항에 있어서,
상기 층이 중합체 층을 포함하는, 방법. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 처리가, 반응성 종을 상기 채널 영역의 적어도 일부와 접촉시켜 자가-조립된 층, 예를 들어 자가-조립된 단층(self-assembled monolayer)을 형성하는, 방법. - 제 5 항에 있어서,
상기 반응성 종이 상기 채널 영역 내 극성 기와 반응하여, 적어도 하나의 비-극성 기, 예를 들어 직쇄형, 분지쇄형 또는 환형 알킬, 및 선택적으로 치환된 아릴 말단 기, 즉 유기 반도체 물질에 대한 친화도를 갖는 기를 갖는 잔기를 형성하는, 방법. - 제 5 항 또는 제 6 항에 있어서,
상기 자가-조립된 층이, 하기 화학식 1의 구조를 포함하는 잔기를 포함하는, 방법:
[화학식 1]
상기 식에서,
Ar은 아릴기이고,
L은 연결기 또는 단일결합이고,
X1은 기판의 표면에 대한 결합을 나타내고,
X2 및 X3은 독립적으로 기판의 표면에 대한 결합, 또는 선택적으로 치환된 직쇄형, 분지쇄형 또는 환형의 탄소수 1 내지 10의 알킬 또는 알케닐기, 또는 아릴기 중에서 선택된 치환체를 나타낸다. - 제 7 항에 있어서,
X2 및 X3 둘다가 상기 채널 영역의 표면과의 결합을 나타내는, 방법. - 제 7 항 또는 제 8 항에 있어서,
상기 연결기 L이 치환되거나 비치환된 직쇄형, 분지쇄형 또는 환형의 탄소수 1 내지 10의 알킬기를 포함하는, 방법. - 제 7 항 내지 제 9 항 중 어느 항에 있어서,
상기 잔기가 하기 구조들 중 하나 이상을 포함하는, 방법:
상기 식에서,
X1은 기판의 표면에 대한 결합을 나타내고,
X2 및 X3은, 존재하는 경우, 독립적으로 기판의 표면에 대한 결합, 또는 선택적으로 치환된 직쇄형, 분지쇄형 또는 환형의 탄소수 1 내지 10의 알킬 또는 알케닐기, 또는 아릴기 중에서 선택된 치환체 기를 나타낸다. - 제 5 항 내지 제 10 항 중 어느 항에 있어서,
상기 반응성 종과 상기 채널 영역에 부착된 극성 기와의 반응에 의해 상기 반응성 종이 상기 채널 영역에 결합되고, 상기 반응이 상기 반응성 종으로부터 이탈기를 방출하는, 방법. - 제 5 항 내지 제 10 항 중 어느 항에 있어서,
상기 반응성 종이 활성화시 유리-라디칼을 형성하는 반응성 기를 포함하며, 상기 반응성 종이 상기 반응성 기와 상기 채널 영역의 표면과의 반응에 의해 상기 채널 영역에 결합되어 있는, 방법. - 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
상기 채널 영역의 처리 전에 또는 후에, 상기 전극의 접촉 저항을 감소시키기 위해 상기 소스 전극 및 드레인 전극 중 하나 또는 둘다를 화합물로 처리하여, 상기 소스 전극 및 드레인 전극 중 하나 또는 둘다의 표면의 적어도 일부를 덮는 전극 처리 층을 형성하는, 방법. - 제 13 항에 있어서,
상기 전극 처리 층이 중합체 층을 포함하는, 방법. - 제 13 항에 있어서,
상기 화합물이, 상기 소스 전극 및 드레인 전극에 화학적으로 결합하여 자가-조립된 층, 예를 들어 자가-조립된 단층을 형성할 수 있는 화합물을 포함하는, 방법. - 제 15 항에 있어서,
상기 화합물이 티올 또는 다이설파이드를 포함하고, 상기 소스 전극 및 드레인 전극이 금, 은, 구리 또는 이들의 합금을 포함하는, 방법. - 제 13 항 내지 제 16 항 중 어느 한 항에 있어서,
상기 전극 처리 층이, 상기 전극 또는 전극들의 표면에서 음의 쌍극자 모멘트를 나타내는 잔기를 포함하는, 방법. - 제 17 항에 있어서,
상기 전극 처리 층이 할로겐화 또는 퍼할로겐화 잔기, 예를 들어 플루오르화 잔기를 포함하는, 방법. - 제 17 항에 있어서,
상기 전극 처리 층이, 바람직하게는 니트로, 시아노, 알콕시로 이루어진 군 중에서 선택된 하나 이상의 전자 당김 기(electron withdrawing group)를 갖는 잔기를 포함하는, 방법. - 제 13 항 내지 제 16 항 중 어느 한 항에 있어서,
상기 전극 처리 층이, 상기 전극 또는 전극들의 표면에 양의 쌍극자 모멘트를 나타내는 잔기, 예를 들어 알칸 잔기를 포함하는, 방법. - 제 15 항 내지 제 19 항 중 어느 한 항에 있어서,
상기 전극 접촉 층이, 하기 구조를 포함하는 잔기를 포함하는 방법:
상기 식에서,
Y는, 바람직하게는 니트로, 시아노, 알콕시(바람직하게는 메톡시) 및 할로겐으로 이루어진 군 중에서 선택된 전자 당김 기, 바람직하게는 불소를 나타내고,
Z는 황 원자와 상기 전극의 표면 사이의 결합을 나타낸다. - 제 1 항 내지 제 21 항 중 어느 한 항에 따른 방법에 의해 수득가능한 트랜지스터.
- 기판과 반도체 층 사이에 유기 층을 포함하는 채널 영역을 갖는 상단 게이트 트랜지스터.
- 제 22 항에 있어서,
상기 유기 층이 상기 채널 영역의 적어도 일부, 바람직하게는 전부를 덮는 층을 포함하는, 트랜지스터. - 제 23 항 또는 제 24 항에 있어서,
상기 유기 층이 중합체 층을 포함하는, 트랜지스터. - 제 23 항 또는 제 24 항에 있어서,
상기 유기 층이 자가-조립된 층, 예를 들어 자가-조립된 단층을 포함하는, 트랜지스터. - 제 26 항에 있어서,
상기 자가-조립된 층이, 적어도 하나의 비-극성 기, 예를 들어 직쇄형, 분지쇄형 또는 환형 알킬, 및 선택적으로 치환된 아릴 말단 기, 즉 유기 반도체 물질에 대한 친화도를 갖는 기를 갖는 잔기를 포함하는, 트랜지스터. - 제 27 항에 있어서,
상기 자가-조립된 층이, 하기 화학식 1의 구조를 포함하는 잔기를 포함하는, 트랜지스터:
[화학식 1]
상기 식에서,
Ar은 아릴기이고,
L은 연결기 또는 단일결합이고,
X1은 기판의 표면에 대한 결합을 나타내고,
X2 및 X3은 독립적으로 기판의 표면에 대한 결합, 또는 선택적으로 치환된 직쇄형, 분지쇄형 또는 환형의 탄소수 1 내지 10의 알킬 또는 알케닐기, 또는 아릴기 중에서 선택된 치환체 기를 나타낸다. - 제 28 항에 있어서,
X2 및 X3 둘다가 상기 기판의 표면과의 결합을 나타내는, 트랜지스터. - 제 28 항 또는 제 29 항에 있어서,
상기 연결기 L이 치환되거나 비치환된 직쇄형, 분지쇄형 또는 환형의 탄소수 1 내지 10의 알킬기를 포함하는, 트랜지스터. - 제 28 항 또는 제 29 항에 있어서,
상기 잔기가, 하기 구조들 중 하나 이상을 포함하는, 트랜지스터:
상기 식에서,
X1은 기판의 표면에 대한 결합을 나타내고,
X2 및 X3은, 존재하는 경우, 독립적으로 기판의 표면에 대한 결합, 또는 선택적으로 치환된 직쇄형, 분지쇄형 또는 환형의 탄소수 1 내지 10의 알킬 또는 알케닐기, 또는 아릴기 중에서 선택된 치환체 기를 나타낸다. - 제 23 항 내지 제 31 항 중 어느 한 항에 있어서,
소스 전극 및 드레인 전극을 갖고, 이들 전극 중 하나 또는 둘다가 전극의 접촉 저항을 감소시키기 위한 전극 처리 층을 포함하는, 트랜지스터. - 제 32 항에 있어서,
상기 전극 처리 층이 중합체 층을 포함하는, 트랜지스터. - 제 32 항에 있어서,
상기 전극 처리 층이 자가-조립된 층, 예를 들어 자가-조립된 단층을 포함하는, 트랜지스터. - 제 32 항 내지 제 34 항 중 어느 한 항에 있어서,
상기 전극 처리 층이, 상기 전극 또는 전극들의 표면에서 음의 쌍극자 모멘트를 나타내는 잔기를 포함하는, 트랜지스터. - 제 34 항 또는 제 35 항에 있어서,
상기 전극 처리 층이, 황 브릿지에 의해 상기 소스 전극 및/또는 드레인 전극에 화학적으로 결합되고, 상기 소스 전극 및 드레인 전극이 금, 은, 구리 또는 이들의 합금을 포함하는, 트랜지스터. - 제 35 항 또는 제 36 항에 있어서,
상기 전극 처리 층이 할로겐화 또는 퍼할로겐화 잔기, 예를 들어 플루오르화 잔기를 포함하는, 트랜지스터. - 제 35 항 또는 제 36 항에 있어서,
상기 전극 처리 층이, 바람직하게는 니트로, 시아노, 알콕시로 이루어진 군 중에서 선택된 하나 이상의 전자 당김 기를 갖는 잔기를 포함하는, 트랜지스터. - 제 32 항 내지 제 34 항 중 어느 한 항에 있어서,
상기 전극 처리 층이, 전극 또는 전극들의 표면에서 양의 쌍극자 모멘트를 나타내는 잔기, 예를 들어 알칸 잔기를 포함하는, 트랜지스터. - 제 32 항 내지 제 38 항 중 어느 한 항에 있어서,
상기 전극 접촉 층이, 하기 구조를 포함하는 잔기를 포함하는 방법:
상기 식에서,
Y는, 바람직하게는 니트로, 시아노, 알콕시 및 할로겐으로 이루어진 군 중에서 선택된 전자 당김 기, 바람직하게는 불소를 나타내고,
Z는 황 원자와 상기 전극의 표면 사이의 결합을 나타낸다. - 소스 전극 및 드레인 전극 사이에 채널 영역을 한정하는 소스 전극 및 드레인 전극을 함유하는 기판을 제공하는 단계;
상기 채널 영역내 상기 기판 위로 유기 층을 침착시키는 단계; 및
상기 유기 층 위에 반도체 층을 침착시키는 단계
를 포함하는, 제 23 항 내지 제 40 항 중 어느 한 항에 따른 상단 게이트 트랜지스터의 형성 방법. - 소스 전극 및 드레인 전극 사이에 채널 영역을 한정하는 소스 전극 및 드레인 전극을 제공하는 단계;
상기 채널 영역의 표면의 적어도 일부를 처리하여 그의 극성을 감소시키는 단계; 및
후속적으로, 상기 소스 전극 및 드레인 전극의 표면의 적어도 일부를 처리하여 그의 접촉 저항을 감소시키는 단계
를 포함하는, 박막 트랜지스터의 형성 방법.
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