KR20110046259A - Semiconductor Memory Reduces Resistance Variation of Data Transmission Lines - Google Patents

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KR20110046259A
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미쯔히로 노구찌
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가부시끼가이샤 도시바
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Abstract

PURPOSE: A semiconductor memory device reducing the resistance variation of a data transmission line are provided to make the resistance of a interconnection by combining a low resistance interconnection and high resistance interconnection to form a data transmission line. CONSTITUTION: A second memory cell block(1b) is adjacent to a first memory cell block(1a) in a first direction. An interconnection rerouting unit is interposed between first and second memory cell blocks. The first memory cell block includes a plurality of first and second units and a plurality of interconnections. A first interconnection is connected to the end of the first cell unit respectively. The second interconnection is connected to the end of the second cell unit respectively.

Description

데이터 전송선의 저항 편차를 저감하는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE REDUCING RESISTANCE FLUCTUATION OF DATA TRANSFER LINE}Semiconductor memory device to reduce the resistance variation of the data transmission line {SEMICONDUCTOR MEMORY DEVICE REDUCING RESISTANCE FLUCTUATION OF DATA TRANSFER LINE}

<관련 출원의 상호 참조><Cross reference of related application>

본 출원은 2009년 10월 26일자로 출원된 우선권인 일본 특허 출원 제2009-245334호에 기초하며, 이로부터의 우선권의 이익을 주장하며, 그 전체 내용은 참조함으로서 본 명세서에 포함된다.This application is based on Japanese Patent Application No. 2009-245334, which is a priority filed on October 26, 2009, which claims the benefit of priority therefrom, the entire contents of which are incorporated herein by reference.

본 명세서에 설명된 실시 형태는, 일반적으로, 데이터 전송선의 저항 편차(resistance fluctuation)를 저감하는 반도체 기억 장치에 관한 것이다. Embodiments described herein generally relate to a semiconductor memory device which reduces resistance fluctuation of a data transmission line.

반도체 기억 장치(메모리)의 고집적화를 위한 방법으로, 측벽 패터닝 기술을 사용함으로써 메모리 셀에 접속된 데이터 전송선의 폭을 리소그래피의 최소 치수의 절반의 폭으로 형성하는 방법이 있다. 그러나, 이 방법에서는, 리소그래피의 마스크 패턴의 폭의 변동에 의해, 예를 들어, 인접하는 배선에 있어서 넓은 배선 폭과 좁은 배선 폭이 교대로 발생할 수 있다. 이로 인해, 바람직하지 않게, 배선들 간에 배선 저항이 변동하게 된다.As a method for high integration of a semiconductor memory device (memory), there is a method of forming the width of a data transmission line connected to a memory cell by half the minimum dimension of lithography by using sidewall patterning technique. However, in this method, a wide wiring width and a narrow wiring width may alternately occur, for example, in adjacent wirings due to variations in the width of the mask pattern in lithography. This undesirably causes the wiring resistance to fluctuate between the wirings.

특히, 좁은 배선 폭의 배선에 있어서, 전기 신호의 배선 지연이 커지면 판독 속도가 저하하고 또한 판독 마진이 저하한다. 배선 저항이 증가하면, 전자 이동(electromigration)이나 응력 유도 이탈(stress induced migration)이 발생하기 쉬워져 반도체 기억 장치의 신뢰성을 열화시킨다.In particular, in the wiring of narrow wiring width, when the wiring delay of an electric signal becomes large, a read speed will fall and a read margin will fall. As the wiring resistance increases, electron migration and stress induced migration are likely to occur, thereby degrading the reliability of the semiconductor memory device.

또한, JP-A 2007-194496(공개)에는, 기억 용량의 대용량화와 신뢰성의 향상을 위해 라인 및 스페이스를 갖는 도전선과 인출선(draw out line) 간의 콘택트에 따른 레이아웃이 제안되어 있으나, 배선들 간의 배선 저항의 변동에 관해서는 언급되어 있지 않아 개선의 여지가 있다.Further, in JP-A 2007-194496 (public), a layout according to a contact between a conductive line having a line and a space and a draw out line has been proposed in order to increase the capacity of the storage capacity and improve the reliability. Since there is no mention of variation in wiring resistance, there is room for improvement.

일반적으로, 한 실시 형태에 따르면, 반도체 기억 장치는 제1 메모리 셀 블록, 상기 제1 메모리 셀 블록에 대하여 제1 방향으로 인접하는 제2 메모리 셀 블록, 및 상기 제1 메모리 셀 블록과 상기 제2 메모리 셀 블록 사이에 제공된 배선 재라우팅부(interconnect rerouting unit)를 포함한다. 상기 제1 메모리 셀 블록은, 복수의 제1 셀 유닛, 복수의 제2 셀 유닛, 복수의 제1 배선, 및 복수의 제2 배선을 포함한다. 상기 복수의 제1 셀 유닛 각각은 복수의 메모리 셀을 포함하고, 상기 복수의 제2 셀 유닛 각각은 복수의 메모리 셀을 포함한다. 상기 복수의 제1 배선 각각은 상기 제1 방향으로 정렬되어 상기 제1 셀 유닛 각각의 일단부에 각각 접속된다. 상기 복수의 제2 배선 각각은 상기 제1 배선들 사이의 각 공간에서 상기 제1 방향으로 연장되어 상기 제2 셀 유닛 각각의 일단부에 각각 접속된다. 상기 복수의 제2 배선 각각은 상기 복수의 제1 배선 각각의 상기 제1 방향에 대하여 수직인 제2 방향을 따른 폭보다 작은 상기 복수의 제2 배선 각각의 상기 제2 방향을 따른 폭 및 상기 복수의 제1 배선 각각의 상기 제1 방향과 상기 제2 방향에 대하여 수직인 제3 방향을 따른 두께보다 작은 상기 복수의 제2 배선 각각의 상기 제3 방향을 따른 두께 중 적어도 하나를 갖는다. 상기 제2 메모리 셀 블록은, 복수의 제3 셀 유닛, 복수의 제4 셀 유닛, 복수의 제3 배선 및 복수의 제4 배선을 포함한다. 상기 복수의 제3 셀 유닛 각각은 복수의 메모리 셀을 포함한다. 상기 복수의 제4 셀 유닛 각각은 복수의 메모리 셀을 포함한다. 상기 복수의 제3 배선 각각은 상기 제1 배선의 상기 제1 방향으로부터의 연장선상에서 상기 제1 방향으로 정렬(align)되어 상기 제3 셀 유닛 각각의 일단부에 각각 접속된다. 상기 복수의 제4 배선 각각은 상기 제2 배선의 상기 제1 방향으로부터의 연장선상에서 상기 제1 방향으로 정렬되어 상기 제4 셀 유닛 각각의 일단부에 각각 접속된다. 상기 복수의 제4 배선 각각은 상기 복수의 제3 배선 각각의 상기 제2 방향을 따른 폭보다 작은 상기 복수의 제4 배선 각각의 상기 제2 방향을 따른 폭 및 상기 복수의 제3 배선 각각의 상기 제3 방향을 따른 두께보다 작은 상기 복수의 제4 배선 각각의 상기 제3 방향을 따른 두께 중 적어도 하나를 갖는다. 상기 배선 재라우팅부는 상기 복수의 제4 배선 중 하나의 제4 배선을 상기 복수의 제1 배선 중 하나의 제1 배선에 전기적으로 접속시키고, 상기 복수의 제3 배선 중 하나의 제3 배선을 상기 복수의 제2 배선 중 하나의 제2 배선에 전기적으로 접속시킨다.In general, according to one embodiment, a semiconductor memory device includes a first memory cell block, a second memory cell block adjacent in a first direction with respect to the first memory cell block, and the first memory cell block and the second memory cell block. And an interconnect rerouting unit provided between the memory cell blocks. The first memory cell block includes a plurality of first cell units, a plurality of second cell units, a plurality of first wirings, and a plurality of second wirings. Each of the plurality of first cell units includes a plurality of memory cells, and each of the plurality of second cell units includes a plurality of memory cells. Each of the plurality of first wires is aligned in the first direction and connected to one end of each of the first cell units. Each of the plurality of second wires extends in the first direction in each space between the first wires and is connected to one end of each of the second cell units. Each of the plurality of second wires has a width along the second direction of each of the plurality of second wires smaller than a width along a second direction perpendicular to the first direction of each of the plurality of first wires, and the plurality of second wires. And at least one of thicknesses in the third direction of each of the plurality of second interconnections smaller than thicknesses in the first direction and the third direction perpendicular to the second direction. The second memory cell block includes a plurality of third cell units, a plurality of fourth cell units, a plurality of third wirings, and a plurality of fourth wirings. Each of the plurality of third cell units includes a plurality of memory cells. Each of the plurality of fourth cell units includes a plurality of memory cells. Each of the plurality of third wirings is aligned in the first direction on an extension line from the first direction of the first wiring and connected to one end of each of the third cell units, respectively. Each of the plurality of fourth wirings is aligned in the first direction on an extension line from the first direction of the second wiring and connected to one end of each of the fourth cell units, respectively. Each of the plurality of fourth wires may include a width along the second direction of each of the plurality of fourth wires smaller than a width along the second direction of each of the plurality of third wires, and each of the plurality of third wires. And at least one of thicknesses in the third direction of each of the plurality of fourth wires smaller than thicknesses in the third direction. The wire rerouting unit electrically connects a fourth wire of one of the plurality of fourth wires to a first wire of one of the plurality of first wires, and connects a third wire of one of the plurality of third wires to the third wire. The second wiring is electrically connected to one of the plurality of second wirings.

이와 같이, 본 실시 형태에 따른 반도체 기억 장치에서는, 데이터 전송선이 저저항 배선과 고저항 배선의 조합으로 접속됨으로써 배선 저항이 균일화되어 배선 저항이 높은 데이터 전송선이 없어진다. 이에 의해, 배선의 전기 저항의 변동을 보상할 수 있고 배선 지연을 억제할 수 있어 동작 특성 및 신뢰성을 향상할 수 있다.As described above, in the semiconductor memory device according to the present embodiment, when the data transmission lines are connected in a combination of low resistance wiring and high resistance wiring, the wiring resistance is made uniform and there is no data transmission line having high wiring resistance. As a result, variations in the electrical resistance of the wiring can be compensated for, and wiring delay can be suppressed, thereby improving operation characteristics and reliability.

도 1은 제1 실시 형태에 따른 반도체 기억 장치의 구성을 예시하는 모식도.
도 2는 제1 실시예의 반도체 기억 장치의 구성을 예시하는 블록도.
도 3은 제1 실시예의 반도체 기억 장치의 구성을 예시하는 모식적 회로도.
도 4a 및 도 4b는 제1 실시예의 반도체 기억 장치의 구성을 예시하는 모식도.
도 5a 및 도 5b는 제1 실시예의 반도체 기억 장치의 구성을 예시하는 모식적 단면도.
도 6은 제1 실시예의 반도체 기억 장치의 구성을 예시하는 모식적인 평면도.
도 7a 및 도 7b는 제1 실시예의 반도체 기억 장치의 구성을 예시하는 모식적 단면도.
도 8a 내지 도 9c는 제1 실시예의 반도체 기억 장치의 데이터 전송선의 제작 방법을 예시하는 공정 순의 모식적 단면도.
도 10은 비교예의 반도체 기억 장치의 구성을 예시하는 모식적 회로도.
도 11은 제2 실시예의 반도체 기억 장치의 구성을 예시하는 모식적인 평면도.
도 12는 제3 실시예의 반도체 기억 장치의 구성을 예시하는 모식적인 평면도.
도 13은 제2 실시 형태에 따른 반도체 기억 장치의 구성을 예시하는 모식도.
도 14는 제4 실시예의 반도체 기억 장치의 구성을 예시하는 모식적 회로도.
도 15는 제4 실시예의 반도체 기억 장치의 구성을 예시하는 모식적인 평면도. 1 is a schematic diagram illustrating the configuration of a semiconductor memory device according to the first embodiment.
Fig. 2 is a block diagram illustrating the configuration of the semiconductor memory device of the first embodiment.
3 is a schematic circuit diagram illustrating a configuration of a semiconductor memory device of the first embodiment.
4A and 4B are schematic views illustrating the configuration of the semiconductor memory device of the first embodiment.
5A and 5B are schematic sectional views illustrating the structure of the semiconductor memory device of the first embodiment.
6 is a schematic plan view illustrating a configuration of a semiconductor memory device of the first embodiment.
7A and 7B are schematic cross-sectional views illustrating the structure of the semiconductor memory device of the first embodiment.
8A to 9C are schematic cross-sectional views in the order of steps illustrating a method for manufacturing a data transmission line of the semiconductor memory device of the first embodiment.
10 is a schematic circuit diagram illustrating the configuration of a semiconductor memory device of a comparative example.
Fig. 11 is a schematic plan view illustrating the structure of the semiconductor memory device of the second embodiment.
12 is a schematic plan view illustrating a configuration of a semiconductor memory device of the third embodiment.
13 is a schematic diagram illustrating the configuration of a semiconductor memory device according to the second embodiment.
14 is a schematic circuit diagram illustrating the configuration of the semiconductor memory device of the fourth embodiment.
15 is a schematic plan view illustrating a configuration of a semiconductor memory device of a fourth embodiment.

이하, 본 발명의 각 실시 형태에 대해서 도면을 참조하면서 설명한다. EMBODIMENT OF THE INVENTION Hereinafter, each embodiment of this invention is described, referring drawings.

도면은 모식적 또는 개념적인 것이며 각 부분의 두께와 폭의 관계, 부분들 간의 크기의 비의 계수 등은 반드시 실제 값과 동일한 것은 아니다. 또한, 동일한 부분에 대해서도, 도면들 간에 치수 및 비의 계수가 상이하게 나타내어질 수도 있다.The drawings are schematic or conceptual, and the relationship between the thickness and width of each part, the ratio of the ratio of the size between the parts, and the like are not necessarily the same as the actual values. Also for the same part, coefficients of dimensions and ratios may be shown differently between the figures.

또한, 본원의 명세서와 도면에 있어서, 상술한 도면에 관하여 상술된 것과 동일한 요소에는 동일한 부호가 부여되고, 상세한 설명은 적절히 생략한다. In addition, in the specification and drawing of this application, the same code | symbol is attached | subjected to the same element mentioned above regarding the above-mentioned figure, and detailed description is abbreviate | omitted suitably.

(제1 실시 형태)(1st embodiment)

도 1은 제1 실시 형태에 따른 반도체 기억 장치의 구성을 예시하는 모식도이다.1 is a schematic diagram illustrating the configuration of a semiconductor memory device according to the first embodiment.

도 1에 나타낸 바와 같이, 본 실시 형태에 따른 반도체 기억 장치(510)는 제1 내지 제4 데이터 전송선 DL1 내지 DL4를 포함한다.As shown in Fig. 1, the semiconductor memory device 510 according to the present embodiment includes first to fourth data transmission lines DL1 to DL4.

반도체 기억 장치(510)에서, 반도체 기억 장치(510)가 제공되는 기판(도시하지 않음)의 주면 상에, 제1 영역 RG1과 제2 영역 RG2가 제공된다. 제1 영역 RG1은 후술하는 제1 메모리 셀 블록(1a)이 제공되는 영역이며, 제2 영역 RG2는 후술하는 제2 메모리 셀 블록(1b)이 제공되는 영역이다.In the semiconductor memory device 510, a first region RG1 and a second region RG2 are provided on a main surface of a substrate (not shown) provided with the semiconductor memory device 510. The first area RG1 is an area where the first memory cell block 1a described later is provided, and the second area RG2 is an area where the second memory cell block 1b described later is provided.

제1 내지 제4 데이터 전송선 DL1 내지 DL4는 각각, 복수의 메모리 셀을 포함하는 메모리 셀 유닛(4)(제1 내지 제4 메모리 셀 유닛 MCU1 내지 MCU4)의 일단부에 접속된다.The first to fourth data transmission lines DL1 to DL4 are connected to one end of the memory cell unit 4 (first to fourth memory cell units MCU1 to MCU4) each including a plurality of memory cells.

여기서, 기판의 주면에 대하여 수직인 방향을 Z축 방향(제3 방향)으로 한다. Z축 방향에 대하여 수직인 일 방향을 X축 방향(제1 방향)으로 한다. Z축 방향과 X축 방향에 대하여 수직인 방향을 Y축 방향(제2 방향)으로 한다.Here, the direction perpendicular to the main surface of the substrate is referred to as the Z axis direction (third direction). One direction perpendicular to the Z axis direction is referred to as the X axis direction (first direction). The direction perpendicular to the Z-axis direction and the X-axis direction is referred to as the Y-axis direction (second direction).

제1 영역 RG1과 제2 영역 RG2는 X축 방향으로 인접한다.The first region RG1 and the second region RG2 are adjacent in the X axis direction.

제1 내지 제4 데이터 전송선 DL1 내지 DL4는 각각 X축 방향으로 정렬(align)된다.The first to fourth data transmission lines DL1 to DL4 are each aligned in the X-axis direction.

제1 및 제2 데이터 전송선 DL1 및 DL2는 제1 영역 RG1에 제공되고, 제3 및 제4 데이터 전송선 DL3 및 DL4는 제2 영역 RG2에 제공된다.The first and second data transmission lines DL1 and DL2 are provided in the first area RG1, and the third and fourth data transmission lines DL3 and DL4 are provided in the second area RG2.

제1 데이터 전송선 DL1과 제3 데이터 전송선 DL3이 X축 방향으로 인접하고, 제3 데이터 전송선 DL3은 제1 데이터 전송선 DL1의 X축 방향에서의 연장선 위에 제공된다. 제2 데이터 전송선 DL2과 제4 데이터 전송선 DL4가 X축 방향으로 인접하고, 제4 데이터 전송선 DL4는 제2 데이터 전송선 DL2의 X축 방향에서의 연장선 위에 제공된다. 즉, X-Y 평면에서, 제4 데이터 전송선 DL4는 제1 데이터 전송선 DL1의 대각선 방향에 위치한다.The first data transmission line DL1 and the third data transmission line DL3 are adjacent in the X-axis direction, and the third data transmission line DL3 is provided over the extension line in the X-axis direction of the first data transmission line DL1. The second data transmission line DL2 and the fourth data transmission line DL4 are adjacent in the X-axis direction, and the fourth data transmission line DL4 is provided over the extension line in the X-axis direction of the second data transmission line DL2. That is, in the X-Y plane, the fourth data transmission line DL4 is located in the diagonal direction of the first data transmission line DL1.

제1 내지 제4 데이터 전송선 DL1 내지 DL4는, 예를 들어, 측벽 패터닝에 의해 형성된다. 측벽 패터닝에 관해서는 후술한다. 이 측벽 패터닝의 변동에 의해, 제1 내지 제4 데이터 전송선 DL1 내지 DL4의 폭 및 두께가 서로 상이한 값을 지닌다.The first to fourth data transmission lines DL1 to DL4 are formed by sidewall patterning, for example. Sidewall patterning is described later. Due to the variation in the sidewall patterning, the widths and thicknesses of the first to fourth data transmission lines DL1 to DL4 have different values from each other.

여기서, 폭은 Y축 방향을 따른 길이이다. 예를 들어, 반도체 기억 장치(510)가 기판의 주면에 제공되지만, 제1 내지 제4 데이터 전송선 DL1 내지 DL4의 폭은, 예를 들어, 제1 내지 제4 데이터 전송선 DL1 내지 DL4의 상면(기판과는 반대측의 면)의 폭으로 할 수 있다. 　두께는 Z축 방향을 따른 길이이다.Here, the width is the length along the Y-axis direction. For example, although the semiconductor memory device 510 is provided on the main surface of the substrate, the width of the first to fourth data transmission lines DL1 to DL4 is, for example, the top surface of the first to fourth data transmission lines DL1 to DL4 (substrate). It can be made into the width | variety of the surface on the opposite side to). The thickness is the length along the Z axis direction.

제2 데이터 전송선 DL2의 Y축 방향을 따른 폭은, 제1 데이터 전송선 DL1의 Y축 방향을 따른 폭보다도 좁다. 제2 데이터 전송선 DL2의 Z축 방향을 따른 두께는, 제1 데이터 전송선 DL1의 Z축 방향을 따른 두께보다도 얇다.The width along the Y axis direction of the second data transmission line DL2 is smaller than the width along the Y axis direction of the first data transmission line DL1. The thickness along the Z axis direction of the second data transmission line DL2 is thinner than the thickness along the Z axis direction of the first data transmission line DL1.

여기서, 제1 데이터 전송선 DL1의 폭 및 두께 중에서 선택된 적어도 어느 하나는, 제2 데이터 전송선 DL2의 것보다도 큰 경우도 있다. 또한, 제3 데이터 전송선 DL3의 폭 및 두께 중 선택된 적어도 어느 하나는, 제4 데이터 전송선 DL4의 것보다도 큰 경우도 있다.Here, at least one selected from the width and thickness of the first data transmission line DL1 may be larger than that of the second data transmission line DL2. Further, at least one selected from the width and thickness of the third data transmission line DL3 may be larger than that of the fourth data transmission line DL4.

제3 데이터 전송선 DL3의 폭 및 두께는, 제1 데이터 전송선 DL1과 거의 동일할 수 있고, 제4 데이터 전송선 DL4의 폭 및 두께는, 제2 데이터 전송선 DL2과 거의 동일할 수 있다.The width and thickness of the third data transmission line DL3 may be substantially the same as the first data transmission line DL1, and the width and thickness of the fourth data transmission line DL4 may be substantially the same as the second data transmission line DL2.

예를 들어, 제1 데이터 전송선 DL1의 깊이는, 제2 데이터 전송선 DL2보다도 깊다. 또한, 제3 데이터 전송선 DL3의 깊이는, 제4 데이터 전송선 DL4보다도 깊다. 여기서, 깊이는, 데이터 전송선의 상면으로부터 하면까지의 Z축 방향을 따른 길이이다.For example, the depth of the first data transmission line DL1 is deeper than the second data transmission line DL2. The depth of the third data transmission line DL3 is deeper than that of the fourth data transmission line DL4. Here, the depth is the length along the Z-axis direction from the upper surface to the lower surface of the data transmission line.

제2 데이터 전송선 DL2의 전기 저항은 제1 데이터 전송선 DL1보다도 높고, 제4 데이터 전송선 DL4의 전기 저항은 제3 데이터 전송선 DL3보다도 높다. 여기서, 제1 내지 제4 데이터 전송선 DL1 내지 DL4의 전기 저항은, X축 방향을 따른 저항이며, 즉, 소위 배선 저항이다.The electrical resistance of the second data transmission line DL2 is higher than the first data transmission line DL1, and the electrical resistance of the fourth data transmission line DL4 is higher than the third data transmission line DL3. Here, the electrical resistance of the first to fourth data transmission lines DL1 to DL4 is a resistance along the X-axis direction, that is, a so-called wiring resistance.

즉, 도 1에 나타낸 것과 같이, 반도체 기억 장치(510)에서는, 배선 저항이 낮은 저저항 배선 L1과 배선 저항이 저저항 배선 L1보다도 높은 고저항 배선 L2가 Y축 방향으로 교대로 배열되어 있다.That is, as shown in FIG. 1, in the semiconductor memory device 510, the low resistance wiring L1 having low wiring resistance and the high resistance wiring L2 having a higher wiring resistance than the low resistance wiring L1 are alternately arranged in the Y-axis direction.

이와 같이, 반도체 기억 장치(510)는 제1 영역 RG1에 제공되는 복수의 제1 배선 LL1(제1 영역 RG1의 저저항 배선 L1), 제1 영역 RG1의 제1 배선 LL1들 간의 각 공간에서 제공되고 제1 배선 LL1보다도 전기 저항이 높은 제2 배선 LL2(제1 영역 RG1의 고저항 배선 L2), 제1 영역 RG1에 대하여 X축 방향으로 인접하는 제2 영역 RG2에 제공되고, 제1 배선 LL1의 X축 방향에서의 연장선 상에 정렬되어 있는 복수의 제3 배선 LL3(제2 영역 RG2의 저저항 배선 L1), 제2 영역 RG2에 제공되고, 제2 배선 LL2의 X축 방향에서의 연장선 상에 정렬되어 있고, 제3 배선 LL3보다도 전기 저항이 높은 제4 배선 LL4(제2 영역 RG2의 고저항 배선 L2)를 포함한다. 제1 내지 제4 배선 LL1 내지 LL4 각각은, 복수의 메모리 셀을 포함하는 복수의 메모리 셀 유닛(4)의 일단부에 각각 접속되어 있다. 복수의 제1 배선 LL1과 복수의 제2 배선 LL2가 Y축 방향으로 교대로 배열된다. 복수의 제3 배선 LL3과 복수의 제4 배선 LL4이 Y축 방향으로 교대로 배열된다.As described above, the semiconductor memory device 510 is provided in each space between the plurality of first wirings LL1 (low resistance wiring L1 of the first region RG1) and the first wiring LL1 of the first region RG1 provided in the first region RG1. And the second wiring LL2 (high resistance wiring L2 of the first region RG1) having a higher electrical resistance than the first wiring LL1, and the second wiring LL2 adjacent to the first region RG1 in the X-axis direction, and the first wiring LL1. The plurality of third wirings LL3 (low-resistance wiring L1 in the second region RG2) and the second region RG2 that are aligned on the extension line in the X-axis direction of the second wiring LL2, and the extension lines in the X-axis direction of the second wiring LL2. And a fourth wiring LL4 (high resistance wiring L2 in the second region RG2) which is aligned with and has a higher electrical resistance than the third wiring LL3. Each of the first to fourth wirings LL1 to LL4 is connected to one end of each of the plurality of memory cell units 4 including the plurality of memory cells. The plurality of first wirings LL1 and the plurality of second wirings LL2 are alternately arranged in the Y-axis direction. The plurality of third wirings LL3 and the plurality of fourth wirings LL4 are alternately arranged in the Y-axis direction.

제2 배선 LL2의 Y축 방향을 따른 폭 및 Z축 방향을 따른 두께 중에서 선택된 적어도 어느 하나는 제1 배선 LL1의 것보다도 작다. 제4 배선 LL4의 Y축 방향을 따른 폭 및 Z축 방향을 따른 두께 중에서 선택된 적어도 어느 하나는 제3 배선 LL3의 것보다도 작다.At least one selected from the width along the Y-axis direction and the thickness along the Z-axis direction of the second wiring LL2 is smaller than that of the first wiring LL1. At least one selected from the width along the Y-axis direction and the thickness along the Z-axis direction of the fourth wiring LL4 is smaller than that of the third wiring LL3.

제4 배선 LL4 중 어느 하나는 제1 영역 RG1과 제2 영역 RG2 사이에서 제1 배선 LL1 중 어느 하나와 전기적으로 접속되고, 제3 배선 LL3 중 어느 하나는 제1 영역 RG1과 제2 영역 RG2 사이에서 제2 배선 LL2 중 어느 하나와 전기적으로 접속되어 있다.One of the fourth wirings LL4 is electrically connected to any one of the first wirings LL1 between the first region RG1 and the second region RG2, and one of the third wirings LL3 is between the first region RG1 and the second region RG2. Is electrically connected to any one of the second wirings LL2.

즉, 본 실시 형태에 따른 반도체 기억 장치(510)는 제1 메모리 셀 블록(1a), 제1 메모리 셀 블록(1a)에 대하여 X축 방향으로 인접하는 제2 메모리 셀 블록(1b) 및 제1 메모리 셀 블록(1a)과 제2 메모리 셀 블록(1b) 사이에 제공된 데이터 전송선 재라우팅부(rerouting unit)(100)(배선 재라우팅부)를 포함한다.That is, the semiconductor memory device 510 according to the present embodiment includes the first memory cell block 1a and the second memory cell block 1b and the first adjacent to the first memory cell block 1a in the X-axis direction. And a data transmission line rerouting unit 100 (wiring rerouting unit) provided between the memory cell block 1a and the second memory cell block 1b.

제1 메모리 셀 블록(1a)은 복수의 제1 셀 유닛 U1, 복수의 제2 셀 유닛 U2, 복수의 제1 배선 LL1 및 복수의 제2 배선 LL2을 포함한다. 복수의 제1 셀 유닛 U1은 각각 복수의 메모리 셀을 포함하고, 복수의 제2 셀 유닛 U2는 각각 복수의 메모리 셀을 포함한다.The first memory cell block 1a includes a plurality of first cell units U1, a plurality of second cell units U2, a plurality of first wirings LL1, and a plurality of second wirings LL2. The plurality of first cell units U1 each include a plurality of memory cells, and the plurality of second cell units U2 each include a plurality of memory cells.

복수의 제1 배선 LL1 각각은 제1 셀 유닛 U1의 각각의 일단부에 접속된다. Each of the plurality of first wirings LL1 is connected to one end of each of the first cell units U1.

복수의 제2 배선 LL2 각각은 제1 배선 LL1 사이의 각 공간에서 정렬되어 제2 셀 유닛 U2의 각각의 일단부에 접속된다. 제2 배선 LL2의 전기 저항은 제1 배선 LL1의 전기 저항보다도 높다.Each of the plurality of second wirings LL2 is aligned in each space between the first wirings LL1 and connected to one end of each of the second cell units U2. The electrical resistance of the second wiring LL2 is higher than the electrical resistance of the first wiring LL1.

제2 메모리 셀 블록(1b)은 복수의 제3 셀 유닛 U3, 복수의 제4 셀 유닛 U4, 복수의 제3 배선 LL3 및 복수의 제4 배선 LL4을 포함한다. 복수의 제3 셀 유닛 U3 각각은 복수의 메모리 셀을 포함하고, 복수의 제4 셀 유닛 U4 각각은 복수의 메모리 셀을 포함한다.The second memory cell block 1b includes a plurality of third cell units U3, a plurality of fourth cell units U4, a plurality of third wirings LL3, and a plurality of fourth wirings LL4. Each of the plurality of third cell units U3 includes a plurality of memory cells, and each of the plurality of fourth cell units U4 includes a plurality of memory cells.

복수의 제3 배선 LL3 각각은 제1 배선 LL1의 X축 방향에서의 연장선상에서 X축 방향으로 정렬되어 제3 셀 유닛 U3 각각의 일단부에 접속된다.Each of the plurality of third wirings LL3 is aligned in the X-axis direction on an extension line in the X-axis direction of the first wiring LL1 and connected to one end of each of the third cell units U3.

복수의 제4 배선 LL4 각각은 제2 배선 LL2의 X축 방향에서의 연장선상에서 X축 방향으로 정렬되어 제4 셀 유닛 U4 각각의 일단부에 접속된다. 제4 배선 LL4의 전기 저항은 제3 배선 LL3의 전기 저항보다도 높다.Each of the plurality of fourth wirings LL4 is aligned in the X-axis direction on an extension line in the X-axis direction of the second wiring LL2 and connected to one end of each of the fourth cell units U4. The electrical resistance of the fourth wiring LL4 is higher than that of the third wiring LL3.

그리고, 데이터 전송선 재라우팅부(100)는 제4 배선 LL4 중 어느 하나를 제1 배선 LL1 중 어느 하나에 전기적으로 접속시키고, 제3 배선 LL3 중 어느 하나를 제2 배선 LL2 중 어느 하나에 전기적으로 접속시킨다.The data transmission line rerouting unit 100 electrically connects any one of the fourth wirings LL4 to any one of the first wirings LL1, and electrically connects any one of the third wirings LL3 to any one of the second wirings LL2. Connect.

상기의 복수의 메모리 셀 MC는 X축 방향을 따라 배열된다. 상기의 복수의 제1 내지 제4 셀 유닛 U1 내지 U4의 각각은 X축 방향으로 정렬되어 있다. 상기의 복수의 제1 및 제2 셀 유닛 U1 및 U2는 Y축 방향을 따라 교대로 배열된다. 상기의 복수의 제3 및 제4 셀 유닛 U3 및 U4는 Y축 방향을 따라 교대로 배열된다.The plurality of memory cells MC are arranged along the X-axis direction. Each of the plurality of first to fourth cell units U1 to U4 is aligned in the X-axis direction. The plurality of first and second cell units U1 and U2 are alternately arranged along the Y-axis direction. The plurality of third and fourth cell units U3 and U4 are alternately arranged along the Y-axis direction.

제1 셀 유닛들 U1 중 하나는 제1 데이터 전송선 DL1에 접속되어 있는 메모리 셀 유닛 MCU1이다. 제2 셀 유닛들 U2 중 하나는 제2 데이터 전송선 DL2에 접속되어 있는 제2 메모리 셀 유닛 MCU2이다. 제3 셀 유닛들 U3 중 하나는 제3 데이터 전송선 DL3에 접속되어 있는 제3 메모리 셀 유닛 MCU3이다. 제4 셀 유닛들 U4 중 하나는 제4 데이터 전송선 DL4에 접속되어 있는 제4 메모리 셀 유닛 MCU4이다. 제3 셀 유닛 U3들 중 하나는 후술하는 제5 데이터 전송선 DL5에 접속되어 있는 제5 메모리 셀 유닛 MCU5이다. 제2 셀 유닛들 U2 중 하나는 후술하는 제6 데이터 전송선 DL6에 접속되어 있는 제6 메모리 셀 유닛 MCU6이다.One of the first cell units U1 is a memory cell unit MCU1 connected to the first data transmission line DL1. One of the second cell units U2 is the second memory cell unit MCU2 connected to the second data transmission line DL2. One of the third cell units U3 is a third memory cell unit MCU3 connected to the third data transmission line DL3. One of the fourth cell units U4 is a fourth memory cell unit MCU4 connected to the fourth data transmission line DL4. One of the third cell units U3 is the fifth memory cell unit MCU5 connected to the fifth data transmission line DL5 described later. One of the second cell units U2 is a sixth memory cell unit MCU6 connected to the sixth data transmission line DL6 described later.

예를 들어, 제1 영역 RG1에서, 저저항 배선 L1 및 그에 인접하는 고저항 배선 L2의 세트들 중 한 세트에 있어서, 저저항 배선 L1이 제1 데이터 전송선 DL1로 여겨질 수 있고, 고저항 배선 L2가 제2 데이터 전송선 DL2로 여겨질 수 있다. 그리고, 제2 영역 RG2에서, 저저항 배선 L1과 그에 인접하는 고저항 배선 L2의 세트들 중 한 세트에 있어서, 제1 데이터 전송선 DL1에 X축 방향으로 인접하는 저저항 배선 L1이 제3 데이터 전송선 DL3으로 여겨질 수 있고, 제2 데이터 전송선 DL2에 X축 방향으로 인접하는 고저항 배선 L2가 제4 데이터 전송선 DL4로 여겨질 수 있다.For example, in the first region RG1, in one of the sets of the low resistance wiring L1 and the high resistance wiring L2 adjacent thereto, the low resistance wiring L1 can be regarded as the first data transmission line DL1, and the high resistance wiring L2 may be regarded as the second data transmission line DL2. In the second region RG2, in one of the sets of the low resistance wiring L1 and the high resistance wiring L2 adjacent thereto, the low resistance wiring L1 adjacent to the first data transmission line DL1 in the X-axis direction is the third data transmission line. It can be regarded as DL3, and the high resistance wiring L2 adjacent to the second data transmission line DL2 in the X-axis direction can be regarded as the fourth data transmission line DL4.

제1 영역 RG1과 제2 영역 RG2 사이의 데이터 전송선 재라우팅부(100)(배선 재라우팅부)는, 예를 들어, 제1 데이터 전송선 DL1 내지 제4 데이터 전송선 DL4를전기적으로 접속시킨다.The data transmission line rerouting unit 100 (wiring rerouting unit) between the first region RG1 and the second region RG2 electrically connects the first data transmission lines DL1 to the fourth data transmission line DL4, for example.

즉, 제2 배선 LL2 중 하나인 제2 데이터 전송선 DL2는 제1 배선 LL1 중 하나인 제1 데이터 전송선 DL1과 Y축 방향으로 인접하고, 제3 배선 LL3 중 하나인 제3 데이터 전송선 DL3은 제1 데이터 전송선 DL1의 X축 방향에서의 연장선 위에 배치되고, 제4 배선 LL4 중 하나인 제4 데이터 전송선 DL4는 제2 데이터 전송선 DL2의 X축 방향에서의 연장선 위에 배치되고, 제4 데이터 전송선 DL4는 제1 영역 RG1과 제2 영역 RG2 사이에서 제1 데이터 전송선 DL1에 전기적으로 접속된다.That is, the second data transmission line DL2 which is one of the second wirings LL2 is adjacent to the first data transmission line DL1 which is one of the first wirings LL1 in the Y-axis direction, and the third data transmission line DL3 which is one of the third wirings LL3 is the first The fourth data transmission line DL4, which is disposed on the extension line in the X-axis direction of the data transmission line DL1, and is one of the fourth wirings LL4, is disposed on the extension line in the X-axis direction of the second data transmission line DL2, and the fourth data transmission line DL4 is formed on the first line. The first data transmission line DL1 is electrically connected between the first region RG1 and the second region RG2.

즉, 제1 데이터 전송선 DL1은 제1 데이터 전송선 DL1로부터 보았을 때 대각선 방향에 위치하는 제4 데이터 전송선 DL4에 전기적으로 접속된다.That is, the first data transmission line DL1 is electrically connected to the fourth data transmission line DL4 located in the diagonal direction when viewed from the first data transmission line DL1.

본 구체예에서는, 제1 영역 RG1의 데이터 전송선 각각이 제2 영역 RG2의 Y축 방향으로 1라인분 시프트된 데이터 전송선에 접속되어 있다.In this specific example, each data transmission line of the first region RG1 is connected to a data transmission line shifted by one line in the Y-axis direction of the second region RG2.

여기서, 제5 데이터 전송선 DL5는 제4 데이터 전송선 DL4의 제3 데이터 전송선 DL3과는 Y축 방향으로 반대인 측에 있어서 제4 데이터 전송선 DL4에 인접하는 저저항 배선 L1로 한다. 제6 데이터 전송선 DL6은 제1 데이터 전송선 DL1의 제2 데이터 전송선 DL2과는 Y축 방향으로 반대인 측에 있어서 제1 데이터 전송선 DL1에 인접하는 고저항 배선 L2로 한다.The fifth data transmission line DL5 is a low resistance wiring L1 adjacent to the fourth data transmission line DL4 on the side opposite to the third data transmission line DL3 of the fourth data transmission line DL4 in the Y-axis direction. The sixth data transmission line DL6 is a high resistance wiring L2 adjacent to the first data transmission line DL1 on the side opposite to the second data transmission line DL2 of the first data transmission line DL1 in the Y-axis direction.

데이터선 재라우팅부(100)는 제2 데이터 전송선 DL2를 제2 영역 RG2의 제5 데이터 전송선 DL5(제5 메모리 셀 유닛 MCU5의 일단부에 접속되어 있음)에 전기적으로 접속시킨다.The data line rerouting unit 100 electrically connects the second data transmission line DL2 to the fifth data transmission line DL5 (connected to one end of the fifth memory cell unit MCU5) in the second area RG2.

데이터선 재라우팅부(100)는 제3 데이터 전송선 DL3을 제1 영역 RG1의 제6 데이터 전송선 DL6(제6 메모리 셀 유닛 MCU6의 일단부에 접속되어 있음)에 전기적으로 접속시킨다.The data line rerouting unit 100 electrically connects the third data transmission line DL3 to the sixth data transmission line DL6 (connected to one end of the sixth memory cell unit MCU6) in the first region RG1.

즉, 제3 배선 LL3 중 다른 하나인 제5 데이터 전송선 DL5는 제4 데이터 전송선 DL4의 제3 데이터 전송선 DL3과는 Y축 방향으로 반대인 측에서 제4 데이터 전송선 DL4에 인접하고 있다. 제2 배선 LL2 중 다른 하나인 제6 데이터 전송선 DL6은 제1 데이터 전송선 DL1의 제2 데이터 전송선 DL2과는 Y축 방향으로 반대인 측에서 제1 데이터 전송선 DL1에 인접하고 있다. 제2 데이터 전송선 DL2는 제1 영역 RG1과 제2 영역 RG2 사이에서 제5 데이터 전송선 DL5에 전기적으로 접속되는 반면, 제3 데이터 전송선 DL3은 제1 영역 RG1과 제2 영역 RG2 사이에서 제6 데이터 전송선 DL6에 전기적으로 접속된다.That is, the fifth data transmission line DL5, which is another one of the third wirings LL3, is adjacent to the fourth data transmission line DL4 on the side opposite to the third data transmission line DL3 of the fourth data transmission line DL4 in the Y-axis direction. The sixth data transmission line DL6, which is another one of the second wirings LL2, is adjacent to the first data transmission line DL1 on the side opposite to the second data transmission line DL2 of the first data transmission line DL1 in the Y-axis direction. The second data transmission line DL2 is electrically connected to the fifth data transmission line DL5 between the first region RG1 and the second region RG2, while the third data transmission line DL3 is the sixth data transmission line between the first region RG1 and the second region RG2. It is electrically connected to the DL6.

이와 같이, 반도체 기억 장치(510)는: 제1 영역 RG1에 제공되고, 복수의 메모리 셀을 포함하는 제1 메모리 셀 유닛 MCU1의 일단부에 접속된 제1 데이터 전송선 DL1, 제1 영역 RG1에 제공되고, Y축 방향으로 제1 데이터 전송선 DL1에 인접하고, 복수의 메모리 셀을 포함하는 제2 메모리 셀 유닛 MCU2의 일단부에 접속되고, 제1 데이터 전송선 DL1보다도 전기 저항이 높은 제2 데이터 전송선 DL2, 제2 영역 RG2에 제공되고, 제1 데이터 전송선 DL1의 X축 방향에서의 연장선 상에서 X축 방향으로 정렬하고, 복수의 메모리 셀을 포함하는 제3 메모리 셀 유닛 MCU3의 일단부에 접속된 제3 데이터 전송선 DL3, 및 제2 영역 RG2에 제공되고, 제2 데이터 전송선 DL2의 X축 방향에서의 연장선 상에서 X축 방향으로 정렬하고, 복수의 메모리 셀을 포함하는 제4 메모리 셀 유닛 MCU4의 일단부에 접속되고, 제3 데이터 전송선 DL3보다도 전기 저항이 높고, 제1 영역 RG1과 제2 영역 RG2 사이에서 제1 데이터 전송선 DL1에 전기적으로 접속된 제4 데이터 전송선 DL4를 포함한다.Thus, the semiconductor memory device 510 is provided in the first area RG1 and provided in the first data transmission line DL1 and the first area RG1 connected to one end of the first memory cell unit MCU1 including a plurality of memory cells. A second data transmission line DL2 adjacent to the first data transmission line DL1 in the Y-axis direction and connected to one end of the second memory cell unit MCU2 including a plurality of memory cells, and having higher electrical resistance than the first data transmission line DL1. A third region provided in the second region RG2 and aligned in the X-axis direction on an extension line in the X-axis direction of the first data transmission line DL1 and connected to one end of the third memory cell unit MCU3 including a plurality of memory cells; At one end of the fourth memory cell unit MCU4 provided in the data transmission line DL3 and the second region RG2 and aligned in the X axis direction on an extension line in the X axis direction of the second data transmission line DL2 and including a plurality of memory cells. connect And the third data transfer line is higher than the electrical resistance DL3, and a first region RG1 and a fourth data transfer line DL4 connection between the second region RG2 electrically connected to the first data transfer line DL1.

이러한 구성에 의해, 제1 데이터 전송선 DL1과 제4 데이터 전송선 DL4의 연속하는 배선은 저저항 배선 L1과 고저항 배선 L2의 조합을 형성한다. 마찬가지로, 제2 데이터 전송선 DL2과 제5 데이터 전송선 DL5의 연속하는 배선도 저저항 배선 L1과 고저항 배선 L2의 조합을 형성한다. 마찬가지로, 제3 데이터 전송선 DL3과 제6 데이터 전송선 DL6의 연속하는 배선도 저저항 배선 L1과 고저항 배선 L2의 조합을 형성한다.With this configuration, the continuous wiring of the first data transmission line DL1 and the fourth data transmission line DL4 forms a combination of the low resistance wiring L1 and the high resistance wiring L2. Similarly, the continuous wiring of the second data transmission line DL2 and the fifth data transmission line DL5 also forms a combination of the low resistance wiring L1 and the high resistance wiring L2. Similarly, the continuous wiring of the third data transmission line DL3 and the sixth data transmission line DL6 also forms a combination of the low resistance wiring L1 and the high resistance wiring L2.

이와 같이, 본 실시 형태에 따른 반도체 기억 장치(510)에서는, 데이터 전송선이 저저항 배선 L1과 고저항 배선 L2의 조합으로 접속됨으로써 배선 저항이 균일화되어, 배선 저항이 높은 데이터 전송선이 없어진다. 이에 의해, 배선의 전기 저항의 변동을 보상할 수 있고, 배선 지연을 억제할 수 있어, 동작 특성 및 신뢰성을 향상할 수 있다.As described above, in the semiconductor memory device 510 according to the present embodiment, the data transmission lines are connected by a combination of the low resistance wiring L1 and the high resistance wiring L2, so that the wiring resistance is uniform, and the data transmission line with high wiring resistance is eliminated. Thereby, the fluctuation | variation of the electrical resistance of wiring can be compensated, wiring delay can be suppressed, and an operating characteristic and reliability can be improved.

한편, 데이터 전송선 재라우팅부(100)를 포함하지 않는 비교예의 반도체 기억 장치에서는, 저저항 배선 L1이 제1 영역 RG1과 제2 영역 RG2 사이에 연속해서 정렬되고, 고저항 배선 L2도 제1 영역 RG1과 제2 영역 RG2 사이에 연속해서 정렬된다. 즉, 이러한 구성은, 예를 들어, 제1 데이터 전송선 DL1과 제3 데이터 전송선 DL3이 서로 접속되고, 제2 데이터 전송선 DL2과 제4 데이터 전송선 DL4이 서로 접속되는 구성에 상당한다. 이로 인해, 예를 들어, 고저항 배선 L2인 제2 데이터 전송선 DL2와 제4 데이터 전송선 DL4의 조합의 데이터 전송선의 배선 지연이 커지고, 동작 특성이 열화하고, 또한, 신뢰성이 열화한다.On the other hand, in the semiconductor memory device of the comparative example which does not include the data transmission line rerouting unit 100, the low resistance wiring L1 is continuously aligned between the first region RG1 and the second region RG2, and the high resistance wiring L2 is also the first region. It is continuously aligned between RG1 and the second region RG2. In other words, this configuration corresponds to, for example, a configuration in which the first data transmission line DL1 and the third data transmission line DL3 are connected to each other, and the second data transmission line DL2 and the fourth data transmission line DL4 are connected to each other. For this reason, the wiring delay of the data transmission line of the combination of the 2nd data transmission line DL2 and the 4th data transmission line DL4 which are high resistance wiring L2 becomes large, for example, deteriorates an operating characteristic and also deteriorates reliability.

이에 대해, 본 실시 형태에 따른 반도체 기억 장치(510)에서는, 데이터선 재라우팅부(100)가 저저항 배선 L1과 고저항 배선 L2을 서로 전기적으로 접속시키는 구성을 채용한다. 이에 의해, 배선 지연을 억제할 수 있고, 동작 특성 및 신뢰성을 향상할 수 있다.In contrast, in the semiconductor memory device 510 according to the present embodiment, the configuration in which the data line rerouting unit 100 electrically connects the low resistance wiring L1 and the high resistance wiring L2 to each other is adopted. Thereby, wiring delay can be suppressed and operation characteristic and reliability can be improved.

데이터 전송선끼리 서로 접속된 상기의 구성은 일례이며, 본 발명은 이에 한정되지 않는다. 각종 변형이 가능하다. 데이터 전송선끼리의 접속의 형태, 즉, 데이터선 재라우팅부(100)의 구성의 구체예에 대해서는 후술한다. The above configuration in which data transmission lines are connected to each other is an example, and the present invention is not limited thereto. Various modifications are possible. The form of connection of data transmission lines, ie, the specific example of the structure of the data line rerouting part 100 is mentioned later.

이하, 본 실시 형태에 따른 제1 실시예의 반도체 기억 장치에 대해서 설명한다.The semiconductor memory device of the first embodiment according to the present embodiment will be described below.

(제1 실시예)(First embodiment)

도 2는 제1 실시예의 반도체 기억 장치의 구성을 예시하는 블록도이다.Fig. 2 is a block diagram illustrating the configuration of the semiconductor memory device of the first embodiment.

제1 실시예에 따른 반도체 기억 장치(511)는 NAND형 EEPROM이다.The semiconductor memory device 511 according to the first embodiment is a NAND type EEPROM.

도 2에 나타낸 바와 같이, 반도체 기억 장치(511)에는 제1 및 제2 메모리 셀 블록(1a 및 1b)이 제공되어 있다. 제1 및 제2 메모리 셀 블록(1a 및 1b)이 제공되는 영역이 각각 제1 및 제2 영역 RG1 및 RG2가 된다. 제1 및 제2 메모리 셀 블록(1a 및 1b)에는, 후술하는 바와 같이, 메모리 셀 유닛(4)이 복수 제공되며, 메모리 셀 유닛(4)은 직렬로 접속된 복수의 불휘발성의 메모리 셀을 포함한다.As shown in FIG. 2, the semiconductor memory device 511 is provided with first and second memory cell blocks 1a and 1b. Regions in which the first and second memory cell blocks 1a and 1b are provided become first and second regions RG1 and RG2, respectively. As will be described later, a plurality of memory cell units 4 are provided in the first and second memory cell blocks 1a and 1b, and the memory cell unit 4 includes a plurality of nonvolatile memory cells connected in series. Include.

반도체 기억 장치(511)는, 데이터 제어선 드라이버(2), 로우 디코더(3), 제어 회로(40), Vpgm 발생 회로(41a), Vpass 발생 회로(41b), Vread 발생 회로(41c), 기판 전위 제어 회로(42), 입/출력 버퍼(45), 감지 증폭기 회로(46), 어드레스 버퍼(47) 및 칼럼 디코더(48)를 더 포함한다.The semiconductor memory device 511 includes a data control line driver 2, a row decoder 3, a control circuit 40, a Vpgm generator circuit 41a, a Vpass generator circuit 41b, a Vread generator circuit 41c, and a substrate. It further includes a potential control circuit 42, an input / output buffer 45, a sense amplifier circuit 46, an address buffer 47, and a column decoder 48.

감지 증폭기 회로(46)는 제1 및 제2 메모리 셀 블록(1a 및 1b)에 제공되는 데이터 전송선의 데이터를 검출하고, 기입 데이터를 유지한다. 감지 증폭기 회로(46)는 데이터 래치를 포함하고 있고, 예를 들어, 플립 플롭 회로를 포함한다.The sense amplifier circuit 46 detects data of the data transmission lines provided to the first and second memory cell blocks 1a and 1b and holds the write data. Sense amplifier circuit 46 includes a data latch and includes, for example, a flip flop circuit.

감지 증폭기 회로(46)는 입/출력 데이터가 입출력되는 입/출력 버퍼(45)에 접속된다. 감지 증폭기 회로(46)로부터 입/출력 버퍼(45)로의 데이터 전송은 어드레스 버퍼(47)로부터 어드레스 신호(47a)를 수신하는 칼럼 디코더(48)의 출력에 의해 제어된다. 입/출력 버퍼(45)는 출력 드라이버 I/O에 접속되어 있다.The sense amplifier circuit 46 is connected to an input / output buffer 45 into which input / output data is input / output. Data transfer from the sense amplifier circuit 46 to the input / output buffer 45 is controlled by the output of the column decoder 48 which receives the address signal 47a from the address buffer 47. The input / output buffer 45 is connected to the output driver I / O.

로우 디코더(3)는 제1 및 제2 메모리 셀 블록(1a 및 1b)의 메모리 셀을 선택한다. 구체적으로는, 로우 디코더(3)는, 후술하는 제어 게이트선 및 후술하는 선택 게이트선을 제어한다.The row decoder 3 selects memory cells of the first and second memory cell blocks 1a and 1b. Specifically, the row decoder 3 controls the control gate line to be described later and the selection gate line to be described later.

기판 전위 제어 회로(42)는 제1 및 제2 메모리 셀 블록(1a 및 1b)이 형성되는, 예를 들어, p형 기판(또는 p형 웰)의 전위를 제어한다. 기판 전위 제어 회로(42)의 전압은, 특히, 소거 시에 10V 이상의 소거 전압으로 승압이 가능한 것이 바람직하다.The substrate potential control circuit 42 controls the potential of, for example, a p-type substrate (or p-type well) in which the first and second memory cell blocks 1a and 1b are formed. In particular, it is preferable that the voltage of the substrate potential control circuit 42 can be boosted to an erase voltage of 10 V or more during erasing.

Vpgm 발생 회로(41a)는, 제1 및 제2 메모리 셀 블록(1a 및 1b) 중 선택된 메모리 셀에 데이터를 기입할 때에 사용되는 기입 전압 Vpgm을 발생시킨다. 기입 전압 Vpgm은 전원 전압보다 높게 승압된다.The Vpgm generation circuit 41a generates the write voltage Vpgm used when writing data to the selected memory cells of the first and second memory cell blocks 1a and 1b. The write voltage Vpgm is boosted higher than the power supply voltage.

Vpass 발생 회로(41b)는, 데이터 기입 시에 선택되지 않은 메모리 셀에 부여되는 기입용 중간 전압 Vpass를 발생시킨다.The Vpass generation circuit 41b generates the write intermediate voltage Vpass applied to the memory cells not selected at the time of data writing.

Vread 발생 회로(41c)는, 데이터 판독 시에 선택되지 않은 메모리 셀에 부여되는 판독용 중간 전압 Vread를 발생시킨다. The Vread generation circuit 41c generates a read intermediate voltage Vread which is applied to a memory cell that is not selected at the time of data reading.

Vpgm 발생 회로(41a), Vpass 발생 회로(41b) 및 Vread 발생 회로(41c)는 기입, 소거 및 판독의 각 상태에 있어서 필요한 전압 출력을 데이터 제어선 드라이버(2)에 제공하기 위해 제어 회로(40)에 의해 제어된다.The Vpgm generating circuit 41a, the Vpass generating circuit 41b, and the Vread generating circuit 41c provide the control circuit 40 to provide the data control line driver 2 with the necessary voltage output in each state of writing, erasing and reading. Is controlled by

기입 전압 Vpgm은, 예를 들어, 10V(볼트) 이상, 30V 이하의 전압이다. 기입용 중간 전압 Vpass는, 예를 들어, 3V 이상, 15V 이하의 전압이다. 판독용 중간 전압 Vread는, 예를 들어, 1V 이상, 9V 이하의 전압이다.The write voltage Vpgm is a voltage of 10 V or more and 30 V or less, for example. The intermediate voltage Vpass for writing is a voltage of 3 V or more and 15 V or less, for example. The intermediate voltage Vread for reading is a voltage of 1V or more and 9V or less, for example.

데이터 제어선 드라이버(2)는, 로우 디코더(3)의 출력에 따라 기입 또는 판독에 필요한 메모리 셀의 후술하는 제어 게이트에 상기의 각 전압을 인가하는 스위치 회로이다.The data control line driver 2 is a switch circuit which applies each of the above voltages to a control gate, which will be described later, of a memory cell required for writing or reading in accordance with the output of the row decoder 3.

도 3은 제1 실시예의 반도체 기억 장치의 구성을 예시하는 모식적 회로도이다.3 is a schematic circuit diagram illustrating the configuration of the semiconductor memory device of the first embodiment.

도 3에 나타낸 바와 같이, 반도체 기억 장치(511)에는 제1 및 제2 메모리 셀 블록(1a 및 1b)이 제공된다.As shown in FIG. 3, the semiconductor memory device 511 is provided with first and second memory cell blocks 1a and 1b.

제1 및 제2 메모리 셀 블록(1a 및 1b)은 복수의 메모리 셀 유닛(4)을 포함한다. 복수의 메모리 셀 유닛(4)의 각각에 복수의 데이터 제어선(7)이 접속되어 있다.The first and second memory cell blocks 1a and 1b include a plurality of memory cell units 4. A plurality of data control lines 7 are connected to each of the plurality of memory cell units 4.

메모리 셀 유닛(4)의 단부의 각각에는 복수의 메모리 셀 유닛(4) 중 1개의 메모리 셀 유닛(4)을 선택해서 이 메모리 셀 유닛(4)을 데이터 전송선 BL(데이터 전송선 BL1 내지 BL2n+1)에 접속시키기 위해 선택 트랜지스터가 배치되어 있다. 각각의 선택 트랜지스터의 게이트 전극은 선택 게이트선(5) 및 선택 게이트선(6)에 각각 접속되어 있다.At each end of the memory cell unit 4, one memory cell unit 4 of the plurality of memory cell units 4 is selected and the memory cell unit 4 is transferred to the data transfer lines BL (data transfer lines BL1 to BL2n + 1). Select transistors are arranged to be connected. The gate electrode of each select transistor is connected to the select gate line 5 and the select gate line 6, respectively.

데이터 전송선 BL은 데이터 제어선(7)과 서로 직교하는 방향으로 연장하고, 데이터 제어선(7)과 서로 직교하는 방향으로 소정의 간격을 두고 배치되어 있다.The data transmission line BL extends in the direction orthogonal to the data control line 7 and is arranged at predetermined intervals in the direction orthogonal to the data control line 7.

메모리 셀 유닛(4)에 포함되는 메모리 셀 MC는 데이터 전송선 BL과 데이터 제어선(7) 간의 교점에 제공된다. 메모리 셀 MC 각각은 독립적으로 데이터의 기입, 유지, 소거 및 판독이 가능하다.The memory cell MC included in the memory cell unit 4 is provided at the intersection between the data transmission line BL and the data control line 7. Each memory cell MC can independently write, hold, erase, and read data.

메모리 셀 유닛(4)은 데이터 전송선 BL의 정렬 방향(X축 방향) 및 데이터 제어선(7)의 정렬 방향(Y축 방향)을 따라 복수 제공된다. 적어도 Y축 방향을 따라 배열된 복수의 메모리 셀 유닛(4)이 제1 메모리 셀 블록(1a)에 포함되고, 적어도 Y축 방향을 따라 배열된 다른 복수의 메모리 셀 유닛(4)이 제2 메모리 셀 블록(1b)에 포함된다.The memory cell unit 4 is provided in plurality along the alignment direction (X-axis direction) of the data transmission line BL and the alignment direction (Y-axis direction) of the data control line 7. The plurality of memory cell units 4 arranged at least in the Y-axis direction are included in the first memory cell block 1a, and the plurality of other memory cell units 4 arranged in at least the Y-axis direction are included in the second memory. It is included in the cell block 1b.

도 3에서는 2개의 메모리 셀 블록(제1 및 제2 메모리 셀 블록(1a 및 1b))이 제공되어 있지만, 본 발명은 이에 한정되지 않는다. 메모리 셀 블록의 수는 3개 이상일 수 있다. 어드레스 디코딩 때문에, 메모리 셀 블록의 수가 2의 승수(power-of-two)의 정수인 것이 바람직하다.Although two memory cell blocks (first and second memory cell blocks 1a and 1b) are provided in FIG. 3, the present invention is not limited thereto. The number of memory cell blocks may be three or more. For address decoding, it is preferable that the number of memory cell blocks is an integer power-of-two.

복수의 메모리 셀 유닛(4)에 접속된 데이터 제어선(7)(즉, 데이터 제어선 WL이며, 예를 들어, 데이터 제어선 WL11 내지 WL1b 및 데이터 제어선 WL21 내지 WL2b)의 일단부에는, 데이터 제어선(7)을 구동하는 데이터 제어선 드라이버(2)(데이터 제어선 드라이버(2a 및 2b))가 제공되어 있다. 데이터 제어선 드라이버(2a)에는 데이터 제어선 WL11 내지 WL1b 및 선택 게이트선(5)이 접속되어 있고, 데이터 제어선 드라이버(2b)에는 데이터 제어선 WL21 내지 WL2b 및 선택 게이트선(5)이 접속되어 있다.Data is provided at one end of the data control line 7 (that is, the data control line WL, for example, the data control lines WL11 to WL1b and the data control lines WL21 to WL2b) connected to the plurality of memory cell units 4. A data control line driver 2 (data control line drivers 2a and 2b) for driving the control line 7 is provided. Data control lines WL11 to WL1b and the selection gate line 5 are connected to the data control line driver 2a. Data control lines WL21 to WL2b and the selection gate line 5 are connected to the data control line driver 2b. have.

도 3에 예시한 바와 같이, X축 방향으로 인접하는 복수의 메모리 셀 유닛(4)에 있어서, 데이터 제어선 드라이버(2)의 배치를 쉽게 하고 1개의 메모리 셀 블록(예를 들어, 제1 메모리 셀 블록(1a))의 데이터 제어선(7) 사이의 스큐(skew)를 일치(match)시키기 위해, 데이터 제어선 드라이버(2)는 메모리 셀 블록의 양단부에 각각 제공되는 2개의 데이터 제어선 드라이버(2a 및 2b)로 분할된다.As illustrated in FIG. 3, in the plurality of memory cell units 4 adjacent in the X-axis direction, the arrangement of the data control line driver 2 is facilitated, and one memory cell block (for example, the first memory) is provided. In order to match the skew between the data control lines 7 of the cell block 1a, the data control line driver 2 is provided with two data control line drivers respectively provided at both ends of the memory cell block. Divided into 2a and 2b.

데이터 제어선 드라이버(2a 및 2b)는, 로우 어드레스 선택 회로(3a 및 3b)에 각각 접속되어 있다. 데이터 제어선 WL11 내지 WL1b에 접속된 메모리 셀 MC 및 데이터 제어선 WL21 내지 WL2b에 접속된 메모리 셀 MC은 각각 독립적으로 블록 단위로 선택될 수 있다.The data control line drivers 2a and 2b are connected to the row address selection circuits 3a and 3b, respectively. The memory cells MC connected to the data control lines WL11 to WL1b and the memory cells MC connected to the data control lines WL21 to WL2b may be independently selected in block units.

상기에서는, 데이터 제어선 드라이버(2)는 도면 중의 좌우에서 데이터 제어선 드라이버(2a 및 2b)로 분단되어 있지만, 데이터 제어선 드라이버(2)는, 예를 들어, 우측 또는 좌측의 한 쪽에 제공되어 있어도 된다.In the above, the data control line driver 2 is divided into the data control line drivers 2a and 2b in the left and right in the figure, but the data control line driver 2 is provided on one side of the right side or the left side, for example. You may be.

제1 메모리 셀 블록(1a)에서, 각각의 메모리 셀 유닛(4)의 일단부에 선택 게이트선(5)(블록 선택선 SG11)이 제공되고, 타단부에 선택 게이트선(6)(블록 선택선 SG12)이 제공되어 있다. 또한, 제2 메모리 셀 블록(1b)에서, 각각의 메모리 셀 유닛(4)의 일단부에 선택 게이트선(5)(블록 선택선 SG21)이 제공되고, 타단부에 선택 게이트선(6)(블록 선택선 SG22)이 제공되어 있다. 선택 게이트선(5) 및 선택 게이트선(6)은 데이터 제어선(7)에 대하여 평행하게 제공된다.In the first memory cell block 1a, a selection gate line 5 (block selection line SG11) is provided at one end of each memory cell unit 4, and a selection gate line 6 (block selection at the other end thereof. Line SG12) is provided. Further, in the second memory cell block 1b, a selection gate line 5 (block selection line SG21) is provided at one end of each memory cell unit 4, and the selection gate line 6 (at the other end). Block selection line SG22) is provided. The selection gate line 5 and the selection gate line 6 are provided in parallel to the data control line 7.

도면을 알아보기 쉽게 하기 위해 도 3에 도시되어 있지는 않지만, 메모리 셀 유닛(4)과 데이터 전송선 BL(데이터 전송선 BL1 내지 BL2n)은 서로 접속되어 있다. 구체적으로는, 메모리 셀 유닛(4)과 데이터 전송선 BL은 선택 게이트선(5 또는 6) 중 어느 하나의 측에서 서로 접속된다.Although not shown in FIG. 3 for easy understanding of the drawings, the memory cell unit 4 and the data transmission lines BL (data transmission lines BL1 to BL2n) are connected to each other. Specifically, the memory cell unit 4 and the data transfer line BL are connected to each other on either side of the selection gate line 5 or 6.

데이터 전송선 BL의 일단부에는 감지 증폭기 회로(46-1, 46-2)가 접속된다. 구체적으로는, 감지 증폭기 회로(46-1, 46-2)는 메모리 셀 블록(제1 및 제2 메모리 셀 블록(1a 및 1b))의 내에 및 그 사이에 매립되는 것이 아니고, 데이터 전송선 BL의 일단부의 동일한 측에 집합적으로 배치되어 있다. 즉, 반도체 기억 장치(511)는, 제2 메모리 셀 블록(1b)의 제1 메모리 셀 블록(1a)과는 반대인 측에 제공된 복수의 제1 감지 증폭기 회로(46-1) 및, 제2 메모리 셀 블록(1b)의 제1 메모리 셀 블록(1a)과는 반대인 측에 제공된 복수의 제2 감지 증폭기 회로(46-2)를 포함하고, 복수의 제3 배선 LL3의 각각의 일단부는 복수의 제1 감지 증폭기 회로(46-1) 각각에 접속되고, 복수의 제4 배선 LL4의 각각의 일단부는 복수의 제2 감지 증폭기 회로(46-2) 각각에 접속된다. 이에 의해, 메모리 셀 MC의 패턴 주기성을 유지할 수 있고, 배선을 메모리 셀 블록의 한 측에 집중할 수 있으므로 배선이 공유되어 감소될 수 있다. 이에 의해, 메모리 셀 MC에 의해 점유되는 반도체 기억 장치(511) 내의 비율을 상승시킬 수 있다. The sense amplifier circuits 46-1 and 46-2 are connected to one end of the data transmission line BL. Specifically, the sense amplifier circuits 46-1 and 46-2 are not embedded in and between the memory cell blocks (the first and second memory cell blocks 1a and 1b), but instead of the data transmission line BL. It is arrange | positioned collectively on the same side of one end. That is, the semiconductor memory device 511 includes a plurality of first sense amplifier circuits 46-1 provided on the side opposite to the first memory cell block 1a of the second memory cell block 1b, and the second. A plurality of second sense amplifier circuits 46-2 provided on the side opposite to the first memory cell block 1a of the memory cell block 1b, wherein one end of each of the plurality of third wirings LL3 is provided in plurality; One end of each of the plurality of fourth wirings LL4 is connected to each of the plurality of second sense amplifier circuits 46-2. As a result, the pattern periodicity of the memory cell MC can be maintained, and since the wiring can be concentrated on one side of the memory cell block, the wiring can be shared and reduced. Thereby, the ratio in the semiconductor memory device 511 occupied by the memory cell MC can be increased.

도 4a 및 도 4b는 제1 실시예의 반도체 기억 장치의 구성을 예시하는 모식도이다.4A and 4B are schematic diagrams illustrating the configuration of the semiconductor memory device of the first embodiment.

즉, 도 4a는 반도체 기억 장치(511)의 메모리 셀 유닛(4)의 회로를 예시하는 회로도이다. 도 4b는 반도체 기억 장치(511)의 메모리 셀 유닛(4)의 구성을 예시하는 모식적인 평면도이다. 도 4b에서는, 메모리 셀의 구조를 이해하기 쉽게 하기 위해서 데이터 전송선 BL보다 아래의 구조만을 나타내고 있다.That is, FIG. 4A is a circuit diagram illustrating a circuit of the memory cell unit 4 of the semiconductor memory device 511. 4B is a schematic plan view illustrating the configuration of the memory cell unit 4 of the semiconductor memory device 511. In FIG. 4B, only the structure below the data transmission line BL is shown in order to make the structure of the memory cell easier to understand.

도 5a 및 도 5b는 제1 실시예의 반도체 기억 장치의 구성을 예시하는 모식적 단면도이다.5A and 5B are schematic cross-sectional views illustrating the structure of the semiconductor memory device of the first embodiment.

즉, 도 5a는 도 4b의 B-B'선을 따른 단면도이며, 도 5b는 도 4b의 A-A'선을 따른 단면도이다.That is, FIG. 5A is a cross-sectional view along the line B-B 'of FIG. 4B, and FIG. 5B is a cross-sectional view along the line A-A' of FIG. 4B.

도 4a에 나타낸 바와 같이, 메모리 셀 유닛(4)은 복수의 메모리 셀 MC(메모리 셀 M1 내지 Mb)를 포함한다. 여기서, 메모리 셀 MC의 수는 b개(b는 2 이상의 정수)이다.As shown in Fig. 4A, the memory cell unit 4 includes a plurality of memory cells MC (memory cells M1 to Mb). Here, the number of memory cells MC is b (b is an integer of 2 or more).

메모리 셀 MC는 불휘발성의 메모리 셀이다. 복수의 메모리 셀 MC는 직렬로 접속되어, 복수의 메모리 셀 MC의 일단부가 선택 트랜지스터 S1을 통해 데이터 전송선 BL에 접속된다. 복수의 메모리 셀 MC의 타단부는 선택 트랜지스터 S2를 통해 공통 소스선 SL에 접속된다.The memory cell MC is a nonvolatile memory cell. The plurality of memory cells MC are connected in series, and one end of the plurality of memory cells MC is connected to the data transmission line BL through the selection transistor S1. The other ends of the plurality of memory cells MC are connected to the common source line SL through the selection transistor S2.

복수의 메모리 셀 MC의 트랜지스터는 동일한 웰 위에 형성되어 있다.Transistors of the plurality of memory cells MC are formed on the same well.

여기서, 메모리 셀 MC의 수 b는, 예를 들어, 16, 32, 34, 66, 68, 130 또는 132일 수 있다. 메모리 셀 MC의 수 b는, k를 3 이상의 정수로 했을 때, 2k, 2k+2 또는 2k+4인 것이 바람직하다. 예를 들어, 메모리 셀 MC의 수가 2k+2 또는 2k+4인 경우는 2개 또는 4개의 더미 워드선이 제공되는 경우에 대응한다.Here, the number b of memory cells MC may be, for example, 16, 32, 34, 66, 68, 130, or 132. The number b of memory cells MC is preferably 2 k , 2 k +2 or 2 k +4 when k is an integer of 3 or more. For example, the case where the number of memory cells MC is 2 k +2 or 2 k +4 corresponds to the case where two or four dummy word lines are provided.

또한, 도 3에 예시한 바와 같이, 1 이상의 정수인 블록 인덱스 n을 사용하면, 메모리 셀 M1 내지 Mb의 제어 전극은 각각 데이터 제어선 WLn1 내지 WLnb에 접속된다.As shown in Fig. 3, when block index n, which is an integer of 1 or more, is used, the control electrodes of the memory cells M1 to Mb are connected to the data control lines WLn1 to WLnb, respectively.

데이터 전송선 BL을 따른 복수의 메모리 셀 유닛(4) 중 하나의 메모리 셀 유닛을 선택해서 이 하나의 메모리 셀 유닛(4)을 데이터 전송선 BL에 접속하기 위해, 선택 트랜지스터 S1의 제어 전극은 블록 선택선(블록 선택선 SGn1 또는 SSL이라고 함)에 접속된다.In order to select one memory cell unit of the plurality of memory cell units 4 along the data transfer line BL and connect this one memory cell unit 4 to the data transfer line BL, the control electrode of the selection transistor S1 is a block select line. (Called block select line SGn1 or SSL).

선택 트랜지스터 S2의 제어 전극은 블록 선택선(블록 선택선 SGn2 또는 GSL이라고 함)에 접속된다.The control electrode of the selection transistor S2 is connected to a block selection line (called block selection line SGn2 or GSL).

즉, 메모리 셀 유닛(4)은 NAND형 메모리 셀 유닛이다.That is, the memory cell unit 4 is a NAND type memory cell unit.

메모리 셀 유닛(4)에는 선택 게이트선(5 또는 6) 중 어느 한쪽이 제공되면 충분하다. 선택 게이트선(5 및 6)은 데이터 제어선(7)과 동일한 방향으로 정렬되는 것이 고밀도화를 위해서는 바람직하다.It is sufficient that either one of the selection gate lines 5 or 6 is provided in the memory cell unit 4. It is preferable for the select gate lines 5 and 6 to be aligned in the same direction as the data control line 7 for the purpose of higher density.

도 4b, 도 5a 및 도 5b를 참조하여 메모리 셀 유닛(4)의 구성의 예에 대해서 설명한다.An example of the configuration of the memory cell unit 4 will be described with reference to FIGS. 4B, 5A, and 5B.

도 4b, 도 5a 및 도 5b에 나타낸 바와 같이, p형 실리콘 기판(121) 위에 n형 실리콘 영역(122)이 제공되고, n형 실리콘 영역(122) 위에 p형 실리콘 영역(123)이 제공된다. p형 실리콘 영역(123)은 소자 분리 절연막(124)에 의해 복수의 영역으로 분단되어 있다.As shown in FIGS. 4B, 5A, and 5B, an n-type silicon region 122 is provided over the p-type silicon substrate 121, and a p-type silicon region 123 is provided over the n-type silicon region 122. . The p-type silicon region 123 is divided into a plurality of regions by the element isolation insulating film 124.

p형 실리콘 영역(123) 상에 터널 게이트 절연막(125)을 통해 부유 게이트(126)가 제공된다.The floating gate 126 is provided on the p-type silicon region 123 through the tunnel gate insulating layer 125.

p형 실리콘 영역(123)에서, 예를 들어, 붕소 불순물 농도는 1014㎝-3 내지 1019㎝-3 사이이다. 터널 게이트 절연막(125)은, 예를 들어, 실리콘 산화막, 실리콘 산질화막 또는 실리콘 질화막 또는 이들을 포함하는 적층막을 포함할 수 있다. 터널 게이트 절연막(125)의 두께는, 예를 들어, 1㎚(나노미터) 내지 20㎚일 수 있다. 부유 게이트(126)는, 예를 들어, 폴리실리콘을 포함할 수 있고, 부유 게이트(126)의 두께는 예를 들어 10㎚ 내지 500㎚일 수 있다.In the p-type silicon region 123, for example, the boron impurity concentration is between 10 14 cm −3 and 10 19 cm −3 . The tunnel gate insulating layer 125 may include, for example, a silicon oxide film, a silicon oxynitride film, a silicon nitride film, or a laminated film including the same. The thickness of the tunnel gate insulating layer 125 may be, for example, 1 nm (nanometer) to 20 nm. Floating gate 126 may include, for example, polysilicon, and the thickness of floating gate 126 may be, for example, between 10 nm and 500 nm.

층간 절연막(150)을 통해 부유 게이트(126) 상에 제어 게이트(127)가 제공된다. 　층간 절연막(150)은, 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막, 실리콘 질화막/실리콘 산화막/실리콘 질화막/실리콘 산화막/실리콘 질화막의 적층막, 실리콘 산화막/AlOx막/실리콘 산화막의 적층막, 실리콘 산화막/HfAlOx막/실리콘 산화막의 적층막, 실리콘 산화막/HfOx막/실리콘 산화막의 적층막, 실리콘 산화막 등을 포함할 수 있다. 층간 절연막(150)의 두께는, 예를 들어, 2㎚ 내지 30㎚일 수 있다.The control gate 127 is provided on the floating gate 126 through the interlayer insulating layer 150. The interlayer insulating film 150 is a laminated film of a silicon oxide film / silicon nitride film / silicon oxide film, a silicon nitride film / silicon oxide film / silicon nitride film / silicon oxide film / silicon nitride film, a silicon oxide film / AlO x film / silicon oxide film, And a lamination film of a silicon oxide film / HfAlO x film / silicon oxide film, a lamination film of a silicon oxide film / HfO x film / silicon oxide film, a silicon oxide film, and the like. The thickness of the interlayer insulating layer 150 may be, for example, 2 nm to 30 nm.

제어 게이트(127)는, 예를 들어, 폴리실리콘, WSi(텅스텐 실리사이드), CoSi(코발트 실리사이드), NiSi(니켈 실리사이드), 텅스텐과 폴리실리콘의 적층막 등을 포함할 수 있다. 제어 게이트(127)의 두께는, 예를 들어, 10㎚ 내지 500㎚일 수 있다. 제어 게이트(127)는 도 3에 예시한 데이터 제어선(7) 및 선택 게이트선(5 및 6)에 상당하는 게이트 배선이다.The control gate 127 may include, for example, polysilicon, WSi (tungsten silicide), CoSi (cobalt silicide), NiSi (nickel silicide), a laminated film of tungsten and polysilicon, and the like. The thickness of the control gate 127 may be, for example, 10 nm to 500 nm. The control gate 127 is a gate wiring corresponding to the data control line 7 and the selection gate lines 5 and 6 illustrated in FIG. 3.

도 5a에 예시한 바와 같이, 각각의 소자의 부유 게이트(126)의 위치까지 소자 분리 절연막(124)을 제공하여 부유 게이트(126)와 제어 게이트(127) 간의 커플링비를 증가시키는 것이 바람직하다.As illustrated in FIG. 5A, it is preferable to increase the coupling ratio between the floating gate 126 and the control gate 127 by providing the device isolation insulating film 124 up to the position of the floating gate 126 of each device.

도 4b에 예시한 바와 같이, 제어 게이트(127)는 인접하는 메모리 셀 유닛(4) 사이에서 서로 접속되어 Y축 방향에 있어서 메모리 셀 블록(제1 메모리 셀 블록(1a))의 경계까지 연속하고 있다.As illustrated in FIG. 4B, the control gates 127 are connected to each other between adjacent memory cell units 4 so as to continue to the boundary of the memory cell block (first memory cell block 1a) in the Y-axis direction. have.

게이트 전극들(부유 게이트(126)와 제어 게이트(127))의 X축 방향에서의 측면에는 측벽 절연막(143)이 제공된다. 측벽 절연막(143)은, 예를 들어, 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있고, 측벽 절연막(143)의 두께는, 예를 들어, 5㎚ 내지 200㎚일 수 있다.Sidewall insulating films 143 are provided on the side surfaces of the gate electrodes (the floating gate 126 and the control gate 127) in the X-axis direction. The sidewall insulating film 143 may include, for example, a silicon nitride film or a silicon oxide film, and the thickness of the sidewall insulating film 143 may be, for example, 5 nm to 200 nm.

이 게이트 전극들(부유 게이트(126)와 제어 게이트(127))의 양측의 p형 실리콘 영역(123)에는 소스/드레인 전극이 되는 n형 확산층(128)이 제공된다.The p-type silicon region 123 on both sides of the gate electrodes (the floating gate 126 and the control gate 127) is provided with an n-type diffusion layer 128 serving as a source / drain electrode.

n형 확산층(128), 부유 게이트(126) 및 제어 게이트(127)는 부유 게이트형 불휘발성 EEPROM 셀 트랜지스터를 형성한다.The n-type diffusion layer 128, the floating gate 126, and the control gate 127 form a floating gate type nonvolatile EEPROM cell transistor.

이 셀은, 채널로부터 터널 게이트 절연막(125)을 통해 터널 전류로서 부유 게이트(126)에 주입된 전하를 저장함으로써 디지털 비트 정보를 저장하고, 그 전하량에 따른 MOSFET의 컨덕턴스 변화를 측정함으로써 정보를 판독하는 불휘발성 반도체 메모리를 형성한다. 부유 게이트(126)의 게이트 길이(X축 방향에서의 부유 게이트(126)의 폭)는, 예를 들어, 0.01㎛(마이크로미터) 이상, 0.5㎛ 이하일 수 있다. 소스/드레인 영역을 형성하는 n형 확산층(128)은, 예를 들어, 인, 비소 및 안티몬 중에서 선택된 적어도 어느 하나의 표면 농도가 1017㎝-3 내지 1021㎝-3 이 되게 도핑된다. n형 확산층(128)의 깊이는, 예를 들어, 10㎚ 내지 500㎚이다.The cell stores digital bit information by storing charge injected from the channel into the floating gate 126 as tunnel current through the tunnel gate insulating film 125, and reads the information by measuring the change in conductance of the MOSFET according to the amount of charge. To form a nonvolatile semiconductor memory. The gate length (width of the floating gate 126 in the X-axis direction) of the floating gate 126 may be, for example, 0.01 μm (micrometer) or more and 0.5 μm or less. The n-type diffusion layer 128 forming the source / drain regions is doped such that, for example, the surface concentration of at least one selected from phosphorus, arsenic, and antimony is from 10 17 cm −3 to 10 21 cm −3 . The depth of n-type diffused layer 128 is 10 nm-500 nm, for example.

n형 확산층(128)은 인접하는 메모리 셀 MC에 의해 공유되어 NAND 접속을 실현한다.The n-type diffusion layer 128 is shared by adjacent memory cells MC to realize a NAND connection.

이와 같이, 메모리 셀 MC(즉, 예를 들어, 복수의 제1 셀 유닛에 포함되는 복수의 메모리 셀 MC 각각)는: 제1 도전형의 제1 확산 영역과 제1 도전형의 제2 확산 영역(n형 확산층(128))을 포함하는 제2 도전형의 반도체층(예를 들어, p형 실리콘 영역(123)), 제1 확산 영역과 제2 확산 영역 사이의 반도체층 상에 제공된 기억막(예를 들어, 부유 게이트(126)), 기억막 상에 제공된 제어 게이트(제어 게이트(127))를 포함한다. 이 기억막은 부유 게이트(126)라 할 수 있다. 단, 기억막은, 예를 들어, 실리콘 질화막 등의 절연막의 전하 축적층을 포함할 수 있다.As such, the memory cells MC (ie, each of the plurality of memory cells MC included in the plurality of first cell units, for example) are: a first diffusion region of a first conductivity type and a second diffusion region of a first conductivity type. a second conductive semiconductor layer (for example, p-type silicon region 123) including (n-type diffusion layer 128), a storage film provided on the semiconductor layer between the first diffusion region and the second diffusion region (For example, floating gate 126) and a control gate (control gate 127) provided on the memory film. This memory film may be referred to as the floating gate 126. However, the memory film may include, for example, a charge storage layer of an insulating film such as a silicon nitride film.

도 4b 및 도 5b에 예시한 바와 같이, 게이트 전극(127SSL) 및 게이트 전극(127GSL)은 도 3에 예시한 선택 게이트선(6) 및 선택 게이트선(5)(블록 선택선)에 접속된 게이트 전극이다. 게이트 전극(127SSL) 및 게이트 전극(127GSL)은 제어 게이트(127)와 동일한 층에 있다.As illustrated in FIGS. 4B and 5B, the gate electrode 127 SSL and the gate electrode 127 GSL are connected to the selection gate line 6 and the selection gate line 5 (block selection line) illustrated in FIG. 3. Gate electrode. Gate electrode 127 SSL and gate electrode 127 GSL are on the same layer as control gate 127.

게이트 전극(127SSL) 및 게이트 전극(127GSL)의 부분에 있어서, 층간 절연막(150)을 생략하고, 부유 게이트(126)와 게이트 전극(127SSL)을 서로 접속하고, 부유 게이트(126)와 게이트 전극(127GSL)을 서로 접속함으로써 저항을 저감할 수 있다.In the portions of the gate electrode 127 SSL and the gate electrode 127 GSL , the interlayer insulating film 150 is omitted, the floating gate 126 and the gate electrode 127 SSL are connected to each other, and the floating gate 126 and The resistance can be reduced by connecting the gate electrodes 127 GSL to each other.

게이트 전극(127SSL) 및 게이트 전극(127GSL)의 게이트 길이는 메모리 셀 MC의 게이트 전극의 게이트 길이보다도 길고, 예를 들어, 0.02㎛ 이상, 1㎛ 이하로 설정될 수 있다. 이에 의해, 블록 선택 시와 블록 비선택 시 간의 온/오프비를 크게 확보할 수 있고, 프로그래밍 및 판독에서의 오작동을 방지할 수 있다.The gate length of the gate electrode 127 SSL and the gate electrode 127 GSL is longer than the gate length of the gate electrode of the memory cell MC, and may be set to, for example, 0.02 μm or more and 1 μm or less. As a result, the on / off ratio between block selection and block non-selection time can be largely secured, and malfunctions in programming and reading can be prevented.

n형 확산층(128) 중 하나인 데이터 전송선측 확산층(128d)은, 콘택트(139) 및 콘택트(130d)를 통해 데이터 전송선(136)(데이터 전송선 BL)에 접속된다.The data transmission line side diffusion layer 128 d , which is one of the n-type diffusion layers 128, is connected to the data transmission line 136 (data transmission line BL) via the contact 139 and the contact 130 d .

데이터 전송선(136)은, 예를 들어, Cu, 텅스텐, 텅스텐 실리사이드 및 알루미늄 등을 포함할 수 있다.The data transmission line 136 may include, for example, Cu, tungsten, tungsten silicide, aluminum, or the like.

콘택트(139)는 데이터 전송선(136)과 중간 배선층(133d) 사이의 콘택트이며, 콘택트(130d)는 중간 배선층(133d)과 데이터 전송선측 확산층(128d) 사이의 콘택트이다.The contact 139 is a contact between the data transmission line 136 and the intermediate wiring layer 133 d , and the contact 130 d is a contact between the intermediate wiring layer 133 d and the data transmission line side diffusion layer 128 d .

중간 배선층(133d)은 데이터 전송선(136)으로부터 n형 확산층(128)까지의 접속에서 생략될 수 있지만, 중간 배선층(133d)을 제공하고 중간 배선층(133d)을 후술하는 데이터 전송선 재라우팅부(100)의 일부로서 사용함으로써, 도전층의 수의 증가를 방지할 수 있다.An intermediate wiring layer (133 d) can be omitted in connection to the n-type diffusion layer 128 from the data transmission line 136, but provides an intermediate wiring layer (133 d) and the data transfer line rerouting below the intermediate wiring layer (133 d) By using as a part of the part 100, the increase in the number of conductive layers can be prevented.

n형 확산층(128) 중 하나인 소스선측 확산층(128s)은 콘택트(130s)를 통해 공통 소스선 SL이 되는 중간 배선층(133)에 접속된다. 공통 소스선 SL은 인접하는 메모리 셀 블록(예를 들어, 제1 및 제2 메모리 셀 블록(1a 및 1b)) 사이에서 접속되도록 Y축 방향으로 연속해서 제공된다.The source line side diffusion layer 128 s which is one of the n-type diffusion layers 128 is connected to the intermediate wiring layer 133 which becomes the common source line SL through the contact 130 s . The common source line SL is continuously provided in the Y-axis direction so as to be connected between adjacent memory cell blocks (for example, the first and second memory cell blocks 1a and 1b).

n형 확산층(128)을 Y축 방향을 따라 인접하는 메모리 셀 블록들 간의 경계까지 연장시켜 이것을 소스선(공통 소스선 SL)으로 사용해도 좋다.The n-type diffusion layer 128 may be extended to the boundary between adjacent memory cell blocks along the Y-axis direction and used as a source line (common source line SL).

상기의 콘택트(콘택트(139), 콘택트(130d) 및 콘택트(130s))는, 예를 들어, n형 또는 p형 도핑된 폴리실리콘, 텅스텐, 텅스텐 실리사이드, Cu, Al, TiN, Ti 등을 포함할 수 있다. 콘택트는 이 재료를 콘택트 홀에 매립한 도전체 영역일 수 있다.Wherein the contact (the contact 139, a contact (130 d) and contact (130 s)), for example, n-type or p-type doped polysilicon, tungsten, tungsten silicide, Cu, Al, TiN, Ti, etc. It may include. The contact may be a conductor region embedding this material in a contact hole.

중간 배선층(133d) 및 중간 배선층(133)은, 예를 들어, n형 또는 p형 도핑된 폴리실리콘, 텅스텐, 텅스텐 실리사이드, Cu, Al, TiN, Ti 등을 포함할 수 있다.The intermediate wiring layer 133 d and the intermediate wiring layer 133 may include, for example, n-type or p-type doped polysilicon, tungsten, tungsten silicide, Cu, Al, TiN, Ti, or the like.

데이터 전송선(136)은 인접하는 메모리 셀 블록(예를 들어 제1 및 제2 메모리 셀 블록(1a 및 1b)) 사이에서 접속되도록 X축 방향으로 연속해서 제공될 수 있다.The data transmission line 136 may be continuously provided in the X-axis direction so as to be connected between adjacent memory cell blocks (for example, the first and second memory cell blocks 1a and 1b).

도 4b에 예시한 바와 같이, X축 방향으로 인접한 메모리 셀 유닛(4) 사이에, 소스선 콘택트 SLC 및 데이터 전송선 콘택트 BLC 중 어느 하나가 형성되어 있다. 소스선 콘택트 SLC 및 데이터 전송선 콘택트 BLC는 X축 방향으로 인접한 메모리 셀 유닛(4) 사이에 공유되는 것이 반도체 기억 장치(511)의 면적을 축소시키기 위해서 바람직하다.As illustrated in FIG. 4B, one of a source line contact SLC and a data transmission line contact BLC is formed between the memory cell units 4 adjacent in the X-axis direction. The source line contact SLC and the data transfer line contact BLC are preferably shared between the memory cell units 4 adjacent in the X-axis direction in order to reduce the area of the semiconductor memory device 511.

공통 소스선 SL과 메모리 셀 MC의 트랜지스터 사이 그리고 데이터 전송선(136)과 메모리 셀 MC의 트랜지스터 사이에는, 예를 들어, SiO2로 이루어지는 층간 절연막(168)이 제공된다.An interlayer insulating film 168 made of, for example, SiO 2 is provided between the common source line SL and the transistor of the memory cell MC and between the data transfer line 136 and the transistor of the memory cell MC.

도시되어 있지는 않지만, 데이터 전송선(136)의 상부에는 데이터 제어선 WL와 동일 방향으로 형성된, 예를 들어, 텅스텐, 텅스텐 실리사이드 및 알루미늄 등으로 만들어진 배선이, 예를 들어, SiO2 또는 SiN으로 이루어진 층간 절연막(137) 위에 제공된다.Although not shown, an upper layer of the data transmission line 136 formed of, for example, tungsten, tungsten silicide, aluminum, or the like formed in the same direction as the data control line WL, for example, an interlayer made of SiO 2 or SiN. It is provided over the insulating film 137.

도 6은 제1 실시예의 반도체 기억 장치의 구성을 예시하는 모식적인 평면도이다.6 is a schematic plan view illustrating the configuration of the semiconductor memory device of the first embodiment.

즉, 도 6은 제1 실시예의 반도체 기억 장치(511)에 제공되는 데이터 전송선 재라우팅부(100)의 구성을 예시하고 있다.That is, FIG. 6 illustrates the configuration of the data transmission line rerouting unit 100 provided in the semiconductor memory device 511 of the first embodiment.

도 7은 제1 실시예의 반도체 기억 장치의 구성을 예시하는 모식적 단면도이다.7 is a schematic sectional view illustrating the configuration of the semiconductor memory device of the first embodiment.

즉, 도 7a는 도 6의 A-A'선을 따른 단면도이며, 도 7b는 도 6의 B-B'선을 따른 단면도이다.That is, FIG. 7A is a cross-sectional view along the line AA ′ of FIG. 6, and FIG. 7B is a cross-sectional view along the line B-B ′ of FIG. 6.

도 6, 도 7a 및 도 7b에 나타낸 바와 같이, 제1 재라우팅 배선(233), 제2 재라우팅 배선(227), 제1 재라우팅 콘택트(239) 및 제2 재라우팅 콘택트(230)가 데이터 전송선 재라우팅부(100)에 제공된다.As shown in FIGS. 6, 7A, and 7B, the first rerouting wire 233, the second rerouting wire 227, the first rerouting contact 239, and the second rerouting contact 230 are data. The transmission line rerouting unit 100 is provided.

제1 재라우팅 배선(233)은, 예를 들어, 상술한 중간 배선층(133 및 133d)과 동일한 재료를 포함하고, 제1 재라우팅 배선(233)은 중간 배선층(133 및 133d)과 동일한 층에 있는 배선이다. 제1 재라우팅 배선(233)은, 예를 들어, 홈 내에 TaN, TiN, TaW 및 Ti 등의 배리어 금속을 개재하여 도전 재료를 매립함으로써 형성된다. 제1 재라우팅 배선(233)은 막 두께가 30㎚ 내지 300㎚인 텅스텐, Cu, Al, AlCu 등을 포함할 수 있다.The first rerouting wiring 233 includes, for example, the same material as the intermediate wiring layers 133 and 133 d described above, and the first rerouting wiring 233 is the same as the intermediate wiring layers 133 and 133 d . It is the wiring in the layer. The first rerouting wiring 233 is formed by embedding the conductive material through barrier metals such as TaN, TiN, TaW, and Ti in the grooves, for example. The first rerouting wiring 233 may include tungsten, Cu, Al, AlCu, or the like having a thickness of 30 nm to 300 nm.

제2 재라우팅 배선(227)은, 예를 들어, 제어 게이트(127)와 동일한 재료를 포함할 수 있고, 제2 재라우팅 배선(227)은 제어 게이트(127)와 동일한 층에 있는 배선이다. 이러한 구성을 갖는 제2 재라우팅 배선(227)은 Y축 방향에서의 데이터 전송선의 재라우팅을 실현한다.The second rerouting wiring 227 may, for example, comprise the same material as the control gate 127, and the second rerouting wiring 227 is the wiring in the same layer as the control gate 127. The second rerouting wiring 227 having such a configuration realizes rerouting of the data transmission line in the Y-axis direction.

제1 재라우팅 콘택트(239)는, 데이터 전송선(136)과 제1 재라우팅 배선(233)을 전기적으로 접속시킨다. 제1 재라우팅 콘택트(239)도, 예를 들어, 홈 내에 TaN, TiN, TaW 및 Ti 등의 배리어 금속을 개재하여 도전 재료를 매립함으로써 형성될 수 있다.The first rerouting contact 239 electrically connects the data transmission line 136 and the first rerouting wiring 233. The first rerouting contact 239 may also be formed by embedding the conductive material through barrier metals such as TaN, TiN, TaW, and Ti in the groove, for example.

제2 재라우팅 콘택트(230)는, 제1 재라우팅 배선(233)과 제2 재라우팅 배선(227)을 전기적으로 접속시킨다. The second rerouting contact 230 electrically connects the first rerouting wire 233 and the second rerouting wire 227.

또한, 데이터 전송선(136)도, 예를 들어, 홈 내에 TaN, TiN, TaW 및 Ti 등의 배리어 금속을 개재하여 도전 재료를 매립함으로써 형성될 수 있다.In addition, the data transmission line 136 can also be formed by embedding a conductive material through barrier metals such as TaN, TiN, TaW, and Ti in the grooves, for example.

도 6의 도면을 이해하기 쉽게 하기 위해서, 데이터 전송선(136), 제1 재라우팅 배선(233), 제2 재라우팅 배선(227), 제1 재라우팅 콘택트(239) 및 제2 재라우팅 콘택트(230)의 X-Y 평면상의 배치가 도시되어 있다.In order to make the diagram of FIG. 6 easy to understand, the data transmission line 136, the first rerouting wiring 233, the second rerouting wiring 227, the first rerouting contact 239 and the second rerouting contact ( The arrangement on the XY plane of 230 is shown.

이와 같이, 배선 재라우팅부(데이터 전송선 재라우팅부(100))는, 제1 재라우팅 배선층(예를 들어, 중간 배선층(133 및 133d) 및 제1 재라우팅 배선(233) 등)을 포함한다. 제1 재라우팅 배선층과 반도체층(예를 들어, p형 실리콘 영역(123)) 사이의 제3 방향(Z축 방향)을 따른 거리는, 제1 배선 LL1과 반도체층 사이의 제3 방향을 따른 거리와 상이하다. 복수의 제4 배선 LL4 중 어느 하나는 복수의 제1 배선 LL1 중 어느 하나와 제1 재라우팅 배선층을 통해 전기적으로 접속된다.In this way, the wire rerouting unit (data transmission line rerouting unit 100) includes a first rerouting wiring layer (for example, the intermediate wiring layers 133 and 133 d , the first rerouting wiring 233, and the like). do. The distance along the third direction (Z-axis direction) between the first rerouting wiring layer and the semiconductor layer (for example, the p-type silicon region 123) is the distance along the third direction between the first wiring LL1 and the semiconductor layer. Is different from Any one of the plurality of fourth wirings LL4 is electrically connected to any one of the plurality of first wirings LL1 through the first rerouting wiring layer.

제1 재라우팅 배선층의 높이는, 기판(예를 들어, p형 실리콘 기판(121))을 기준으로 해서, 데이터 전송선(136)의 높이보다도 낮고, 제어 게이트(127)의 높이보다도 높다. 즉, 제1 재라우팅 배선층과 반도체층(예를 들어, p형 실리콘 영역(123)) 사이의 제3 방향을 따른 거리는, 제1 배선 LL1과 반도체층 사이의 제3 방향을 따른 거리보다도 짧고, 제어 게이트(127)와 반도체층 사이의 제3 방향을 따른 거리보다도 길다. The height of the first rerouting wiring layer is lower than the height of the data transmission line 136 and higher than the height of the control gate 127 based on the substrate (for example, the p-type silicon substrate 121). That is, the distance along the third direction between the first rerouting wiring layer and the semiconductor layer (eg, the p-type silicon region 123) is shorter than the distance along the third direction between the first wiring LL1 and the semiconductor layer, It is longer than the distance along the third direction between the control gate 127 and the semiconductor layer.

배선 재라우팅부(데이터 전송선 재라우팅부(100))는, 제2 재라우팅 배선층(예를 들어, 제2 재라우팅 배선(227))을 포함할 수 있다. 제2 재라우팅 배선층은 제어 게이트(127)와 동일한 층의 배선이다. 즉, 제2 재라우팅 배선층과 반도체층(예를 들어, p형 실리콘 영역(123)) 사이의 제3 방향을 따른 거리는, 제어 게이트(127)와 반도체층 사이의 제3 방향을 따른 거리와 실질적으로 동일하다. 복수의 제3 배선 LL3 중 어느 하나와 복수의 제2 배선 LL2 중 어느 하나는, 제2 재라우팅 배선층을 통해 전기적으로 접속된다.The wire rerouting unit (data transmission line rerouting unit 100) may include a second rerouting wiring layer (eg, the second rerouting wiring 227). The second rerouting wiring layer is wiring of the same layer as the control gate 127. That is, the distance along the third direction between the second rerouting wiring layer and the semiconductor layer (eg, the p-type silicon region 123) is substantially equal to the distance along the third direction between the control gate 127 and the semiconductor layer. Same as Any one of the plurality of third wirings LL3 and one of the plurality of second wirings LL2 are electrically connected through the second rerouting wiring layer.

배선 재라우팅부는 복수의 제1 재라우팅 배선층을 더 포함할 수 있다. 복수의 제1 재라우팅 배선층의 각각과 반도체층 사이의 제3 방향을 따른 거리는, 제1 배선 LL1과 반도체층 사이의 제3 방향을 따른 거리보다도 짧고, 제어 게이트(127)와 반도체층 사이의 제3 방향을 따른 거리보다도 길다. 복수의 제4 배선 LL4 중 어느 하나와 복수의 제1 배선 LL1 중 어느 하나는, 복수의 제1 재라우팅 배선층 중 하나를 통해 전기적으로 접속된다. 한편, 복수의 제3 배선 LL3 중 어느 하나와 복수의 제2 배선 LL2 중 어느 하나는, 제2 재라우팅 배선층을 통해 전기적으로 접속된다.The wiring rerouting unit may further include a plurality of first rerouting wiring layers. The distance along the third direction between each of the plurality of first rerouting wiring layers and the semiconductor layer is shorter than the distance along the third direction between the first wiring LL1 and the semiconductor layer and is formed between the control gate 127 and the semiconductor layer. It is longer than the distance along three directions. Any one of the plurality of fourth wirings LL4 and one of the plurality of first wirings LL1 are electrically connected through one of the plurality of first rerouting wiring layers. On the other hand, any one of the plurality of third wirings LL3 and any one of the plurality of second wirings LL2 are electrically connected through the second rerouting wiring layer.

또한, 배선 재라우팅부는 복수의 제1 재라우팅 콘택트(239)와 복수의 제2 재라우팅 콘택트(230)를 더 포함할 수 있다. 복수의 제1 재라우팅 콘택트(239) 중 하나는 복수의 제4 배선 LL4 중 어느 하나와 복수의 제1 재라우팅 배선층(예를 들어, 제1 재라우팅 배선(233)) 중 어느 하나를 전기적으로 접속시킨다. 복수의 제1 재라우팅 콘택트(239) 중 다른 하나는 복수의 제1 배선 LL1 중 어느 하나와 상기의 복수의 제1 재라우팅 배선층(예를 들어, 제1 재라우팅 배선(233)) 중 하나를 전기적으로 접속시킨다. 복수의 제2 재라우팅 콘택트(230) 중 하나는 복수의 제1 재라우팅 배선층 중 다른 하나와 제2 재라우팅 배선층(예를 들어, 제2 재라우팅 배선(227))을 전기적으로 접속시킨다. 복수의 제2 재라우팅 콘택트(230) 중 다른 하나는 복수의 제1 재라우팅 배선층 중 또 다른 하나와 제2 재라우팅 배선층을 전기적으로 접속시킨다.In addition, the wire rerouting unit may further include a plurality of first rerouting contacts 239 and a plurality of second rerouting contacts 230. One of the plurality of first rerouting contacts 239 electrically connects one of the plurality of fourth wirings LL4 and one of the plurality of first rerouting wiring layers (eg, the first rerouting wiring 233). Connect. The other of the plurality of first rerouting contacts 239 connects one of the plurality of first wirings LL1 and one of the plurality of first rerouting wiring layers (eg, the first rerouting wiring 233). Electrically connected One of the plurality of second rerouting contacts 230 electrically connects the other of the plurality of first rerouting wiring layers with the second rerouting wiring layer (eg, the second rerouting wiring 227). Another one of the plurality of second rerouting contacts 230 electrically connects another one of the plurality of first rerouting wiring layers with the second rerouting wiring layer.

이에 의해, 복수의 제4 배선 LL4 중 어느 하나와 복수의 제1 배선 LL1 중 어느 하나가 1개의 제1 재라우팅 배선층을 통해 전기적으로 접속된다. 그리고, 복수의 제3 배선 LL3 중 어느 하나와 복수의 제2 배선 LL2 중 어느 하나가 제2 재라우팅 배선층 및 다른 제1 재라우팅 배선층을 통해 전기적으로 접속된다.Thus, any one of the plurality of fourth wirings LL4 and one of the plurality of first wirings LL1 are electrically connected through one first rerouting wiring layer. One of the plurality of third wirings LL3 and one of the plurality of second wirings LL2 are electrically connected through the second rerouting wiring layer and the other first rerouting wiring layer.

또한, 데이터 전송선(136)은 제1 및 제2 메모리 셀 블록(1a 및 1b)으로부터 데이터 전송선 재라우팅부(100)의 영역 내로 연장하고 있다. 데이터 전송선(136)은 Y축 방향으로 교대로 인접한 저저항 배선 L1 및 고저항 배선 L2을 포함한다. 데이터 전송선(136)의 피치 py는 저저항 배선 L1 및 고저항 배선 L2에 있어서 동일하지만, 저저항 배선 L1 및 고저항 배선 L2의 폭은 서로 상이할 수 있다(또는, 저저항 배선 L1 및 고저항 배선 L2의 두께가 서로 상이할 수 있음). 데이터 전송선(136)의 피치 py는, 예를 들어, 20㎚ 이상, 100㎚ 이하이다. 데이터 전송선(136)의 폭(배선 폭)은, 예를 들어, 10㎚ 이상, 50㎚ 이하이다. 예를 들어, 저저항 배선 L1의 폭과 고저항 배선 L2의 폭은 서로 상이하고, 저저항 배선 L1의 폭은, 예를 들어, 10㎚ 이상, 50㎚ 이하이다.In addition, the data transmission line 136 extends from the first and second memory cell blocks 1a and 1b into the area of the data transmission line rerouting unit 100. The data transmission line 136 includes the low resistance wiring L1 and the high resistance wiring L2 alternately adjacent in the Y-axis direction. The pitch py of the data transmission line 136 is the same for the low resistance wiring L1 and the high resistance wiring L2, but the widths of the low resistance wiring L1 and the high resistance wiring L2 may be different from each other (or the low resistance wiring L1 and the high resistance). The thickness of the wiring L2 may be different from each other). The pitch py of the data transmission line 136 is 20 nm or more and 100 nm or less, for example. The width (wiring width) of the data transmission line 136 is 10 nm or more and 50 nm or less, for example. For example, the width of the low resistance wiring L1 and the width of the high resistance wiring L2 are different from each other, and the width of the low resistance wiring L1 is, for example, 10 nm or more and 50 nm or less.

Y축 방향으로 서로 인접하는 제1 재라우팅 콘택트(239)는, 예를 들어, 데이터 전송선(136)과 동일한 최소의 피치 py로 형성되어 있다.The first rerouting contacts 239 adjacent to each other in the Y-axis direction are formed with the same minimum pitch py as, for example, the data transmission line 136.

본 구체예의 데이터 전송선 재라우팅부(100)에서는, 3종류의 배선 접속 패턴이 사용되고 있으므로, 도 6은 3종류의 배선 접속 패턴에 대응시켜 데이터 전송선(136)을 데이터 전송선(136a, 136b, 136c)으로서 표시하고 있다.Since three types of wiring connection patterns are used in the data transmission line rerouting unit 100 of this specific example, FIG. 6 shows the data transmission lines 136 as data transmission lines 136a, 136b, and 136c in correspondence with the three types of wiring connection patterns. It is shown as.

후술하는 바와 같이, 데이터 전송선(136)은 측벽 패터닝에 의해 형성된다. 제1 메모리 셀 블록(1a)으로부터 연장되고 있는 데이터 전송선(136)의 저저항 배선 L1은, 제2 메모리 셀 블록(1b)으로부터 연장되고 있는 데이터 전송선(136)의 저저항 배선 L1과 X축 방향에 있어서 동일한 연장선상에 있다. 마찬가지로, 제1 메모리 셀 블록(1a)으로부터 연장하고 있는 데이터 전송선(136)의 고저항 배선 L2는, 제2 메모리 셀 블록(1b)으로부터 연장하고 있는 데이터 전송선(136)의 고저항 배선 L2과 X축 방향에 있어서 동일한 연장선상에 있다. As will be described later, the data transmission line 136 is formed by sidewall patterning. The low resistance wiring L1 of the data transmission line 136 extending from the first memory cell block 1a is the low resistance wiring L1 of the data transmission line 136 extending from the second memory cell block 1b and the X-axis direction. On the same extension line. Similarly, the high resistance wiring L2 of the data transmission line 136 extending from the first memory cell block 1a is the high resistance wiring L2 and X of the data transmission line 136 extending from the second memory cell block 1b. It is on the same extension line in the axial direction.

데이터 전송선(136)과 제1 재라우팅 콘택트(239)의 정합 마진(registration margin)을, 메모리 셀 블록 내에서의 데이터 전송선(136)들 간의 간격 이상으로 확보하는 것도 가능하다.It is also possible to secure a registration margin of the data transmission line 136 and the first rerouting contact 239 to be greater than or equal to the distance between the data transmission lines 136 in the memory cell block.

도 6에 예시한 바와 같이, 제1 재라우팅 배선(233) 및 제2 재라우팅 배선(227)의 폭은, 예를 들어, 데이터 전송선(136) 폭의 2배 이상으로 완화될 수 있다. 이에 의해, 데이터 전송선(136)보다도 저렴한 저해상도의 리소그래피를 사용할 수 있고, 보다 저 비용으로 데이터 전송선 재라우팅부(100)를 형성할 수 있다.As illustrated in FIG. 6, the widths of the first rerouting line 233 and the second rerouting line 227 may be relaxed, for example, to twice or more the width of the data transmission line 136. As a result, lower resolution lithography than that of the data transmission line 136 can be used, and the data transmission line rerouting unit 100 can be formed at a lower cost.

도 6에 예시한 바와 같이, 제2 재라우팅 콘택트(230)는 제1 재라우팅 콘택트(239)보다도, 예를 들어, 1.2배 이상 큰 직경을 가질 수 있다. 즉, 제2 재라우팅 콘택트(230)의 직경은, 제1 재라우팅 콘택트(239)의 직경보다도 1.2배 이상 크다. 이에 의해, 제1 재라우팅 콘택트(239)보다도 저렴한 저해상도의 리소그래피를 사용할 수 있고, 보다 저 비용으로 데이터 전송 재라우팅부(100)를 형성할 수 있다. As illustrated in FIG. 6, the second rerouting contact 230 may have a diameter that is 1.2 times larger than the first rerouting contact 239, for example. That is, the diameter of the second rerouting contact 230 is 1.2 times or more larger than the diameter of the first rerouting contact 239. As a result, lower resolution lithography than that of the first rerouting contact 239 can be used, and the data transmission rerouting unit 100 can be formed at a lower cost.

데이터 전송선 재라우팅부(100)에서, 데이터 전송선(136)을 X-Y 평면 내에서 굴곡시켜서 배치할 필요가 없고, 데이터 전송 재라우팅부(100)의 영역 내의 데이터 전송선(136)을 제1 및 제2 메모리 셀 블록(1a 및 1b)과 마찬가지로 Y축 방향으로 조밀하게 배치할 수 있다.In the data transmission line rerouting unit 100, the data transmission line 136 does not need to be bent and disposed in the XY plane, and the data transmission line 136 in the area of the data transmission rerouting unit 100 is first and second. Similarly to the memory cell blocks 1a and 1b, it can be densely arranged in the Y-axis direction.

데이터 전송선 재라우팅부(100)에서, 제1 재라우팅 배선(233)의 폭의 최소값, 제1 재라우팅 배선들(233) 사이의 간격의 최소값, 제2 재라우팅 배선(227)의 최소 폭 및 제2 재라우팅 배선들(227) 사이의 최소 간격은, 데이터 전송선(136)의 폭 및 데이터 전송선들(136) 사이의 간격 이상으로 확보할 수 있다.In the data transmission line rerouting unit 100, the minimum value of the width of the first rerouting wires 233, the minimum value of the gap between the first rerouting wires 233, the minimum width of the second rerouting wire 227, and The minimum distance between the second rerouting lines 227 may be secured to be equal to or greater than the width of the data transmission line 136 and the distance between the data transmission lines 136.

데이터 전송선 재라우팅부(100)는, 제1 및 제2 메모리 셀 블록(1a 및 1b)에 포함되는 배선 구조를 사용해서 형성될 수 있고, 새로운 공정을 추가하지 않고 형성될 수 있다.The data transmission line rerouting unit 100 may be formed using a wiring structure included in the first and second memory cell blocks 1a and 1b and may be formed without adding a new process.

즉, 데이터 전송선 재라우팅부(100)에서 필요한 최소 배선 피치는, 데이터 전송선(136)의 피치 py이다. 또한, 콘택트의 최소 폭 및, 콘택트들 사이의 간격의 최소 폭은, 데이터 전송선(136)에 직접 접속되는 제1 재라우팅 콘택트(239)의 폭이다. 이러한 값들은 제1 및 제2 메모리 셀 블록(1a 및 1b)에 포함되는 구성 요소를 형성하는 공정에서 필요한 치수의 값이며, 종래의 것보다 더 작은 콘택트 또는 가는 배선을 형성할 필요는 없다. 따라서, 종래보다 고해상도의 리소그래피를 필요로 하지 않고, 원하는 재라우팅을 실현할 수 있다.That is, the minimum wiring pitch required by the data transmission line rerouting unit 100 is the pitch py of the data transmission line 136. Further, the minimum width of the contact and the minimum width of the gap between the contacts is the width of the first rerouting contact 239 directly connected to the data transmission line 136. These values are values of dimensions necessary in the process of forming the components included in the first and second memory cell blocks 1a and 1b, and there is no need to form smaller contacts or thinner wires than the conventional ones. Thus, desired rerouting can be realized without requiring a higher resolution lithography than conventionally.

즉, 제1 재라우팅 콘택트(239)는, 예를 들어, 메모리 셀의 데이터 전송선(136)에 접속되는 콘택트와 동일 치수로 형성될 수 있고, 추가의 콘택트 공정이나 배선 공정 없이 제1 재라우팅 콘택트(239)를 형성할 수 있다.That is, the first rerouting contact 239 can be formed to the same dimension as, for example, a contact connected to the data transmission line 136 of the memory cell, and the first rerouting contact without additional contact process or wiring process. 239 can be formed.

본 구체예의 데이터 전송선 재라우팅부(100)는: 데이터 전송선(136)이 정렬하여 제공되는 배선층, 데이터 전송선(136)과는 다른 층에 제공되며 데이터 전송선(136)의 2배 이상 굵은 최소 배선 폭을 갖는 제1 배선층(제1 재라우팅 배선(233)) 및 제2 배선층(제2 재라우팅 배선(227))의 2개의 층, 데이터 전송선(136)과 제1 배선층을 선택적으로 접속시키는 제1 콘택트(제1 재라우팅 콘택트(239)), 및 제1 콘택트(제1 재라우팅 콘택트(239))보다도 1.2배 이상 큰 직경을 갖고, 제1 배선층과 제2 배선층을 접속시키는 제2 콘택트(제2 재라우팅 콘택트(230))를 포함한다.The data transmission line rerouting unit 100 of the present embodiment includes: a wiring layer in which the data transmission line 136 is provided in alignment, and a minimum wiring width that is provided on a layer different from the data transmission line 136 and is at least twice as thick as the data transmission line 136. Two layers of a first wiring layer (first rerouting wiring 233) and a second wiring layer (second rerouting wiring 227) having a first connection, and a first connection layer for selectively connecting the data transmission line 136 and the first wiring layer A contact (first rerouting contact 239) and a second contact having a diameter 1.2 times or more larger than the first contact (first rerouting contact 239) and connecting the first wiring layer and the second wiring layer (first Two rerouting contacts 230.

도 6에 예시한 바와 같이, 제2 메모리 셀 블록(1b) 측에서 연장되는 데이터 전송선(136)이 제1 메모리 셀 블록(1a) 측의 1라인 우측에 위치하는 데이터 전송선(136)에 전기적으로 접속되어 있다.As illustrated in FIG. 6, the data transmission line 136 extending from the second memory cell block 1b side is electrically connected to the data transmission line 136 positioned to the right of one line on the side of the first memory cell block 1a. Connected.

예를 들어, 제2 메모리 셀 블록(1b) 측의 데이터 전송선(136a)이 제1 메모리 셀 블록(1a) 측의 데이터 전송선(136b)에, 제1 재라우팅 콘택트(239)와 제1 재라우팅 배선(233)을 통해 전기적으로 접속되어 있다.For example, the data transfer line 136a on the side of the second memory cell block 1b is connected to the first rerouting contact 239 and the first rerouting on the data transfer line 136b on the side of the first memory cell block 1a. It is electrically connected through the wiring 233.

또한, 제2 메모리 셀 블록(1b) 측의 데이터 전송선(136b)이 제1 메모리 셀 블록(1a) 측의 데이터 전송선(136c)에, 제1 재라우팅 콘택트(239), 제1 재라우팅 배선(233) 및 제2 재라우팅 배선(227)을 통해 전기적으로 접속되어 있다.In addition, the data transfer line 136b on the side of the second memory cell block 1b is connected to the data transfer line 136c on the side of the first memory cell block 1a by the first rerouting contact 239 and the first rerouting wire ( 233 and the second rerouting wiring 227 are electrically connected.

또한, 제2 메모리 셀 블록(1b) 측의 데이터 전송선(136c)이 제1 메모리 셀 블록(1a) 측의 데이터 전송선(136a)에, 제1 재라우팅 콘택트(239)와 제1 재라우팅 배선(233)을 통해 전기적으로 접속되어 있다.In addition, the data transfer line 136c on the side of the second memory cell block 1b connects to the data transfer line 136a on the side of the first memory cell block 1a to form the first rerouting contact 239 and the first rerouting wiring ( 233 is electrically connected.

이와 같은 구성에 의해, X-Y 평면에서 상호 대각선 위치로 배치되는, 제1 및 제2 메모리 셀 블록(1a 및 1b)의 데이터 전송선(136)끼리를 전기적으로 서로 접속시킬 수 있다.With this configuration, the data transmission lines 136 of the first and second memory cell blocks 1a and 1b, which are arranged at mutually diagonal positions in the X-Y plane, can be electrically connected to each other.

또한, 도 3 및 도 6에 예시한 구성을, 예를 들어, X축 방향을 중심으로 해서 경면 반전(mirrored)한 구성을 사용해도 된다.In addition, you may use the structure illustrated in FIG. 3 and FIG. 6, for example, the mirror mirrored structure centering on the X-axis direction.

본 구체예에서는, X-Y 평면에서 서로 대각선 위치로 배치되는 데이터 전송선들(136)이 Y축 방향을 따라 1개분 시프트하여 서로 전기적으로 접속되지만, 본 발명은 이에 제한되지 않는다. 즉, 제1 메모리 셀 블록(1a)의 저저항 배선 L1이 제2 메모리 셀 블록(1b)의 고저항 배선 L2에 전기적으로 접속되고, 제1 메모리 셀 블록(1a)의 고저항 배선 L2이 제2 메모리 셀 블록(1b)의 저저항 배선 L1에 전기적으로 접속되면 충분하다.In this embodiment, the data transmission lines 136 arranged at diagonal positions with each other in the X-Y plane are electrically connected to each other by one shift along the Y-axis direction, but the present invention is not limited thereto. That is, the low resistance wiring L1 of the first memory cell block 1a is electrically connected to the high resistance wiring L2 of the second memory cell block 1b, and the high resistance wiring L2 of the first memory cell block 1a is formed. It is sufficient to be electrically connected to the low resistance wiring L1 of the two memory cell blocks 1b.

예를 들어, 제1 메모리 셀 블록(1a)의 데이터 전송선(136)과 제2 메모리 셀 블록(1b)의 데이터 전송선(136)을 Y축 방향을 따라 홀수 라인분 시프트시켜서 전기적으로 접속해도 좋다. 3 라인, 5 라인 등과 같이 3 이상의 홀수개로 재라우팅하는 구성의 경우에는, 예를 들어, 1라인의 재라우팅을 3회, 5회 등과 같이 반복하면 좋다. 그러므로, 예를 들어, 제1 재라우팅 배선(233) 및 제2 재라우팅 배선(227)의 패턴을 조정함으로써, 반도체 기억 장치(511)와 동일한 층수 및 동일한 콘택트 층수로 데이터 전송선 재라우팅부(100)를 실현할 수 있다.For example, the data transfer line 136 of the first memory cell block 1a and the data transfer line 136 of the second memory cell block 1b may be electrically connected by shifting odd lines along the Y-axis direction. In the case of the rerouting of three or more odd numbers such as three lines, five lines, or the like, for example, the rerouting of one line may be repeated three times or five times. Therefore, for example, by adjusting the patterns of the first rerouting wiring 233 and the second rerouting wiring 227, the data transmission line rerouting unit 100 can have the same number of layers and the same number of contact layers as the semiconductor memory device 511. FIG. ) Can be realized.

여기서, 재라우팅 동안 시프트되는 라인의 개수를 따라서 데이터 전송선(136)의 개수가 증가한다. 그로 인해, 반도체 기억 장치(511)에서와 같이 1라인을 시프트하는 재라우팅 구성을 사용함으로써, 데이터 전송선(136)의 수의 증가를 최소한으로 유지할 수 있고, 반도체 기억 장치의 면적의 증대를 억제할 수 있다.Here, the number of data transmission lines 136 increases along with the number of lines shifted during rerouting. Therefore, by using the rerouting configuration in which one line is shifted as in the semiconductor memory device 511, the increase in the number of data transmission lines 136 can be kept to a minimum, and the increase in the area of the semiconductor memory device can be suppressed. Can be.

데이터 전송선 재라우팅부(100)는 외부 신호 입력 없이 데이터 전송선(136)을 재라우팅할 수 있다. 따라서, 회로의 추가가 불필요해서 회로 면적을 축소할 수 있다. 또한, 데이터 전송선 재라우팅부(100)는 반도체 기판을 사용하지 않고 도전체에 의해 데이터 전송선들(136)이 전기적으로 접속되는 구조를 갖고 있다. 이로 인해, 배선들 간의 전압이 양(positive)과 음(negative) 사이를 전환해도, 배선에서 반도체 기판으로 리크 전류가 흐르지 않는다. 이에 의해, 데이터 전송선(136)의 전위의 변화 및 전류의 변화를 작게 유지하면서, 제1 및 제2 메모리 셀 블록(1a 및 1b) 사이에서 데이터 전송선(136)의 전위를 전달하는 것이 가능하다.The data transmission line rerouting unit 100 may reroute the data transmission line 136 without inputting an external signal. Therefore, the addition of the circuit is unnecessary, and the circuit area can be reduced. In addition, the data transmission line rerouting unit 100 has a structure in which the data transmission lines 136 are electrically connected by a conductor without using a semiconductor substrate. For this reason, no leakage current flows from the wiring to the semiconductor substrate even if the voltage between the wirings switches between positive and negative. Thereby, it is possible to transfer the potential of the data transfer line 136 between the first and second memory cell blocks 1a and 1b while keeping the change in the potential of the data transfer line 136 and the change in the current small.

반도체 기억 장치(511)에서, 제1 메모리 셀 블록(1a)에 속하는 메모리 셀 유닛(4)에 포함되는 메모리 셀 MC의 수와 제2 메모리 셀 블록(1b)에 속하는 메모리 셀 유닛(4)에 포함되는 메모리 셀 MC의 수를 거의 동등하게 하는 것이 바람직하다. 또한, 제1 메모리 셀 블록(1a)에 속하는 데이터 전송선(136)의 X축 방향을 따른 길이와 제2 메모리 셀 블록(1b)에 속하는 데이터 전송선(136)의 X축 방향을 따른 길이를 거의 동등하게 하는 것이 바람직하다. 저저항 배선 L1과 고저항 배선 L2이 교대로 배치되는 이러한 구성(예를 들어, 측벽 패터닝에 의해 리소그래피의 2배의 밀도로 배선을 형성하는 구성)에서, 배선 지연을 억제해서 동작 특성 및 신뢰성을 향상시키는 효과가 특히 효과적으로 발휘된다.In the semiconductor memory device 511, the number of memory cells MC included in the memory cell unit 4 belonging to the first memory cell block 1a and the memory cell unit 4 belonging to the second memory cell block 1b. It is desirable to make the number of memory cells MC included almost equal. In addition, the length along the X axis direction of the data transmission line 136 belonging to the first memory cell block 1a is substantially equal to the length along the X axis direction of the data transmission line 136 belonging to the second memory cell block 1b. It is desirable to make it. In such a configuration in which the low-resistance wiring L1 and the high-resistance wiring L2 are alternately arranged (for example, in a structure in which wiring is formed at twice the density of lithography by sidewall patterning), wiring delay is suppressed to improve operation characteristics and reliability. The effect of improving is particularly effective.

이하, 데이터 전송선(136)의 형성 방법의 예에 대해서 설명한다.Hereinafter, an example of the formation method of the data transmission line 136 is demonstrated.

도 8a 내지 도 9c는 제1 실시예의 반도체 기억 장치의 데이터 전송선을, 측벽 부재를 사용한 더블 패터닝(Sidewall Double Patterning:SDP)에 의해 제작하는 방법을 예시하는 공정 순의 모식적 단면도이다.8A to 9C are schematic cross-sectional views of a process sequence illustrating a method for manufacturing a data transmission line of the semiconductor memory device of the first embodiment by double patterning (SDP) using sidewall members.

도 8a에 나타낸 바와 같이, 기초막(401)의 주면 상에 층간막(402)이 형성되고, 층간막(402) 위에 절연막(403)이 형성되어 있다. 기초막(401)은, 예를 들어, 제작되는 데이터 전송선(136)보다도 하층의 기체 부재의 표면의 막이다.As shown in FIG. 8A, an interlayer film 402 is formed on the main surface of the base film 401, and an insulating film 403 is formed over the interlayer film 402. The base film 401 is, for example, a film on the surface of the base member below the data transmission line 136 to be produced.

절연막(403)은, 실리콘 산화막, 실리콘 산질화막 및 SiON막 등을 포함할 수 있다. 층간막(402)은, 예를 들어, 실리콘 질화막, SiCN막 및 SiON막 등을 포함할 수 있다. 기초막(401)은, 층간막(402)과는 다른 재료를 포함할 수 있다. 기초막(401)은, 예를 들어, 실리콘 산화막, 실리콘 산질화막 및 SiON막 등을 포함할 수 있다.The insulating film 403 may include a silicon oxide film, a silicon oxynitride film, a SiON film, or the like. The interlayer film 402 may include, for example, a silicon nitride film, a SiCN film, a SiON film, or the like. The base film 401 may include a material different from the interlayer film 402. The base film 401 may include, for example, a silicon oxide film, a silicon oxynitride film, a SiON film, or the like.

절연막(403)의 주면 상에 코어 재료(404)가 되는 코어 부재막을 형성한 후, 코어 부재막 상에 리소그래피에 의해 데이터 전송선(136)의 피치 py의 2배의 피치로 레지스트를 형성한다. 이 레지스트의 피치는, 예를 들어, 리소그래피의 가공 정밀도의 최소 피치로 설정될 수 있다. 이 레지스트의 폭은, 예를 들어, 30㎚ 내지 200㎚ 범위의 배선 폭으로 설정될 수 있다. 이 레지스트를 마스크로 사용하여 코어 부재막을 패터닝하고, 코어 부재(404)를 형성한다. 코어 부재(404)는 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 또한, 코어 부재(404)는 아몰퍼스 실리콘막 또는 카본 막을 포함할 수 있다.After the core member film to be the core material 404 is formed on the main surface of the insulating film 403, a resist is formed on the core member film at a pitch twice the pitch py of the data transmission line 136 by lithography. The pitch of this resist can be set, for example, to the minimum pitch of the processing precision of lithography. The width of this resist can be set, for example, to a wiring width in the range of 30 nm to 200 nm. Using this resist as a mask, the core member film is patterned to form a core member 404. The core member 404 may include a silicon oxide film or a silicon nitride film. In addition, the core member 404 may include an amorphous silicon film or a carbon film.

코어 부재(404)는 데이터 전송선(136)의 상정 피치의 절반으로 축소된 폭으로 형성될 수 있다. 이러한 경우, 레지스트의 폭의 편차에 의해, 데이터 전송선(136)의 상정 피치의 절반보다도 약간 굵게 코어 부재(404)가 형성되는 것으로 할 수 있다. 데이터 전송선(136)의 상정 피치는, 예를 들어, 10㎚ 내지 100㎚ 사이의 값이다.The core member 404 may be formed to have a width reduced to half of an assumed pitch of the data transmission line 136. In such a case, the core member 404 can be formed slightly thicker than half of the assumed pitch of the data transmission line 136 due to the variation in the width of the resist. The assumed pitch of the data transmission line 136 is, for example, a value between 10 nm and 100 nm.

도 8b에 나타낸 바와 같이, 코어 부재(404)의 상면 및 측면을 덮도록 측벽막(405)을 형성한다. 측벽막(405)은, 코어 부재(404)와는 다른 재료를 포함한다. 측벽막(405)은, 예를 들어, 실리콘, Al2O3 등을 포함할 수 있다. 또한, 측벽박(405)이 코어 부재(404)와 다른 막이기만 하면, 측벽막(405)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있고, 또한, 측벽막(405)은 아몰퍼스 실리콘막 또는 카본 막을 포함할 수 있다. 측벽막(405)의 Y축 방향을 따른 두께가 데이터 전송선(136)의 상정 피치의 약 절반의 길이로 설정된다.As shown in FIG. 8B, the sidewall film 405 is formed to cover the top and side surfaces of the core member 404. The side wall film 405 includes a material different from the core member 404. The sidewall film 405 is made of silicon, Al 2 O 3 , for example. And the like. As long as the sidewall foil 405 is a different film from the core member 404, the sidewall film 405 may include a silicon oxide film or a silicon nitride film, and the sidewall film 405 may be formed of an amorphous silicon film or a carbon film. It may include. The thickness along the Y-axis direction of the sidewall film 405 is set to about half the length of the assumed pitch of the data transmission line 136.

그리고, 이방성 에칭을 행하여 절연막(403)의 일부를 노출시킨다. 이에 의해, 코어 부재(404)의 측벽에 측벽막(405)이 형성된다.Then, anisotropic etching is performed to expose a part of the insulating film 403. As a result, the sidewall film 405 is formed on the sidewall of the core member 404.

도 8c에 나타낸 바와 같이, 코어 부재(404)를 제거한다. 코어 부재(404)의 제거는, 예를 들어, 불산계 에칭액(etchant) 또는 RIE(반응성 이온 에칭:Reactive Ion Etching)에 의한 에칭을 사용하여 행할 수 있다. As shown in FIG. 8C, the core member 404 is removed. The core member 404 can be removed using, for example, hydrofluoric acid etchant or etching by RIE (Reactive Ion Etching).

도 9a에 나타낸 바와 같이, 측벽막(405)을 마스크로 사용하여 절연막(403) 및 층간막(402)을 에칭한다. 이 에칭에는 이방성 에칭을 사용할 수 있다. 이때, 기초막(401)은 층간막(402)와는 상이한 재료(층간막(402)보다도 에칭 레이트가 낮은 재료)를 포함할 수 있어, 층간막(402)과 기초막(401) 사이의 계면에서 에칭을 정지시킬 수 있다. 이 공정은 소위 측벽 전사 공정이라 불린다.As shown in Fig. 9A, the insulating film 403 and the interlayer film 402 are etched using the side wall film 405 as a mask. Anisotropic etching can be used for this etching. At this time, the base film 401 may include a material different from the interlayer film 402 (a material having a lower etching rate than the interlayer film 402), and thus, at the interface between the interlayer film 402 and the base film 401. Etching can be stopped. This process is called a sidewall transfer process.

도 9b에 나타낸 바와 같이, 마스크로서 사용된 측벽막(405)을 제거하고, 노출된 기초막(401)의 상면, 층간막(402)의 측면 및 절연막(403)의 상면 및 측면에 배리어 금속(406)을 형성한다. 배리어 금속(406)은, 예를 들어, TaN, TaW, Ti 및 TiN 등을 포함할 수 있다. 배리어 금속(406)의 두께는, 예를 들어, 1㎚ 내지 10㎚일 수 있다.As shown in Fig. 9B, the sidewall film 405 used as a mask is removed, and the barrier metal (on the top surface of the exposed base film 401, the side surface of the interlayer film 402, and the top surface and side surfaces of the insulating film 403) is formed. 406 is formed. The barrier metal 406 may include, for example, TaN, TaW, Ti, TiN, or the like. The thickness of the barrier metal 406 may be, for example, 1 nm to 10 nm.

그 후, 홈을 매립하기 위해 배리어 금속(406) 위에 금속막(407)을 형성하고, 예를 들어, CMP(화학 기계적 연마:Chemical Mechanical Polishing)에 의해 평탄화를 행한다. 또한, 금속막(407)은 배리어 금속(406)보다도 저저항인 재료를 포함한다. 금속막(407)은, 예를 들어, Cu, Al 및 W를 포함할 수 있다. 이 홈에 매립된 금속막(407)(배리어 금속(406)을 포함함)이 데이터 전송선(136)이 된다. 또한, 데이터 전송선(136)은 소위 다마신 구조(damascene structure)를 형성한다. 데이터 전송선(136)의 단면 형상(제1 방향에 대하여 수직한 평면에서 데이터 전송선(136)을 절단했을 때의 단면 형상)은 역 테이퍼 형상이다.Thereafter, a metal film 407 is formed on the barrier metal 406 to fill the groove, and planarization is performed by, for example, CMP (Chemical Mechanical Polishing). In addition, the metal film 407 includes a material having a lower resistance than the barrier metal 406. The metal film 407 may include Cu, Al, and W, for example. The metal film 407 (including the barrier metal 406) embedded in the groove becomes the data transmission line 136. In addition, the data transmission line 136 forms a so-called damascene structure. The cross-sectional shape of the data transmission line 136 (the cross-sectional shape when the data transmission line 136 is cut in a plane perpendicular to the first direction) is an inverse taper shape.

이상, 도 8a 내지 도 8c 및 도 9a 내지 도 9c에 관련하여 설명한 제조 방법은, 측벽막(405)을 사용하여 리소그래피에 의해 작성되는 피치의 2배의 피치를 실현할 수 있다. 이 2배 피치 작성 기술을 측벽 재료를 사용한 더블 패터닝 기술(SDP)이라 한다. As described above, the manufacturing method described with reference to FIGS. 8A to 8C and 9A to 9C can realize a pitch twice the pitch produced by lithography using the sidewall film 405. This double pitch creation technique is called double patterning technique (SDP) using sidewall materials.

도 9a에 나타낸 바와 같이, 층간막(402) 및 절연막(403)에 형성된 홈의 폭은 레지스트의 치수의 편차와 측벽막(405)의 막 두께의 편차의 2배에 의해 변동한다. 이로 인해, 넓은 폭의 홈과 좁은 폭의 홈이 교대로 배열되어서 형성된다.As shown in Fig. 9A, the widths of the grooves formed in the interlayer film 402 and the insulating film 403 are varied by twice the variation in the dimensions of the resist and the variation in the film thickness of the sidewall film 405. For this reason, the wide groove and the narrow groove are alternately arranged.

이로 인해, 도 9c에 나타낸 바와 같이, 넓은 폭의 데이터 전송선(136)과 좁은 폭의 데이터 전송선(136)이 교대로 배열되게 된다.For this reason, as shown in FIG. 9C, the wide data transmission line 136 and the narrow data transmission line 136 are alternately arranged.

또한, 도 9c에 나타낸 바와 같이, 마이크로 로딩 효과로 인해 넓은 홈은 깊은 홈이 되고, 좁은 홈은 얕은 홈이 된다. 이로 인해, 넓은 폭의 데이터 전송선(136)의 막 두께는 두껍고, 좁은 폭의 데이터 전송선(136)의 막 두께는 얇아진다.In addition, as shown in Fig. 9C, the micro loading effect causes the wide grooves to be deep grooves and the narrow grooves to be shallow grooves. For this reason, the film thickness of the wide data transmission line 136 is thick, and the film thickness of the narrow data transmission line 136 becomes thin.

데이터 전송선(136)이 폭이 좁아지고 얇아짐에 따라, 거기에 포함되는 금속의 결정 입경이 작아지는 경향이 있다. 이에 의해, 금속의 결정 입자 경계의 저항 및 금속막(407)과 배리어 금속(406) 간의 경계 저항이 증가한다. 이 효과에 의해, 금속막(407)의 단면적의 차에 의한 저항의 차보다도 더 큰 저항의 차가 발생한다.As the data transmission line 136 becomes narrower and thinner, the crystal grain size of the metal contained therein tends to be smaller. This increases the resistance of the crystal grain boundary of the metal and the boundary resistance between the metal film 407 and the barrier metal 406. By this effect, the difference of resistance larger than the difference of resistance by the difference of the cross-sectional area of the metal film 407 generate | occur | produces.

이와 같이, 측벽 패터닝에서의 편차에 의해, 데이터 전송선(136)의 폭 및 두께가 변동하고, 결정 입경의 변동에 의한 효과도 부가되어, 데이터 전송선(136)에서 교대로 반복되는 저저항과 고저항과의 저항값의 차는 더욱 커진다.As described above, the variation in the sidewall patterning causes the width and thickness of the data transmission line 136 to fluctuate, and the effect of the variation in the crystal grain diameter is also added, and the low and high resistances alternately repeated in the data transmission line 136. The difference in resistance value between and becomes larger.

또한, 도 9c에 나타낸 바와 같이, 데이터 전송선들(136) 사이의 절연막의 폭의 편차(폭 sa와 폭 sb 간의 차)는, 측벽막(405)의 두께(Y축 방향을 따른 두께)의 편차에 의해 결정된다.In addition, as shown in FIG. 9C, the variation in the width (difference between the width sa and the width sb) of the insulating film between the data transmission lines 136 is the variation in the thickness (thickness along the Y-axis direction) of the sidewall film 405. Determined by

또한, 데이터 전송선(136)의 폭의 편차(폭 sd의 편차)는, 측벽막(405)의 폭(Y축 방향을 따른 폭)의 편차와 코어 부재(404)의 폭(Y축 방향을 따른 폭)의 편차의 합계의 편차에 의해 결정된다. 따라서, 인접하는 데이터 전송선들(136) 간의 폭의 차(폭 sc과 폭 sd 간의 차)는, 데이터 전송선들(136) 사이의 인접하는 절연막의 폭의 차(폭 sa와 폭 sb간의 차)보다도 크다.The deviation of the width of the data transmission line 136 (the deviation of the width sd) is the deviation of the width of the side wall film 405 (the width along the Y axis direction) and the width of the core member 404 (along the Y axis direction). Is determined by the deviation of the sum of the deviations). Accordingly, the difference in width (difference between width sc and width sd) between adjacent data transmission lines 136 is greater than the difference in width (difference between width sa and width sb) of the adjacent insulating film between data transmission lines 136. Big.

즉, 도 9c에 나타낸 바와 같이, 반도체 기억 장치(511)에서, 제1 영역의 고저항 배선 L2(제2 배선)는, 제1 데이터 전송선 DL1의 제2 데이터 전송선 DL2와는 반대인 측에 있어서 제1 데이터 전송선 DL1에 인접하고, 복수의 메모리 셀을 갖는 제6 메모리 셀 유닛 MCU6의 일단부에 접속되어, 제1 데이터 전송선 DL1보다도 전기 저항이 높은 제6 데이터 전송선 DL6을 더 포함한다.That is, as shown in Fig. 9C, in the semiconductor memory device 511, the high resistance wiring L2 (second wiring) in the first region is formed on the side opposite to the second data transmission line DL2 of the first data transmission line DL1. And a sixth data transmission line DL6 adjacent to the first data transmission line DL1 and connected to one end of the sixth memory cell unit MCU6 having a plurality of memory cells and higher in electrical resistance than the first data transmission line DL1.

제6 데이터 전송선 DL6의 폭은 제2 데이터 전송선 DL2의 폭과 거의 동일하다. 그리고, 제1 데이터 전송선 DL1의 폭(폭 sc)과 제2 데이터 전송선 DL2의 폭(폭 sd)간의 차의 절대값은, 제1 데이터 전송선 DL1에서부터 제2 데이터 전송선 DL2까지의 제1 절연 영역 RGI1의 폭(폭 sb)과 제1 데이터 전송선 DL1에서부터 제6 데이터 전송선 DL6까지의 제2 절연 영역 RGI2의 폭(폭 sa) 간의 차의 절대값보다도 크다.The width of the sixth data transmission line DL6 is almost equal to the width of the second data transmission line DL2. The absolute value of the difference between the width (width sc) of the first data transmission line DL1 and the width (width sd) of the second data transmission line DL2 is the first insulating region RGI1 from the first data transmission line DL1 to the second data transmission line DL2. Is larger than the absolute value of the difference between the width (width sb) and the width (width sa) of the second insulating region RGI2 from the first data transmission line DL1 to the sixth data transmission line DL6.

또한, 도 9c에 나타낸 바와 같이, 데이터 전송선(136)의 폭은 데이터 전송선(136)의 Y축 방향을 따른 상면 폭(폭 sc 및 폭 sd)로 규정될 수 있다. 여기서, "상면"은 기초막(401), 즉, p형 실리콘 기판(121)과는 반대측의 면으로서 규정된다.In addition, as shown in FIG. 9C, the width of the data transmission line 136 may be defined as an upper surface width (width sc and width sd) along the Y-axis direction of the data transmission line 136. Here, the "upper surface" is defined as the surface opposite to the base film 401, that is, the p-type silicon substrate 121.

데이터 전송선(136)의 두께는 데이터 전송선(136)의 Z축 방향을 따른 두께(두께 tc 및 두께 td)이다.The thickness of the data transmission line 136 is the thickness (thickness tc and thickness td) along the Z-axis direction of the data transmission line 136.

데이터 전송선(136)의 상면에 있어서의 폭의 편차보다도 데이터 전송선들(136) 간의 절연막의 폭의 편차가 더 작은 상기의 특징은, 데이터 전송선들(136) 간의 절연막의 내압(breakdown voltage)을 확보하기에 유리한 구조다. The above feature in which the variation in the width of the insulating film between the data transmission lines 136 is smaller than the variation in the width on the upper surface of the data transmission line 136 ensures breakdown voltage of the insulating film between the data transmission lines 136. It is an advantageous structure below.

본 실시 형태에 따른 반도체 기억 장치(510) 및 제1 실시예에 따른 반도체 기억 장치(511)에서는, 상기와 같이 측벽 패터닝의 편차에 의해 저저항 배선 L1과 고저항 배선 L2이 형성되었을 경우에도, 데이터 전송선 재라우팅부(100)를 제공함으로써 배선의 전기 저항의 변동을 보상하고, 배선 지연을 억제하고, 동작 특성 및 신뢰성을 향상시킬 수 있다.In the semiconductor memory device 510 according to the present embodiment and the semiconductor memory device 511 according to the first embodiment, even when the low resistance wiring L1 and the high resistance wiring L2 are formed due to the deviation of the sidewall patterning as described above, By providing the data transmission line rerouting unit 100, it is possible to compensate for variations in the electrical resistance of the wiring, to suppress the wiring delay, and to improve the operating characteristics and the reliability.

예를 들어, 제1 메모리 셀 블록(1a)에 속하는 제1 데이터 전송선 DL1의 저항을 제1 저항 R1이라고 하고, 제1 메모리 셀 블록(1a)에 속하는 제2 데이터 전송선 DL2의 저항을 R1(1+ΔR)이라 한다. 여기서 ΔR는 양의 값으로 한다. 또한, 제1 데이터 전송선 DL1과 제2 데이터 전송선 DL2을 포함하는 영역의 용량을, 용량을 집중 상수(lumped constant)로 치환하여 제1 용량 C1이라 한다.For example, the resistance of the first data transmission line DL1 belonging to the first memory cell block 1a is referred to as a first resistor R1, and the resistance of the second data transmission line DL2 belonging to the first memory cell block 1a is referred to as R1 (1). + ΔR). ΔR is a positive value. In addition, the capacitance of the area including the first data transmission line DL1 and the second data transmission line DL2 is referred to as the first capacitance C1 by replacing the capacitance with a lumped constant.

한편, 제2 메모리 셀 블록(1b)에 속하는 제3 데이터 전송선 DL3의 저항을 제2 저항 R2이라고 하고, 제2 메모리 셀 블록(1b)에 속하는 제4 데이터 전송선 DL4의 저항은 R2(1+ΔR)과 근사할 수 있다. 또한, 제3 데이터 전송선 DL3과 제4 데이터 전송선 DL4를 포함하는 영역의 용량을, 용량을 집중 상수로 치환하여 제2 용량 C2라 한다. X축 방향의 연장선 상에 있어서 서로 인접하는 데이터 전송선들(136) 간의 저항의 비가 제1 저항 R1과 제2 저항 R2의 비이기 때문에, 제2 용량 C2는 데이터 전송선들 간의 용량이 지배적일 경우 C1×(R2/R1)과 근사할 수 있다. On the other hand, the resistance of the third data transmission line DL3 belonging to the second memory cell block 1b is called the second resistor R2, and the resistance of the fourth data transmission line DL4 belonging to the second memory cell block 1b is R2 (1 + ΔR). ) Can be approximated. In addition, the capacity | capacitance of the area | region containing the 3rd data transmission line DL3 and the 4th data transmission line DL4 is called 2nd capacity C2 by substituting a capacity | capacitance by a concentration constant. Since the ratio of the resistance between the data transmission lines 136 adjacent to each other on the extension line in the X-axis direction is the ratio of the first resistor R1 and the second resistor R2, the second capacitor C2 is C1 when the capacitance between the data transmission lines is dominant. It can be approximated with × (R2 / R1).

이러한 경우, 본 실시 형태에 따른 반도체 기억 장치(510) 및 제1 실시예에 따른 반도체 기억 장치(511)에서는, 데이터 전송선 재라우팅부(100)를 제공함으로써, 저저항 배선 L1과 고저항 배선 L2을 서로 전기적으로 접속시킴으로써 저항이 평균화된다. 즉, 감지 증폭기 회로(46)로부터 가장 멀리 위치하고 있는 메모리 셀 유닛(4)까지의 배선 지연의 시상수는, 데이터 전송선 재라우팅부(100)의 저항의 변화가 충분히 작을 경우, {R1C1×(1+ΔR)+R2C2} 또는 {R1C1+R2C2×(1+ΔR)}이다.In this case, in the semiconductor memory device 510 according to the present embodiment and the semiconductor memory device 511 according to the first embodiment, by providing the data transmission line rerouting unit 100, the low resistance wiring L1 and the high resistance wiring L2 are provided. Are electrically connected to each other to average the resistance. That is, the time constant of the wiring delay from the sense amplifier circuit 46 to the memory cell unit 4 located farthest is {R1C1 × (1+) when the change in the resistance of the data transmission line rerouting unit 100 is sufficiently small. ΔR) + R2C2} or {R1C1 + R2C2 × (1 + ΔR)}.

또한, 인접하는 데이터 전송선 BL들(데이터 전송선(136)) 간의 시상수의 차는 (R1C1-R2C2)×ΔR이다.Further, the difference in time constant between adjacent data transmission lines BL (data transmission line 136) is (R1C1-R2C2) × ΔR.

여기서, 제1 메모리 셀 블록(1a)과 제2 메모리 셀 블록(1b) 간에 있어서의 데이터 전송선 BL의 길이를 거의 동등하게 하면, 상기의 시상수의 차(R1C1-R2C2)×ΔR는 거의 0이다.Here, if the lengths of the data transmission lines BL between the first memory cell block 1a and the second memory cell block 1b are made approximately equal, the above-described time constant difference R1C1-R2C2 × DELTA R is almost zero.

도 10은 비교예의 반도체 기억 장치의 구성을 예시하는 모식적 회로도이다.10 is a schematic circuit diagram illustrating the configuration of a semiconductor memory device of a comparative example.

도 10에 나타낸 바와 같이, 비교예의 반도체 기억 장치(519)에는 데이터 전송선 재라우팅부(100)가 제공되어 있지 않다. 즉, 예를 들어, 도 1의 제1 데이터 전송선 DL1과 제3 데이터 전송선 DL3이 서로 접속되고, 제2 데이터 전송선 DL2과 제4 데이터 전송선 DL4이 서로 접속된다. 즉, X축 방향으로 인접하는 저저항 배선 L1들끼리가 접속되고, X축 방향으로 인접하는 고저항 배선 L2들끼리가 접속된다. 이외에는 반도체 기억 장치(519)는 반도체 기억 장치(511)와 동일하므로, 설명을 생략한다.As shown in FIG. 10, the data storage line rerouting unit 100 is not provided in the semiconductor memory device 519 of the comparative example. That is, for example, the first data transmission line DL1 and the third data transmission line DL3 of FIG. 1 are connected to each other, and the second data transmission line DL2 and the fourth data transmission line DL4 are connected to each other. That is, the low resistance wiring L1 adjacent to an X-axis direction is connected, and the high resistance wiring L2 adjacent to an X-axis direction is connected. The semiconductor memory device 519 is the same as the semiconductor memory device 511 except for the description thereof.

비교예의 반도체 기억 장치(519)에서는, 감지 증폭기 회로(46)로부터 가장 멀리 위치하고 있는 메모리 셀 유닛(4)까지의 배선 지연의 시상수는, 고저항 배선 L2의 경우 가장 큰 경우에는 (R1C1+R2C2)×(1+ΔR)이고, 이것은 제1 실시예에 따른 반도체 기억 장치(511)보다 크다.In the semiconductor memory device 519 of the comparative example, the time constant of the wiring delay from the sense amplifier circuit 46 to the memory cell unit 4 located farthest is the largest in the case of the high resistance wiring L2 (R1C1 + R2C2). X (1 + ΔR), which is larger than the semiconductor memory device 511 according to the first embodiment.

또한, 인접하는 데이터 전송선 BL들(데이터 전송선(136)) 간의 시상수의 차는 (R1C1+R2C2)×ΔR이고, 이것은 제1 실시예에 따른 반도체 기억 장치(511)보다 크므로, 0이 될 수 없다.Also, the difference in time constant between adjacent data transmission lines BL (data transmission line 136) is (R1C1 + R2C2) × ΔR, which is larger than the semiconductor memory device 511 according to the first embodiment, and therefore cannot be zero. .

이로 인해, 반도체 기억 장치(519)에서는, 판독 속도가 저하하고, 판독 마진이 저하하고, 전자 이동이나 응력 유도 이탈이 발생하기 쉬워져, 신뢰성을 열화시킨다. For this reason, in the semiconductor memory device 519, the read speed is lowered, the read margin is lowered, electron movement and stress induced release are more likely to occur, thereby deteriorating reliability.

즉, 배선 저항이 큰 데이터 전송선 BL에서는, 메모리 셀 MC에 저장된 정보를 판독할 때의 배선 지연이 크고, 판독 속도가 저하한다. 배선 저항이 메모리 셀 MC에 직렬 접속되어 있으므로, 배선 저항이 증가하면 메모리 셀 MC에 흐르는 전류가 감소한다. 이에 의해, 차단 상태와 도통 상태 간의 메모리 셀 MC의 상태의 구별이 어려워져, 판독 마진이 저하한다. 예를 들어, NAND형 플래시 메모리 어레이에서는, 메모리 셀 MC의 점유율을 증가시키기 위해서, 데이터 전송선 BL로서, 예를 들어 2㎜이상의 길이의 배선이 사용되고, 데이터 전송선 BL의 단부에 감지 증폭기 회로(46)가 전기적으로 접속된다. 감지 증폭기 회로(46)에 근접하는 메모리 셀 MC와 감지 증폭기 회로(46)로부터 가장 먼 메모리 셀 MC 간의 배선의 시상수에 기초하는 지연이 발생하고, 이 메모리 셀 MC를 동일한 속도에서 판독하기 위해서, 판독 시간의 마진을 확대할 필요가 있다. That is, in the data transmission line BL having a large wiring resistance, the wiring delay when reading the information stored in the memory cell MC is large, and the reading speed is lowered. Since the wiring resistance is connected in series with the memory cell MC, as the wiring resistance increases, the current flowing through the memory cell MC decreases. This makes it difficult to distinguish the state of the memory cell MC between the cutoff state and the conduction state, and the read margin is reduced. For example, in the NAND type flash memory array, in order to increase the occupancy of the memory cells MC, for example, a wire having a length of 2 mm or more is used as the data transmission line BL, and the sense amplifier circuit 46 is provided at the end of the data transmission line BL. Is electrically connected. A delay based on the time constant of the wiring between the memory cell MC proximate the sense amplifier circuit 46 and the memory cell MC furthest from the sense amplifier circuit 46 occurs, and in order to read this memory cell MC at the same speed, a readout is performed. It is necessary to increase the margin of time.

또한, 좁은 폭의 데이터 전송선 BL에 있어서, 전자 이동이나 응력 유도 이탈 등의 신뢰성 열화가 발생할 가능성이 있다. Further, in the data transmission line BL having a narrow width, there is a possibility that reliability deterioration such as electron movement or stress induced deviation occurs.

이에 대해, 본 실시 형태에 따른 반도체 기억 장치(510) 및 제1 실시예에 따른 반도체 기억 장치(511)에서는, 데이터 전송선 재라우팅부(100)를 제공함으로써, 배선의 전기 저항의 변동을 보상하고, 배선 지연을 억제하고, 동작 특성 및 신뢰성을 향상시킬 수 있다.On the other hand, in the semiconductor memory device 510 according to the present embodiment and the semiconductor memory device 511 according to the first embodiment, the data transmission line rerouting unit 100 is provided to compensate for variations in the electrical resistance of the wiring. Therefore, the wiring delay can be suppressed and the operation characteristics and the reliability can be improved.

제1 메모리 셀 블록(1a)의 메모리 셀 유닛(4)에 포함되는 메모리 셀 MC의 수NA와 제2 메모리 셀 블록(1b)의 메모리 셀 유닛(4)에 포함되는 메모리 셀 MC의 수NB 간의 차를 10% 이하로 줄이면, 인접하는 데이터 전송선 BL들 간의 시상수의 차를, 비교예의 반도체 기억 장치(519)의 시상수의 차 (R1C1+R2C2)×ΔR의 10% 이하로 억제할 수 있고, 이것은 회로 동작상 바람직하다.Between the number N of memory cells MC included in the memory cell unit 4 of the first memory cell block 1a and the number NB of memory cell MCs included in the memory cell unit 4 of the second memory cell block 1b. If the difference is reduced to 10% or less, the difference in time constant between adjacent data transmission lines BL can be suppressed to 10% or less of the difference (R1C1 + R2C2) × ΔR of the time constant of the semiconductor memory device 519 of the comparative example, which is It is desirable in terms of circuit operation.

즉, 이렇게 설정함으로써, 배선의 구조의 편차에 의한 시상수의 편차에 의한 회로 변동을 10% 이하로 억제할 수 있고, 동작 편차가 작은 회로를 실현할 수 있다. 또한, 데이터 전송선(136)의 폭의 상대 편차는 리소그래피의 치수 격차 정밀도를 보증하기 위해서 약 10% 정도 허용한다. 상기의 서로 인접하는 배선들의 시상수의 상대 편차를 10% 이하로 억제하는 것에 의해, 시상수의 편차를 데이터 전송선(136)의 폭의 상대 편차보다도 작게 할 수 있고, 시상수의 전체의 편차를 보다 작게 할 수 있다. In other words, by setting in this way, the circuit variation due to the variation in time constant due to the variation in the structure of the wiring can be suppressed to 10% or less, and a circuit having a small operation variation can be realized. In addition, the relative deviation of the width of the data transmission line 136 allows about 10% in order to guarantee the dimensional gap precision of the lithography. By suppressing the relative deviation of time constants of adjacent wirings below 10%, the variation of time constants can be made smaller than the relative deviation of the width of the data transmission line 136, and the overall deviation of time constants can be made smaller. Can be.

즉, 제1 메모리 셀 유닛 MCU1에 포함되는 메모리 셀 MC의 수와 제2 메모리 셀 유닛 MCU2에 포함되는 메모리 셀 MC의 수를 같게 설정할 수 있고, 제3 메모리 셀 유닛 MCU3에 포함되는 메모리 셀 MC의 수와 제4 메모리 셀 유닛 MCU4에 포함되는 메모리 셀 MC의 수를 같게 설정할 수 있다. 그리고, 제1 메모리 셀 유닛 MCU1에 포함되는 메모리 셀 MC의 수를 NA라고 하고 제3 메모리 셀 유닛 MCU3에 포함되는 메모리 셀 MC의 수를 NB라고 했을 때, (NA-NB)/(NA+NB)의 절대값은 0.1 이하일 수 있다.That is, the number of memory cells MC included in the first memory cell unit MCU1 may be set equal to the number of memory cells MC included in the second memory cell unit MCU2, and the number of memory cells MC included in the third memory cell unit MCU3 may be equal to each other. The number and the number of memory cells MC included in the fourth memory cell unit MCU4 may be set equal. When the number of memory cells MC included in the first memory cell unit MCU1 is NA and the number of memory cells MC included in the third memory cell unit MCU3 is NB, (NA-NB) / (NA + NB). ) May be less than or equal to 0.1.

이에 의해, 시상수의 편차를 작게 할 수 있고, 동작 특성을 더욱 향상할 수 있다. Thereby, the dispersion | variation in time constant can be made small, and an operation characteristic can be improved further.

또한,(NA-NB)/(NA+NB)의 절대값을 0.05 이하로 하는 것이 더욱 바람직하다. 이에 의해, 동작 특성을 더 향상할 수 있다.Moreover, it is more preferable to make the absolute value of (NA-NB) / (NA + NB) into 0.05 or less. Thereby, operating characteristic can be improved further.

본 실시예의 반도체 기억 장치(511)에 따르면, 인접하는 데이터 전송선 BL에 의해 접속되는 메모리 셀 블록에 포함되는 메모리 셀 MC에 대하여 동시에 판독을 행하고 동시에 기입을 행하는 경우, 데이터 전송선 BL들 간의 지연 시간의 차의 분만큼 회로 동작 마진을 축소해도 회로를 정상 동작시킬 수 있고, 회로 동작의 속도를 증가시킬 수 있다. 이에 의해, 비교예보다도 판독 및 기입을 고속으로 실현할 수 있다.According to the semiconductor memory device 511 of this embodiment, when the memory cells MC included in the memory cell blocks connected by the adjacent data transfer lines BL are simultaneously read and written simultaneously, the delay time between the data transfer lines BLs is increased. Even if the circuit operation margin is reduced by the difference, the circuit can be operated normally and the speed of the circuit operation can be increased. As a result, reading and writing can be realized at a higher speed than that of the comparative example.

또한, 인접하는 데이터 전송선 BL에 접속되는 감지 증폭기 회로(46)의 동작 타이밍을 일치시킬 수 있어, 전체로서, 지연 특성이 일치되고 스큐가 일치된 회로 동작을 실현할 수 있다. 또한, 데이터 전송선 BL들 사이의 지연 시간의 편차도 줄일 수 있고, 시상수의 차에 의한 펄스 파형의 외란도 줄일 수 있다.In addition, the operation timings of the sense amplifier circuits 46 connected to the adjacent data transmission lines BL can be matched, and as a whole, a circuit operation in which the delay characteristics are matched and the skew is matched can be realized. In addition, the variation in delay time between the data transmission lines BL can be reduced, and the disturbance of the pulse waveform due to the time constant difference can be reduced.

또한, 제1 메모리 셀 블록(1a) 및 제2 메모리 셀 블록(1b)에 포함되는 데이터 전송선 BL의 길이(X축 방향을 따른 길이)를 거의 동등하게 했을 경우, 배선 지연을 비교예의 배선 지연보다도, (R1C1)×ΔR 이상만큼 줄일 수 있고, 배선의 충방전에 걸리는 시간을 더 단축할 수 있다. 이에 의해, 회로 동작 마진을 축소해도 회로를 정상 동작시킬 수 있고, 회로 동작을 고속화할 수 있다. 이에 의해, 비교예보다도 고속의 판독 및 기입을 실현할 수 있다.When the lengths (lengths along the X-axis direction) of the data transmission lines BL included in the first memory cell block 1a and the second memory cell block 1b are made substantially equal, the wiring delay is larger than the wiring delay of the comparative example. (R1C1) × ΔR or more, and the time taken for charging and discharging the wiring can be further shortened. Thereby, even if the circuit operation margin is reduced, the circuit can be operated normally and the circuit operation can be speeded up. Thereby, reading and writing faster than the comparative example can be realized.

본 실시예에 따른 반도체 기억 장치(511)에서는, 예를 들어, 데이터 전송선 BL에 흐르는 전류량의 차가 임계 전압 판정의 판독에 영향을 주는 경우에 있어서도, 감지 증폭기 회로(46)로부터 이 감지 증폭기 회로(46)에서 가장 먼 메모리 셀 유닛(4)까지의 저항의 차를 축소할 수 있고, 이 구조는 데이터 전송선의 저항 편차를 줄임으로써 임계 전압 판정을 안정적으로 행할 수 있기 때문에 유리하다.In the semiconductor memory device 511 according to the present embodiment, for example, even when the difference in the amount of current flowing through the data transmission line BL affects the reading of the threshold voltage determination, the sense amplifier circuit 46 (from the sense amplifier circuit 46) is used. The difference in resistance to the memory cell unit 4 farthest from 46) can be reduced, and this structure is advantageous because the threshold voltage determination can be made stable by reducing the resistance variation of the data transmission line.

즉, 데이터 전송선 BL의 배선 재라우팅을 행하지 않는 비교예의 경우에는, 이미 설명한 바와 같이, 저저항 배선 L1의 배선 저항은 (R1+R2)인 것에 비해, 고저항 배선 L2의 배선 저항은 (R1+R2)×(1+ΔR)이다. 이와 같이, 비교예에서는, 저저항 배선 L1과 고저항 배선 L2 간에 배선 저항의 차가 발생하고, 흐르는 전류량의 차가 발생한다. That is, in the case of the comparative example in which wiring rerouting of the data transmission line BL is not performed, as described above, the wiring resistance of the low resistance wiring L1 is (R1 + R2), whereas the wiring resistance of the high resistance wiring L2 is (R1 +). R2) × (1 + ΔR). As described above, in the comparative example, the difference in the wiring resistance occurs between the low resistance wiring L1 and the high resistance wiring L2, and the difference in the amount of current flowing occurs.

이에 대해, 본 실시예에 따른 반도체 기억 장치(511)에서는, 이미 설명한 바와 같이, 배선 지연의 시상수는 {R1C1×(1+ΔR)+R2C2} 또는 {R1C1+R2C2×(1+ΔR)}이고, 인접하는 데이터 전송선 BL들 사이에 있어서의 시상수의 차는 (R1C1-R2C2)×ΔR이다.In contrast, in the semiconductor memory device 511 according to the present embodiment, as described above, the time constant of the wiring delay is {R1C1 × (1 + ΔR) + R2C2} or {R1C1 + R2C2 × (1 + ΔR)}. The difference in time constant between adjacent data transmission lines BL is (R 1 C 1 -R 2 C 2) × ΔR.

그리고, 제1 메모리 셀 블록(1a)와 제2 메모리 셀 블록(1b)의 데이터 전송선 BL의 길이를 거의 동등하게 하면, 상기의 시상수의 차 (R1C1-R2C2)×ΔR는 거의 0이 될 수 있다.When the lengths of the data transmission lines BL of the first memory cell block 1a and the second memory cell block 1b are made substantially equal, the difference of time constants R1C1-R2C2 × DELTA R can be almost zero. .

이에 의해, 인접하는 데이터 전송선 BL에 접속된 메모리 셀 MC에 대하여 동시에 판독 및 기입을 행하는 경우에, 데이터 전송선 BL들 간의 배선 저항의 차의 분만큼 회로 동작 마진을 축소할 수 있고, 그러므로 회로 동작을 고속화할 수 있다. 또한, 배선 저항의 차를 작게 함으로써, 배선 저항의 차에 기인하는 전류량의 차를 작게 할 수 있고, 임계 전압의 차를 보다 고정밀도로 검출할 수 있다. 이에 의해, 고속의 판독 및 기입을 실현할 수 있다. As a result, when simultaneously reading and writing the memory cells MC connected to the adjacent data transmission lines BL, the circuit operation margin can be reduced by the difference in the wiring resistance between the data transmission lines BL, thereby reducing the circuit operation. It can speed up. Moreover, by making the difference of wiring resistance small, the difference of the amount of electric current resulting from the difference of wiring resistance can be made small, and the difference of a threshold voltage can be detected with high precision. As a result, high speed reading and writing can be realized.

또한, 제1 및 제2 메모리 셀 블록(1a 및 1b)에 포함되는 데이터 전송선 BL의 길이를 거의 동일하게 했을 경우, 배선 저항을 비교예보다도 R1×ΔR 이상만큼 축소할 수 있고, 배선 저항을 보다 줄일 수 있고, 메모리 셀 MC의 전류를 증대시킬 수 있다. In addition, when the lengths of the data transmission lines BL included in the first and second memory cell blocks 1a and 1b are made substantially the same, the wiring resistance can be reduced by R1 × ΔR or more than in the comparative example, and the wiring resistance is further increased. It can reduce and increase the current of the memory cell MC.

(제2 실시예) (2nd Example)

도 11은 제2 실시예의 반도체 기억 장치의 구성을 예시하는 모식적인 평면도이다.11 is a schematic plan view illustrating the configuration of the semiconductor memory device of the second embodiment.

즉, 도 11은 제1 실시 형태에 따른 제2 실시예의 반도체 기억 장치(512)에 제공되는 데이터 전송선 재라우팅부(100)의 구성을 예시하고 있다. 반도체 기억 장치(512)의 데이터 전송선 재라우팅부(100) 이외의 구성은 제1 실시예의 반도체 기억 장치(511)와 마찬가지이므로 설명을 생략한다. That is, FIG. 11 illustrates the configuration of the data transmission line rerouting unit 100 provided in the semiconductor memory device 512 of the second embodiment according to the first embodiment. Since the configuration other than the data transmission line rerouting unit 100 of the semiconductor memory device 512 is the same as that of the semiconductor memory device 511 of the first embodiment, description thereof is omitted.

도 11에 나타낸 바와 같이, 반도체 기억 장치(512)의 데이터 전송선 재라우팅부(100)의 영역 RGa에서는, 2개의 제1 재라우팅 콘택트(239)와 1개의 콘택트 리소그래피 보조 패턴(339)(실제로는 콘택트가 개구되지 않음)이 1개의 콘택트 세트가 된다. 그리고, 1개의 콘택트 세트에서는, 2개의 제1 재라우팅 콘택트(239)와 1개의 콘택트 리소그래피 보조 패턴(339)(실제로는 콘택트가 개구되지 않음)이 X-Y 평면 내에서 대각선으로 배치된다. 이러한 콘택트 세트가 Y축 방향을 따라서 복수 반복해서 배치되어 있다. 즉, 2개의 제1 재라우팅 콘택트(239)와 1개의 콘택트 리소그래피 보조 패턴(339)(실제로는 콘택트가 개구되지 않음)은 Y축 방향을 따라서 갈지자(staggered) 형상(지그재그 형상)으로 반복해서 배치된다. As shown in FIG. 11, in the region RGa of the data transmission line rerouting unit 100 of the semiconductor memory device 512, two first rerouting contacts 239 and one contact lithography auxiliary pattern 339 (actually, Contact is not opened) becomes one set of contacts. And in one set of contacts, two first rerouting contacts 239 and one contact lithography assist pattern 339 (actually no contact is opened) are arranged diagonally in the X-Y plane. Such a contact set is repeatedly arranged in multiple numbers along the Y-axis direction. That is, the two first rerouting contacts 239 and one contact lithography auxiliary pattern 339 (actually no contact is opened) are repeatedly arranged in a staggered shape (zigzag shape) along the Y axis direction. do.

콘택트 리소그래피 보조 패턴(339)(실제로는 콘택트가 개구되지 않음)은, 콘택트의 X-Y 평면 내에서의 규칙성을 향상하기 위해서 배치된 것이다. 콘택트 리소그래피 보조 패턴(339)(실제로는 콘택트가 개구되지 않음)은, 예를 들어, 제1 재라우팅 콘택트(239)의 크기보다도 3㎚ 내지 30㎚의 범위의 양만큼 작게 형성된다. 그 결과, 콘택트 리소그래피 보조 패턴(339)(실제로는 콘택트가 개구되지 않음)의 일부는 실제로는 콘택트 구멍으로 형성되지 않아, 도전층 간의 전기적인 접속을 행하지 않는다.The contact lithography auxiliary pattern 339 (actually no contact is opened) is disposed to improve regularity in the X-Y plane of the contact. The contact lithography auxiliary pattern 339 (actually no contact is opened) is formed, for example, by an amount in the range of 3 nm to 30 nm smaller than the size of the first rerouting contact 239. As a result, a part of the contact lithography auxiliary pattern 339 (actually the contact is not opened) is not actually formed by the contact hole, and electrical connection between the conductive layers is not performed.

도 11에 나타낸 바와 같이, 제1 데이터 전송선 DL1이 제4 데이터 전송선 DL4과, 제1 재라우팅 콘택트(239)와 제1 재라우팅 배선(233)을 통해 전기적으로 접속되어 있다.As shown in FIG. 11, the first data transmission line DL1 is electrically connected to the fourth data transmission line DL4 through the first rerouting contact 239 and the first rerouting wiring 233.

예를 들어, 제2 데이터 전송선 DL2이 제5 데이터 전송선 DL5과, 제1 재라우팅 콘택트(239)와 제1 재라우팅 배선(233)을 통해 전기적으로 접속되어 있다. 예를 들어, 제3 데이터 전송선 DL3이 제6 데이터 전송선 DL6과, 제1 재라우팅 콘택트(239), 제1 재라우팅 배선(233) 및 제2 재라우팅 배선(227)을 통해 전기적으로 접속되어 있다.For example, the second data transmission line DL2 is electrically connected to the fifth data transmission line DL5 through the first rerouting contact 239 and the first rerouting wire 233. For example, the third data transmission line DL3 is electrically connected to the sixth data transmission line DL6 through the first rerouting contact 239, the first rerouting wire 233, and the second rerouting wire 227. .

이에 의해, 반도체 기억 장치(512)에서도, 배선의 전기 저항의 변동을 보상하고, 배선 지연을 억제하고, 동작 특성 및 신뢰성을 향상할 수 있다.As a result, even in the semiconductor memory device 512, variations in the electrical resistance of the wiring can be compensated for, wiring delay can be suppressed, and operation characteristics and reliability can be improved.

또한, 메모리 셀 블록 내의 데이터 전송선 BL의 콘택트도 2개의 제1 재라우팅 콘택트(239) 및 1개의 콘택트 리소그래피 보조 패턴(339)(실제로는 콘택트가 개구되지 않음)의 주기적으로 배치된 3개의 콘택트를 포함할 수 있다. 이에 의해, 메모리 셀 블록과 같은 리소그래피 조건에서, 데이터 전송선 재라우팅부(100)을 형성할 수 있고, 공정 마진을 보다 확장할 수 있다. In addition, the contact of the data transmission line BL in the memory cell block also includes three periodically arranged contacts of two first rerouting contacts 239 and one contact lithography auxiliary pattern 339 (actually no contact is opened). It may include. As a result, in a lithography condition such as a memory cell block, the data transmission line rerouting unit 100 can be formed, and the process margin can be further extended.

(제3 실시예)(Third Embodiment)

도 12는 제3 실시예의 반도체 기억 장치의 구성을 예시하는 모식적인 평면도이다.12 is a schematic plan view illustrating the configuration of the semiconductor memory device of the third embodiment.

즉, 도 12는 제1 실시 형태에 따른 제3 실시예의 반도체 기억 장치(513)에 제공되는 데이터 전송선 재라우팅부(100)의 구성을 예시하고 있다. 반도체 기억 장치(513)의 데이터 전송선 재라우팅부(100) 이외의 구성은 제1 실시예의 반도체 기억 장치(511)와 마찬가지이므로 설명을 생략한다.That is, FIG. 12 illustrates the configuration of the data transmission line rerouting unit 100 provided in the semiconductor memory device 513 of the third embodiment according to the first embodiment. Since the configuration other than the data transmission line rerouting unit 100 of the semiconductor memory device 513 is the same as that of the semiconductor memory device 511 of the first embodiment, description thereof is omitted.

도 12에 나타낸 반도체 기억 장치(513)에서는, 데이터 전송선(136)의 분단 위치(데이터 전송선(136)의 X축 방향에서의 단부의 위치)는 저저항 배선 L1과 고저항 배선 L2 사이에서 정렬되어 있다. In the semiconductor memory device 513 shown in FIG. 12, the divided position of the data transmission line 136 (the position of the end portion in the X-axis direction of the data transmission line 136) is aligned between the low resistance wiring L1 and the high resistance wiring L2. have.

도 12에 나타낸 바와 같이, 예를 들어, 제1 데이터 전송선 DL1이 제4 데이터 전송선 DL4과, 제1 재라우팅 콘택트(239), 제1 재라우팅 배선(233) 및 제2 재라우팅 배선(227)을 통해 전기적으로 접속되어 있다.As shown in FIG. 12, for example, the first data transmission line DL1 is connected to the fourth data transmission line DL4, the first rerouting contact 239, the first rerouting wiring 233, and the second rerouting wiring 227. It is electrically connected through.

또한, 제2 데이터 전송선 DL2가 제5 데이터 전송선 DL5과, 제1 재라우팅 콘택트(239)와 제1 재라우팅 배선(233)을 통해 전기적으로 접속되어 있다. 또한, 제3 데이터 전송선 DL3이 제6 데이터 전송선 DL6과, 제1 재라우팅 콘택트(239)와 제1 재라우팅 배선(233)을 통해 전기적으로 접속되어 있다.The second data transmission line DL2 is electrically connected to the fifth data transmission line DL5 via the first rerouting contact 239 and the first rerouting wiring 233. The third data transmission line DL3 is electrically connected to the sixth data transmission line DL6 through the first rerouting contact 239 and the first rerouting wire 233.

이에 의해, 반도체 기억 장치(513)에서도, 배선의 전기 저항의 변동을 보상하고, 배선 지연을 억제하고, 동작 특성 및 신뢰성을 향상할 수 있다.Thereby, also in the semiconductor memory device 513, it is possible to compensate for the variation in the electrical resistance of the wiring, to suppress the wiring delay, and to improve the operating characteristics and the reliability.

이와 같이, 본 실시 형태에 따른 반도체 기억 장치(510)(및 제1 내지 제3 실시예에 따른 반도체 기억 장치(511 내지 513))에 의하면, 메모리 셀 MC을 판독할 때의 배선 지연이 증대하고, 판독 속도가 저하하는 문제를 완화할 수 있다.As described above, according to the semiconductor memory device 510 according to the present embodiment (and the semiconductor memory devices 511 to 513 according to the first to third embodiments), the wiring delay when reading the memory cell MC increases. This can alleviate the problem of a slow reading speed.

또한, 감지 증폭기 회로(46)와 데이터 전송선 BL(데이터 전송선(136))이 메모리 셀 유닛(4)에 직렬 접속되는 구조에 있어서는, 배선 저항이 증가하면 메모리 셀 MC에 흐르는 전류가 감소한다. 이에 의해, 차단 상태의 셀 전류와 도통 상태의 셀 전류 간의 차가 감소하고, 메모리 셀 MC의 상태들 간의 구별이 어려워져, 판독 마진이 저하한다. 그러나, 본 실시 형태에 따르면, 메모리 셀 MC에 흐르는 최소 전류를 비교예보다도 더 크게 할 수 있고, 판독 마진을 보다 확대할 수 있다.Further, in the structure in which the sense amplifier circuit 46 and the data transmission line BL (data transmission line 136) are connected in series with the memory cell unit 4, when the wiring resistance increases, the current flowing through the memory cell MC decreases. As a result, the difference between the cell current in the interrupted state and the cell current in the conducting state is reduced, making it difficult to distinguish between the states of the memory cells MC, and the read margin is lowered. However, according to the present embodiment, the minimum current flowing through the memory cell MC can be made larger than that of the comparative example, and the read margin can be further expanded.

특히, NAND형 플래시 메모리에 있어서는, 메모리 셀 MC의 점유율을 증가시키기 위해서, 데이터 전송선 BL로서 예를 들어 2㎜ 이상의 길이의 배선이 사용되고, 데이터 전송선 BL의 단부에 감지 증폭기 회로(46)가 전기적으로 접속된다. 이 구성에 있어서, 감지 증폭기 회로(46)의 근방에서 데이터 전송선 BL에 접속된 메모리 셀 MC와 감지 증폭기 회로(46)로부터도 먼 위치에서 접속된 메모리 셀 MC 간에는 데이터 전송선 BL의 시상수에 의한 지연이 발생한다. 이 메모리 셀 MC을 동등한 속도로 판독하는 경우에는, 감지 증폭기 회로(46)에서 먼 메모리 셀 MC도 판독할 수 있도록 여유 있는 마진을 가진 판독 타이밍이 설정된다. 그러나, 이 실시 형태를 적용함으로써, 데이터 전송선들(136) 사이의 시상수의 편차를 줄일 수 있다. 이에 의해, 메모리 셀 MC의 판독 시간 마진을 종래보다도 더 크게 할 수 있다.In particular, in the NAND type flash memory, in order to increase the occupancy of the memory cell MC, for example, a wire having a length of 2 mm or more is used as the data transmission line BL, and the sense amplifier circuit 46 is electrically connected to the end of the data transmission line BL. Connected. In this configuration, there is a delay due to the time constant of the data transmission line BL between the memory cell MC connected to the data transmission line BL in the vicinity of the sense amplifier circuit 46 and the memory cell MC connected at a position far from the sense amplifier circuit 46. Occurs. In the case where the memory cell MC is read at the same speed, the read timing with a margin that is set so that the memory cell MC far from the sense amplifier circuit 46 can also be read is set. However, by applying this embodiment, the variation in the time constant between the data transmission lines 136 can be reduced. As a result, the read time margin of the memory cell MC can be made larger than before.

또한, 데이터 전송선 BL에서 발생하는 전압 저하량은 배선 저항에 비례한다. 따라서, 데이터 전송선 BL이 되는 금속 배선의 폭이 균일하게 좁으면, 금속 배선의 저항이 증가하고, 배선 지연이 증가하고, 전자 이동 및 응력 유도 이탈이 발생하기 쉬워진다. 이에 대해, 본 실시 형태를 적용함으로써, 배선 저항의 증가에 수반하여 메모리 셀 MC에 흐르는 전류가 줄어드는 문제를 완화할 수 있다. 그러므로, 판독 마진을 종래보다도 더 크게 할 수 있다. 또한, 금속 배선의 폭이 균일하게 좁은 경우에 비해, 금속 배선의 저항의 증가, 배선 지연의 증가, 전자 이동 및 응력 유도 이탈의 문제가 발생하기 어렵게 된다.In addition, the voltage drop amount generated in the data transmission line BL is proportional to the wiring resistance. Therefore, if the width of the metal wiring to be the data transmission line BL is uniformly narrow, the resistance of the metal wiring increases, the wiring delay increases, and electron movement and stress induced deviation easily occur. On the other hand, by applying the present embodiment, it is possible to alleviate the problem that the current flowing through the memory cell MC decreases with increasing wiring resistance. Therefore, the read margin can be made larger than before. In addition, as compared with the case where the width of the metal wiring is uniformly narrow, problems such as an increase in the resistance of the metal wiring, an increase in the wiring delay, an electron movement, and a stress induced deviation are less likely to occur.

또한, 본 실시 형태에 따른 반도체 기억 장치(510)(및 제1 내지 제3 실시예에 따른 반도체 기억 장치(511 내지 513))는 이하의 특징 A를 갖는다.In addition, the semiconductor memory device 510 according to the present embodiment (and the semiconductor memory devices 511 to 513 according to the first to third embodiments) has the following feature A. FIG.

즉, 제1 메모리 셀 블록(1a)의 데이터 전송선 BL과 제2 메모리 셀 블록(1b)의 데이터 전송선 BL의 상대적인 위치(예를 들어, Y축 방향을 따른 위치)는 서로 동일할 수 있고, 종래에 대한 변경도 불필요하다.That is, the relative positions (eg, positions along the Y-axis direction) of the data transmission line BL of the first memory cell block 1a and the data transmission line BL of the second memory cell block 1b may be identical to each other. No change is necessary.

이로 인해, 메모리 셀 MC간의 물리/논리 어드레스 할당을 홀수 비트만큼 시프트하는 것만으로 충분하다. 즉, 데이터 전송선 BL에의 인가 전압을, 제1 및 제2 메모리 셀 블록(1a 및 1b) 간에 변경할 필요가 없고, 종래와 마찬가지의 구성을 그대로 적용할 수 있다.For this reason, it is sufficient only to shift the physical / logical address allocation between the memory cells MC by an odd bit. In other words, it is not necessary to change the voltage applied to the data transmission line BL between the first and second memory cell blocks 1a and 1b, and the same configuration as in the prior art can be applied.

또한, 제1 메모리 셀 블록(1a)의 데이터 전송선 BL과 제2 메모리 셀 블록(1b)의 데이터 전송선 BL 간의 상대 관계는, 제1 메모리 셀 블록(1a)의 메모리 셀 MC와 제2 메모리 셀 블록(1b)의 메모리 셀 MC 간의 상대 관계와 동일하다. 인접하는 데이터 전송선 BL의 상대 관계는 인접하는 셀의 상대 관계와 서로 동일하므로, 제1 메모리 셀 블록(1a)과 제2 메모리 셀 블록(1b)의 메모리 셀 MC들 사이의 간섭(interference)이나 외란(disturb)에 대하여 파라미터를 바꿀 필요가 없고, 재라우팅을 하는 경우나 하지 않는 경우도 동일하게 각종 설계 파라미터를 취급할 수 있고, 설계 효율이 높다는 이점이 있다.The relative relationship between the data transfer line BL of the first memory cell block 1a and the data transfer line BL of the second memory cell block 1b is the memory cell MC and the second memory cell block of the first memory cell block 1a. It is the same as the relative relationship between the memory cells MC in (1b). Since the relative relationship between adjacent data transmission lines BL is the same as the relative relationship between adjacent cells, the interference or disturbance between the memory cells MC of the first memory cell block 1a and the second memory cell block 1b is the same. There is no need to change the parameters for the disturb, and even if the rerouting is performed or not, the various design parameters can be handled similarly, and the design efficiency is high.

(제2 실시 형태) (2nd embodiment)

도 13은 제2 실시 형태에 따른 반도체 기억 장치의 구성을 예시하는 모식도다. 　13 is a schematic diagram illustrating the configuration of a semiconductor memory device according to the second embodiment.

도 13에 나타낸 바와 같이, 본 실시 형태에 따른 반도체 기억 장치(520)에 도, 저저항 배선 L1(제1 배선 LL1 및 제3 배선 LL3) 및 고저항 배선 L2(제2 배선 LL2 및 제4 배선 LL4)가 제공된다. 즉, 반도체 기억 장치(520)도 제1 내지 제4 데이터 전송선 DL1 내지 DL4를 포함한다. 그리고, 반도체 기억 장치(520)에 있어서는, 제1 내지 제4 데이터 전송선 DL1 내지 DL4의 재라우팅의 구성이 반도체 기억 장치(510)와 상이하다. 그 이외에는 반도체 기억 장치(520)는 반도체 기억 장치(510)와 마찬가지이므로 설명을 생략한다. As shown in Fig. 13, the semiconductor memory device 520 according to the present embodiment also has a low resistance wiring L1 (first wiring LL1 and a third wiring LL3) and a high resistance wiring L2 (second wiring LL2 and a fourth wiring). LL4) is provided. That is, the semiconductor memory device 520 also includes the first to fourth data transfer lines DL1 to DL4. In the semiconductor memory device 520, the configuration of the rerouting of the first to fourth data transmission lines DL1 to DL4 is different from that of the semiconductor memory device 510. Otherwise, since the semiconductor memory device 520 is the same as the semiconductor memory device 510, description thereof is omitted.

반도체 기억 장치(520)에 있어서는, 제4 데이터 전송선 DL4이 제1 데이터 전송선 DL1과 전기적으로 접속되면서, 제3 데이터 전송선 DL3은 제1 영역 RG1(제1 메모리 셀 블록(1a))과 제2 영역 RG2(제2 메모리 셀 블록(1b)) 사이에서 제2 데이터 전송선 DL2과 전기적으로 접속되어 있다. In the semiconductor memory device 520, while the fourth data transmission line DL4 is electrically connected to the first data transmission line DL1, the third data transmission line DL3 is connected to the first region RG1 (first memory cell block 1a) and the second region. The RG2 (second memory cell block 1b) is electrically connected to the second data transmission line DL2.

이러한 구성에서도, 제1 영역 RG1의 저저항 배선 L1과 제2 영역 RG2의 고저항 배선 L2가 서로 접속되고, 제1 영역 RG1의 고저항 배선 L2과 제2 영역 RG2의 저저항 배선 L1가 서로 접속됨으로써, 배선 저항을 균일화할 수 있다.Even in such a configuration, the low resistance wiring L1 of the first region RG1 and the high resistance wiring L2 of the second region RG2 are connected to each other, and the high resistance wiring L2 of the first region RG1 and the low resistance wiring L1 of the second region RG2 are connected to each other. As a result, the wiring resistance can be made uniform.

이에 의해, 제1 실시 형태에 관해서 설명한 효과가 마찬가지로 얻어진다. 즉, 배선의 전기 저항의 변동을 보상하고, 배선 지연을 억제하고, 동작 특성 및 신뢰성을 향상시킬 수 있다.Thereby, the effect demonstrated about 1st Embodiment is acquired similarly. In other words, variations in the electrical resistance of the wiring can be compensated for, wiring delay can be suppressed, and operation characteristics and reliability can be improved.

제2 실시 형태에 따른 반도체 기억 장치(520)는 제1 실시 형태에 관해서 설명한 "특징 A"를 제외하고, 제1 실시 형태와 같은 효과를 발휘한다. 또한, 본 실시 형태에 따른 반도체 기억 장치(520)의 데이터 전송선 BL의 재라우팅은, 제1 실시 형태에 비하여, 데이터 전송선 BL을 홀수 라인 분(홀수 라인 분×메모리 셀 블록의 수) 추가하지 않고도 행해질 수 있다. 이에 의해, 회로 면적을 작게 할 수 있다. The semiconductor memory device 520 according to the second embodiment has the same effect as that of the first embodiment except for "feature A" described in relation to the first embodiment. In addition, rerouting of the data transmission line BL of the semiconductor memory device 520 according to the present embodiment can be carried out without adding odd lines (odd lines x number of memory cell blocks) to the data transfer lines BL as compared with the first embodiment. Can be done. Thereby, a circuit area can be made small.

(제4 실시예)(Example 4)

도 14는 제4 실시예의 반도체 기억 장치의 구성을 예시하는 모식적 회로도이다.14 is a schematic circuit diagram illustrating the configuration of the semiconductor memory device of the fourth embodiment.

도 14에 나타낸 바와 같이, 제2 실시 형태의 제4 실시예에 따른 반도체 기억 장치(524)의 데이터 전송선 재라우팅부(100)의 구성은, 제1 실시예에 따른 반도체 기억 장치(511)의 데이터 전송선 재라우팅부(100)의 구성이 상이하다. 그 외에는, 반도체 기억 장치(524)는 반도체 기억 장치(511)와 마찬가지이다.As shown in FIG. 14, the configuration of the data transmission line rerouting unit 100 of the semiconductor memory device 524 according to the fourth embodiment of the second embodiment is similar to that of the semiconductor memory device 511 according to the first embodiment. The configuration of the data transmission line rerouting unit 100 is different. Otherwise, the semiconductor memory device 524 is the same as the semiconductor memory device 511.

즉, 반도체 기억 장치(524)에서는, 제1 및 제2 메모리 셀 블록(1a 및 1b) 각각으로부터 2개씩 교차함으로써 데이터 전송선 BL을 재라우팅할 수 있다.That is, in the semiconductor memory device 524, data transfer lines BL can be rerouted by crossing two from each of the first and second memory cell blocks 1a and 1b.

도 15는 제4 실시예의 반도체 기억 장치의 구성을 예시하는 모식적인 평면도이다.15 is a schematic plan view illustrating the configuration of the semiconductor memory device of the fourth embodiment.

즉, 도 15는 제4 실시예의 반도체 기억 장치(524)에 제공되는 데이터 전송선 재라우팅부(100)의 구성을 예시하고 있다.That is, FIG. 15 illustrates the configuration of the data transmission line rerouting unit 100 provided in the semiconductor memory device 524 of the fourth embodiment.

도 15에 나타낸 바와 같이 반도체 기억 장치(524)에서는, 예를 들어, 제1 데이터 전송선 DL1이 제1 재라우팅 콘택트(239)와 제1 재라우팅 배선(233)을 통해 제4 데이터 전송선 DL4과 전기적으로 접속되어 있다.As shown in FIG. 15, in the semiconductor memory device 524, for example, the first data transmission line DL1 is electrically connected to the fourth data transmission line DL4 through the first rerouting contact 239 and the first rerouting wire 233. Is connected.

또한, 제2 데이터 전송선 DL2이 제3 데이터 전송선 DL3과, 제1 재라우팅 콘택트(239), 제1 재라우팅 배선(233) 및 제2 재라우팅 배선(227)을 통해 전기적으로 접속되어 있다.The second data transmission line DL2 is electrically connected to the third data transmission line DL3 through the first rerouting contact 239, the first rerouting wiring 233, and the second rerouting wiring 227.

이에 의해, 반도체 기억 장치(524)에서도, 배선의 전기 저항의 변동을 보상하고, 배선 지연을 억제하고, 동작 특성 및 신뢰성을 향상할 수 있다.As a result, even in the semiconductor memory device 524, variations in the electrical resistance of the wiring can be compensated for, wiring delay can be suppressed, and operation characteristics and reliability can be improved.

또한, 상기의 제1 및 제2 실시 형태에 따른 임의의 반도체 기억 장치의 소자 분리 절연막(124), 층간 절연막(150) 및 층간 절연막(168)의 형성 방법은, 예를 들어, 실리콘을 실리콘 산화막이나 실리콘 질화막으로 변환하는 방법 외에, 예를 들어, 퇴적된 실리콘막에 산소 이온을 주입하는 방법 및 퇴적한 실리콘막을 산화하는 방법을 포함할 수 있다.In addition, in the method of forming the element isolation insulating film 124, the interlayer insulating film 150, and the interlayer insulating film 168 of any semiconductor memory device according to the first and second embodiments described above, for example, silicon is a silicon oxide film. Or a method of injecting oxygen ions into the deposited silicon film and a method of oxidizing the deposited silicon film, for example.

또한, 상기의 구체예에서는 부유 게이트(126)로서 다결정 실리콘으로 이루어지는 도전성의 막을 사용했지만, 부유 게이트(126)로서 절연성의 전하 축적층을 사용할 수도 있다. 전하 축적층은, 예를 들어, SiN, SiON, TiO2, Al2O3, 탄탈 산화막, 티타늄산 스트론튬, 티타늄산 바륨 및 티타늄산 지르코늄 납으로 구성되는 그룹에서 선택된 하나의 단층막 또는 그 그룹에서 선택된 적어도 2개를 포함하는 적층막을 포함할 수 있다.In addition, although the conductive film which consists of polycrystalline silicon was used as the floating gate 126 in the above specific example, an insulating charge accumulation layer can also be used as the floating gate 126. The charge storage layer is, for example, in one monolayer film selected from the group consisting of SiN, SiON, TiO 2 , Al 2 O 3 , tantalum oxide film, strontium titanate, barium titanate and zirconium lead titanate, or a group thereof. It may include a laminated film including at least two selected.

또한, 상기의 구체예에서는, 반도체 기억 장치가 형성되는 반도체 기판으로 해서 p형 실리콘 기판(121)을 사용했지만, 반도체 기판은, SOI(Silicon On Insulator)를 포함하는 p형 SOI 기판 및 SiGe 혼정(mixed crystal), SiGeC 혼정 등의 실리콘을 포함하는 p형 단결정 반도체층을 포함하는 기판을 포함할 수 있다.In the above specific example, the p-type silicon substrate 121 is used as the semiconductor substrate on which the semiconductor memory device is formed. However, the semiconductor substrate includes a p-type SOI substrate and a SiGe mixed crystal (Silicon On Insulator). It may include a substrate including a p-type single crystal semiconductor layer containing silicon, such as mixed crystal), SiGeC mixed crystal.

또한, 상기의 구체예에서는, p형 실리콘 영역(123) 위에 n형 FET가 형성되는 구성에 대해서 설명했지만, n형 실리콘 영역 위에 p형 FET가 형성되는 구성을 사용할 수도 있다. 이러한 경우에는, 상기의 "n형"을 "p형"으로 대체하고, 상기의 "p형"을 "n형"으로 대체하고, As, P 및 Sb의 도핑 불순물종을 In 또는 B로 대체해도 충분하다.In addition, in the above specific example, the structure in which the n-type FET is formed on the p-type silicon region 123 has been described, but a structure in which the p-type FET is formed on the n-type silicon region may be used. In such a case, even if "n-type" is replaced with "p-type", "p-type" is replaced with "n-type", and doping impurity species of As, P and Sb are replaced with In or B. Suffice.

또한, 부유 게이트(126) 및 제어 게이트(127)는, Si 반도체, SiGe 혼정 및 SiGeC 혼정, 이들의 다결정 또는 이들의 적층막을 포함할 수도 있다. 부유 게이트(126) 및 제어 게이트(127)는, 아몰퍼스 Si, 아몰퍼스 SiGe 혼정 및 아몰퍼스 SiGeC 혼정, 또는 이들의 적층막을 포함할 수도 있다.In addition, the floating gate 126 and the control gate 127 may include Si semiconductor, SiGe mixed crystal and SiGeC mixed crystal, these polycrystals, or these laminated films. The floating gate 126 and the control gate 127 may include amorphous Si, amorphous SiGe mixed crystals, amorphous SiGeC mixed crystals, or a laminated film thereof.

또한, 제어 게이트(127) 상에 퇴적법에 의해 금속 라이닝층이 제공될 수 있다. 또는, 예를 들어, Ti, Co, Ni, Mo, Pd 및 Pt로 이루어진 그룹에서 선택된 적어도 하나와 제어 게이트(127)를 반응시킴으로써 실리사이드층을 형성될 수 있고, 이것을 금속 라이닝층으로서 사용할 수도 있다.In addition, a metal lining layer may be provided on the control gate 127 by the deposition method. Alternatively, for example, the silicide layer may be formed by reacting the control gate 127 with at least one selected from the group consisting of Ti, Co, Ni, Mo, Pd, and Pt, and may be used as the metal lining layer.

또한, 상기의 메모리 셀 MC는 "0" 및 "1"의 2치를 갖는 반도체 메모리 셀 트랜지스터를 포함할 수 있고, 또는 3값 이상의 다치를 기억하는 반도체 메모리 셀 트랜지스터를 사용할 수도 있다. 다치의 반도체 메모리 셀 트랜지스터를 사용하는 경우에는, 복수의 임계 전압 분포들 간의 간격이 좁고, 인접 메모리 셀들 간의 용량 결합에 의한 임계 전압 분포의 증가, 이러한 오기입이 문제가 발생되기 쉬우므로, 다치 반도체 메모리 셀 트랜지스터가 사용되는 경우에 본 실시 형태를 적용함으로써, 보다 큰 효과를 얻을 수 있다. 또한, 1개의 메모리 셀 MC에 기억되는 임계 전압 분포의 개수는 2의 승수의 정수인 것이 정보 데이터의 디코딩이 간략화되어 바람직하다.Further, the memory cell MC may include a semiconductor memory cell transistor having two values of "0" and "1", or may use a semiconductor memory cell transistor that stores three or more values. In the case of using a multi-value semiconductor memory cell transistor, the value of the multi-value semiconductor is easy because the interval between the plurality of threshold voltage distributions is narrow, and the increase in the threshold voltage distribution due to the capacitive coupling between adjacent memory cells is likely to occur. When the memory cell transistor is used, by applying this embodiment, a larger effect can be obtained. In addition, it is preferable that the number of threshold voltage distributions stored in one memory cell MC is an integer of a multiplier of 2 because the decoding of the information data is simplified.

또한, 상기의 구체예에서는, 감지 증폭기 회로(46)가 제2 메모리 셀 블록(1b) 측에 제공되어 있지만, 감지 증폭기 회로(46)는 제1 메모리 셀 블록(1a) 측과 제2 메모리 셀 블록(1b) 측에 그 기능을 분산시켜서 제공해도 좋다.Further, in the above embodiment, the sense amplifier circuit 46 is provided on the second memory cell block 1b side, but the sense amplifier circuit 46 is on the first memory cell block 1a side and the second memory cell. The function may be distributed to the block 1b side.

또한, 본원 명세서에 있어서, "수직" 및 "평행"은 엄밀하게 수직 및 엄밀하게 평행인 것 뿐만아니라, 예를 들어 제조 공정에 있어서의 편차 등도 포함하는 것이다. 실질적으로 수직 및 실질적으로 평행이면 충분하다.In addition, in this specification, "vertical" and "parallel" not only are strictly vertical and strictly parallel, but also include the deviation in a manufacturing process, etc., for example. Substantially vertical and substantially parallel are sufficient.

이상, 구체예를 참조하면서 본 발명의 실시 형태에 대해서 설명했다. 그러나, 본 발명은 이 구체예들에 한정되는 것이 아니다. 예를 들어, 당업자는 반도체 기억 장치에 포함되는 제1 내지 제4 배선, 저저항 배선, 고저항 배선, 제1 내지 제6 데이터 전송선, 메모리 셀, 메모리 셀 유닛, 메모리 셀 블록, 제1 및 제2 영역, 제1 및 제2 절연 영역, 데이터 전송선 재라우팅부, 재라우팅 배선, 재라우팅 콘택트 등 각 요소가 구체적인 구성을 공지의 범위로부터 적절하게 선택할 수 있고, 본 발명을 마찬가지로 실시할 수 있다. 이러한 실시는 마찬가지의 효과를 얻는 것이 가능한 한 본 발명의 범위에 포함된다.As mentioned above, embodiment of this invention was described referring a specific example. However, the present invention is not limited to these embodiments. For example, those skilled in the art will appreciate that the first to fourth wirings, the low resistance wirings, the high resistance wirings, the first to sixth data transmission lines, the memory cells, the memory cell units, the memory cell blocks, the first and the first included in the semiconductor memory device. Each element such as the second region, the first and second insulating regions, the data transmission line rerouting portion, the rerouting wiring, and the rerouting contact can appropriately select a specific configuration from a known range, and the present invention can be similarly implemented. Such implementation is included in the scope of the present invention as far as possible to obtain the same effects.

또한, 각 구체예 중 임의의 2개 이상의 요소를 기술적으로 가능한 범위에서 조합할 수 있고, 이것도 본 발명의 요지를 포함하는 한 본 발명의 범위에 포함된다.In addition, any two or more elements of each embodiment can be combined in a technically possible range, and this is also included in the scope of the present invention, as long as it includes the gist of the present invention.

또한, 본 발명의 실시 형태로서 상술한 반도체 기억 장치를 기초로 하여, 당업자가 적절히 설계 변경해서 실시할 수 있는 모든 반도체 기억 장치도 본 발명의 요지를 포함하는 한 본 발명의 범위에 속한다.Moreover, all the semiconductor memory devices which can be designed and changed appropriately by those skilled in the art based on the semiconductor memory device described above as an embodiment of the present invention also fall within the scope of the present invention.

그 외, 본 발명의 사상의 범주 내에서 당업자라면 각종 변경 및 수정에 상도할 수 있다. 그러므로, 이러한 변경 및 수정도 본 발명의 범위에 속하는 것이라고 이해된다. 예를 들어, 전술한 각 실시 형태에 대하여, 당업자가 적절히, 구성 요소의 추가, 삭제 혹은 설계 변경을 행한 것, 또는, 공정의 추가, 생략 혹은 조건 변경을 행한 것도, 본 발명의 요지를 포함하고 있는 한 본 발명의 범위 내에 있다.In addition, various changes and modifications can be made by those skilled in the art within the scope of the spirit of the present invention. Therefore, it is understood that such changes and modifications are also within the scope of the present invention. For example, for each of the above-described embodiments, those skilled in the art have appropriately added, deleted, or changed design, or added, omitted, or changed conditions, including the gist of the present invention. As long as it is within the scope of the present invention.

몇몇 실시 형태들이 설명되었지만, 이 실시 형태들은 단지 예로서 제시된 것이며, 본 발명의 범위를 제한하고자 하는 것이 아니다. 실제로, 본 명세서에 설명된 신규의 실시형태는 각종 다른 형태로 구현될 수 있다, 또한, 본 발명의 사상을 벗어나지 않는 한, 본 명세서에 설명된 실시 형태의 형태에서의 각종 생략, 치환 및 변경이 일어날 수 있다. 첨부되는 특허 청구 범위 및 그 동등물은 본 발명의 범위 및 사상 내에 포함되는 한 이러한 형태 또는 변형을 커버하도록 의도된다.While some embodiments have been described, these embodiments have been presented by way of example only, and are not intended to limit the scope of the invention. Indeed, the novel embodiments described herein may be embodied in a variety of other forms; furthermore, various omissions, substitutions and changes in the form of the embodiments described herein may be made without departing from the spirit of the invention. Can happen. The appended claims and their equivalents are intended to cover such forms or modifications as long as they fall within the scope and spirit of the invention.

510 : 반도체 기억 장치
1a 및 1b : 제1 및 제2 메모리 셀 블록
DL1 내지 DL6 : 제1 내지 제6 데이터 전송선
MCU1 내지 MCU6 : 제1 내지 제6 메모리 셀 유닛
LL1 내지 LL4: 제1 내지 제4 배선
U1 내지 U4 : 제1 내지 제4 셀 유닛510: semiconductor memory device
1a and 1b: first and second memory cell blocks
DL1 to DL6: first to sixth data transmission lines
MCU1 to MCU6: first to sixth memory cell units
LL1 to LL4: first to fourth wirings
U1 to U4: first to fourth cell units

Claims (20)

반도체 기억 장치로서,
제1 메모리 셀 블록;
상기 제1 메모리 셀 블록에 대하여 제1 방향으로 인접하는 제2 메모리 셀 블록; 및
상기 제1 메모리 셀 블록과 상기 제2 메모리 셀 블록 사이에 제공된 배선 재라우팅부(interconnect rerouting unit)
를 포함하고,
상기 제1 메모리 셀 블록은,
각각이 복수의 메모리 셀을 포함하는 복수의 제1 셀 유닛;
각각이 복수의 메모리 셀을 포함하는 복수의 제2 셀 유닛;
복수의 제1 배선; 및
복수의 제2 배선
을 포함하고,
상기 복수의 제1 배선 각각은 상기 제1 방향으로 연장되어 상기 제1 셀 유닛 각각의 일단부에 각각 접속되고,
상기 복수의 제2 배선 각각은 상기 제1 배선들 사이의 각 공간에서 상기 제1 방향으로 연장되어 상기 제2 셀 유닛 각각의 일단부에 각각 접속되고, 상기 복수의 제2 배선 각각은 상기 복수의 제1 배선 각각의 상기 제1 방향에 대하여 수직인 제2 방향을 따른 폭보다 작은 상기 복수의 제2 배선 각각의 상기 제2 방향을 따른 폭 및 상기 복수의 제1 배선 각각의 상기 제1 방향과 상기 제2 방향에 대하여 수직인 제3 방향을 따른 두께보다 작은 상기 복수의 제2 배선 각각의 상기 제3 방향을 따른 두께 중 적어도 하나를 갖고,
상기 제2 메모리 셀 블록은,
각각이 복수의 메모리 셀을 포함하는 복수의 제3 셀 유닛;
각각이 복수의 메모리 셀을 포함하는 복수의 제4 셀 유닛;
복수의 제3 배선; 및
복수의 제4 배선
을 포함하고,
상기 복수의 제3 배선 각각은 상기 제1 배선의 상기 제1 방향으로부터의 연장선상에서 상기 제1 방향으로 정렬(align)되어 상기 제3 셀 유닛 각각의 일단부에 각각 접속되고,
상기 복수의 제4 배선 각각은 상기 제2 배선의 상기 제1 방향으로부터의 연장선상에서 상기 제1 방향으로 정렬되어 상기 제4 셀 유닛 각각의 일단부에 각각 접속되고, 상기 복수의 제4 배선 각각은 상기 복수의 제3 배선 각각의 상기 제2 방향을 따른 폭보다 작은 상기 복수의 제4 배선 각각의 상기 제2 방향을 따른 폭 및 상기 복수의 제3 배선 각각의 상기 제3 방향을 따른 두께보다 작은 상기 복수의 제4 배선 각각의 상기 제3 방향을 따른 두께 중 적어도 하나를 갖고,
상기 배선 재라우팅부는 상기 복수의 제4 배선 중 하나의 제4 배선을 상기 복수의 제1 배선 중 하나의 제1 배선에 전기적으로 접속시키고, 상기 복수의 제3 배선 중 하나의 제3 배선을 상기 복수의 제2 배선 중 하나의 제2 배선에 전기적으로 접속시키는 것을 특징으로 하는 반도체 기억 장치.As a semiconductor memory device,
A first memory cell block;
A second memory cell block adjacent in a first direction with respect to the first memory cell block; And
An interconnect rerouting unit provided between the first memory cell block and the second memory cell block
Including,
The first memory cell block,
A plurality of first cell units each comprising a plurality of memory cells;
A plurality of second cell units each comprising a plurality of memory cells;
A plurality of first wirings; And
A plurality of second wirings
Including,
Each of the plurality of first wires extends in the first direction and is connected to one end of each of the first cell units, respectively.
Each of the plurality of second wires extends in the first direction in each space between the first wires and is connected to one end of each of the second cell units, respectively. A width along the second direction of each of the plurality of second wires smaller than a width along a second direction perpendicular to the first direction of each of the first wires, and the first direction of each of the plurality of first wires; Has at least one of thicknesses in the third direction of each of the plurality of second wirings smaller than thicknesses in the third direction perpendicular to the second direction,
The second memory cell block,
A plurality of third cell units each comprising a plurality of memory cells;
A plurality of fourth cell units each comprising a plurality of memory cells;
A plurality of third wirings; And
A plurality of fourth wirings
Including,
Each of the plurality of third wires is aligned in the first direction on an extension line from the first direction of the first wire and connected to one end of each of the third cell units,
Each of the plurality of fourth wires is aligned in the first direction on an extension line from the first direction of the second wire and connected to one end of each of the fourth cell units, respectively. Smaller than a width along the second direction of each of the plurality of fourth wires and a thickness along the third direction of each of the plurality of third wires that is smaller than a width along the second direction of each of the plurality of third wires At least one of thicknesses in the third direction of each of the plurality of fourth wirings,
The wire rerouting unit electrically connects a fourth wire of one of the plurality of fourth wires to a first wire of one of the plurality of first wires, and connects a third wire of one of the plurality of third wires to the third wire. And a second wiring electrically connected to one of the plurality of second wirings. 제1항에 있어서, 상기 복수의 제1 배선, 상기 복수의 제2 배선, 상기 복수의 제3 배선 및 상기 복수의 제4 배선은 역 테이퍼 형상(reverse-tapered)의 단면을 갖는 것을 특징으로 하는 반도체 기억 장치. The cross-tapered cross section of claim 1, wherein the plurality of first wires, the plurality of second wires, the plurality of third wires, and the plurality of fourth wires have a reverse-tapered cross section. Semiconductor memory device. 제2항에 있어서, 상기 복수의 제1 배선, 상기 복수의 제2 배선, 상기 복수의 제3 배선 및 상기 복수의 제4 배선은, Cu 및 W 중에서 선택된 적어도 하나를 포함하는 다마신 구조(damascene structure)를 갖는 것을 특징으로 하는 반도체 기억 장치. The damascene structure according to claim 2, wherein the plurality of first wirings, the plurality of second wirings, the plurality of third wirings, and the plurality of fourth wirings include at least one selected from Cu and W. and a semiconductor memory device. 제2항에 있어서, 상기 복수의 제1 배선, 상기 복수의 제2 배선, 상기 복수의 제3 배선 및 상기 복수의 제4 배선은 측벽 전사 공정을 사용한 더블 패터닝에 의해 제조되는 것을 특징으로 하는 반도체 기억 장치. The semiconductor according to claim 2, wherein the plurality of first wirings, the plurality of second wirings, the plurality of third wirings, and the plurality of fourth wirings are manufactured by double patterning using a sidewall transfer process. store. 제1항에 있어서,
상기 제2 메모리 셀 블록의 상기 제1 메모리 셀 블록과는 대향하는 측 상에 제공된 복수의 제1 감지 증폭기 회로; 및
상기 제2 메모리 셀 블록의 상기 제1 메모리 셀 블록과는 대향하는 상기 측 상에 제공된 복수의 제2 감지 증폭기 회로
를 더 포함하고,
상기 복수의 제1 감지 증폭기 회로 각각은 상기 복수의 제3 배선 각각의 일단부에 각각 접속되고,
상기 복수의 제2 감지 증폭기 회로 각각은 상기 복수의 제4 배선 각각의 일단부에 각각 접속되는 것을 특징으로 하는 반도체 기억 장치. The method of claim 1,
A plurality of first sense amplifier circuits provided on a side opposite to the first memory cell block of the second memory cell block; And
A plurality of second sense amplifier circuits provided on the side opposite to the first memory cell block of the second memory cell block
Further comprising:
Each of the plurality of first sense amplifier circuits is connected to one end of each of the plurality of third wires, respectively,
And each of the plurality of second sense amplifier circuits is connected to one end of each of the plurality of fourth wires, respectively. 제1항에 있어서,
상기 복수의 제1 셀 유닛은 NAND형 메모리 셀 유닛 -상기 복수의 제1 셀 유닛에 포함되는 상기 복수의 메모리 셀은 NAND 접속됨- 이고;
상기 복수의 제2 셀 유닛은 NAND형 메모리 셀 유닛 -상기 복수의 제2 셀 유닛에 포함되는 상기 복수의 메모리 셀은 NAND 접속됨- 이고,
상기 복수의 제3 셀 유닛은 NAND형 메모리 셀 유닛 -상기 복수의 제3 셀 유닛에 포함되는 상기 복수의 메모리 셀은 NAND 접속됨- 이며,
상기 복수의 제4 셀 유닛은 NAND형 메모리 셀 유닛 -상기 복수의 제4 셀 유닛에 포함되는 상기 복수의 메모리 셀은 NAND 접속됨- 인 것을 특징으로 하는 반도체 기억 장치. The method of claim 1,
The plurality of first cell units are NAND type memory cell units, wherein the plurality of memory cells included in the plurality of first cell units are NAND-connected;
The plurality of second cell units are NAND type memory cell units, wherein the plurality of memory cells included in the plurality of second cell units are NAND-connected,
The plurality of third cell units are NAND type memory cell units, wherein the plurality of memory cells included in the plurality of third cell units are NAND-connected,
And the plurality of fourth cell units are NAND type memory cell units, wherein the plurality of memory cells included in the plurality of fourth cell units are NAND-connected. 제1항에 있어서,
상기 복수의 제1 셀 유닛에 포함되는 상기 복수의 메모리 셀 각각은,
제1 도전형의 제1 확산 영역과 상기 제1 도전형의 제2 확산 영역을 포함하는 제2 도전형의 반도체층;
상기 제1 확산 영역과 상기 제2 확산 영역 사이의 상기 반도체층 상에 제공된 기억막; 및
상기 기억막 상에 제공된 제어 게이트
를 포함하고,
상기 배선 재라우팅부는 제1 재라우팅 배선층을 포함하고,
상기 제1 재라우팅 배선층과 상기 반도체층 간의 상기 제3 방향을 따른 거리는 상기 복수의 제1 배선과 상기 반도체층 간의 상기 제3 방향을 따른 거리와 상이하고,
상기 복수의 제4 배선 중 상기 하나의 제4 배선은 상기 제1 재라우팅 배선층을 통해 상기 복수의 제1 배선 중 상기 하나의 제1 배선에 전기적으로 접속되는 것을 특징으로 하는 반도체 기억 장치. The method of claim 1,
Each of the plurality of memory cells included in the plurality of first cell units,
A second conductive semiconductor layer comprising a first diffusion region of a first conductivity type and a second diffusion region of the first conductivity type;
A memory film provided on the semiconductor layer between the first diffusion region and the second diffusion region; And
A control gate provided on the memory layer
Including,
The wiring rerouting unit includes a first rerouting wiring layer,
The distance along the third direction between the first rerouting wiring layer and the semiconductor layer is different from the distance along the third direction between the plurality of first wirings and the semiconductor layer,
And said one fourth wiring of said plurality of fourth wirings is electrically connected to said one first wiring of said plurality of first wirings through said first rerouting wiring layer. 제1항에 있어서,
상기 복수의 제1 셀 유닛에 포함되는 상기 복수의 메모리 셀 각각은,
제1 도전형의 제1 확산 영역과 상기 제1 도전형의 제2 확산 영역을 포함하는 제2 도전형의 반도체층;
상기 제1 확산 영역과 상기 제2 확산 영역 사이의 상기 반도체층 상에 제공된 기억막;
상기 기억막 상에 제공된 제어 게이트
를 포함하고,
상기 배선 재라우팅부는 제1 재라우팅 배선층을 포함하고,
상기 제1 재라우팅 배선층과 상기 반도체층 간의 상기 제3 방향을 따른 거리는, 상기 복수의 제1 배선과 상기 반도체층 간의 상기 제3 방향을 따른 거리보다도 짧고, 상기 제어 게이트와 상기 반도체층 간의 상기 제3 방향을 따른 거리보다도 긴 것을 특징으로 하는 반도체 기억 장치. The method of claim 1,
Each of the plurality of memory cells included in the plurality of first cell units,
A second conductive semiconductor layer comprising a first diffusion region of a first conductivity type and a second diffusion region of the first conductivity type;
A memory film provided on the semiconductor layer between the first diffusion region and the second diffusion region;
A control gate provided on the memory layer
Including,
The wiring rerouting unit includes a first rerouting wiring layer,
The distance along the third direction between the first rerouting wiring layer and the semiconductor layer is shorter than the distance along the third direction between the plurality of first wirings and the semiconductor layer, and the first gap between the control gate and the semiconductor layer. A semiconductor memory device characterized by being longer than a distance along three directions. 제8항에 있어서, 상기 제1 재라우팅 배선층의 상기 제2 방향을 따른 폭은 상기 제1 배선의 상기 제2 방향을 따른 폭의 2배 이상인 것을 특징으로 하는 반도체 기억 장치. 9. The semiconductor memory device according to claim 8, wherein the width along the second direction of the first rerouting wiring layer is at least twice the width along the second direction of the first wiring. 제1항에 있어서,
상기 복수의 제1 셀 유닛에 포함되는 상기 복수의 메모리 셀 각각은,
제1 도전형의 제1 확산 영역과 상기 제1 도전형의 제2 확산 영역을 포함하는 제2 도전형의 반도체층;
상기 제1 확산 영역과 상기 제2 확산 영역 사이의 상기 반도체층 상에 제공된 기억막; 및
상기 기억막 상에 제공된 제어 게이트
를 포함하고,
상기 배선 재라우팅부는 제2 재라우팅 배선층을 포함하고,
상기 제2 재라우팅 배선층과 상기 반도체층 간의 상기 제3 방향을 따른 거리는, 상기 제어 게이트와 상기 반도체층 간의 상기 제3 방향을 따른 거리와 실질적으로 동일하고,
상기 복수의 제3 배선 중 상기 하나의 제3 배선은 상기 제2 재라우팅 배선층을 통해 상기 복수의 제2 배선 중 상기 하나의 제2 배선에 전기적으로 접속되는 것을 특징으로 하는 반도체 기억 장치.The method of claim 1,
Each of the plurality of memory cells included in the plurality of first cell units,
A second conductive semiconductor layer comprising a first diffusion region of a first conductivity type and a second diffusion region of the first conductivity type;
A memory film provided on the semiconductor layer between the first diffusion region and the second diffusion region; And
A control gate provided on the memory layer
Including,
The wiring rerouting unit includes a second rerouting wiring layer,
The distance along the third direction between the second rerouting wiring layer and the semiconductor layer is substantially equal to the distance along the third direction between the control gate and the semiconductor layer,
And said one third wiring of said plurality of third wirings is electrically connected to said one second wiring of said plurality of second wirings through said second rerouting wiring layer. 제10항에 있어서, 제1 재라우팅 배선층의 상기 제2 방향을 따른 폭은 상기 제1 배선의 상기 제2 방향을 따른 폭의 2배 이상인 것을 특징으로 하는 반도체 기억 장치. 12. The semiconductor memory device according to claim 10, wherein the width along the second direction of the first rerouting wiring layer is at least twice the width along the second direction of the first wiring. 제10항에 있어서,
상기 배선 재라우팅부는 복수의 제1 재라우팅 배선층, 복수의 제1 재라우팅 콘택트 및 복수의 제2 재라우팅 콘택트를 더 포함하고,
상기 복수의 제1 재라우팅 배선층 각각과 상기 반도체층 간의 상기 제3 방향을 따른 거리는, 상기 복수의 제1 배선과 상기 반도체층 간의 상기 제3 방향을 따른 거리보다도 짧고, 상기 제어 게이트와 상기 반도체층 간의 상기 제3 방향을 따른 거리보다도 길고;
상기 복수의 제4 배선 중 상기 하나의 제4 배선은 상기 복수의 제1 재라우팅 배선층 중 하나의 제1 재라우팅 배선층을 통해 상기 복수의 제1 배선 중 상기 하나의 제1 배선에 전기적으로 접속되어 있고;
상기 복수의 제3 배선 중 상기 하나의 제3 배선은 상기 제2 재라우팅 배선층을 통해 상기 복수의 제2 배선 중 상기 하나의 제2 배선에 전기적으로 접속되어 있고,
상기 복수의 제1 재라우팅 콘택트 중 하나는 상기 복수의 제4 배선 중 상기 하나의 제4 배선을 상기 복수의 제1 재라우팅 배선층 중 상기 하나의 제1 재라우팅 배선층에 전기적으로 접속시키고,
상기 복수의 제1 재라우팅 콘택트 중 다른 하나의 제1 재라우팅 콘택트는 상기 복수의 제1 배선의 상기 하나의 제1 배선을 상기 복수의 제1 재라우팅 배선층 중의 상기 하나의 제1 재라우팅 배선층에 전기적으로 접속시키고,
상기 복수의 제2 재라우팅 콘택트 중 하나의 제2 재라우팅 콘택트는 상기 복수의 제1 재라우팅 배선층 중 다른 하나의 제1 재라우팅 배선층을 상기 제2 재라우팅 배선층에 전기적으로 접속시키고,
상기 복수의 제2 재라우팅 콘택트 중 다른 하나의 복수의 제2 재라우팅 콘택트는 상기 복수의 제1 재라우팅 배선층 중 또 다른 하나의 제1 재라우팅 배선층을 상기 제2 재라우팅 배선층에 전기적으로 접속시키는 것을 특징으로 하는 반도체 기억 장치. The method of claim 10,
The wire rerouting unit further includes a plurality of first rerouting wiring layers, a plurality of first rerouting contacts, and a plurality of second rerouting contacts.
The distance along the third direction between each of the plurality of first rerouting wiring layers and the semiconductor layer is shorter than the distance along the third direction between the plurality of first wirings and the semiconductor layer, and the control gate and the semiconductor layer. Longer than the distance along the third direction of the liver;
The fourth fourth wiring of the plurality of fourth wirings is electrically connected to the first first wiring of the plurality of first wirings through a first rerouting wiring layer of one of the plurality of first rerouting wiring layers. There is;
Said one third wiring of said plurality of third wirings is electrically connected to said one second wiring of said plurality of second wirings via said second rerouting wiring layer,
One of the plurality of first rerouting contacts electrically connects the fourth wire of one of the plurality of fourth wires to the one first rerouting wire layer of the plurality of first rerouting wire layers,
Another first rerouting contact of the plurality of first rerouting contacts connects the one first wiring of the plurality of first wirings to the one first rerouting wiring layer of the plurality of first rerouting wiring layers. Electrically connected,
The second rerouting contact of one of the plurality of second rerouting contacts electrically connects the first rerouting wiring layer of the other of the plurality of first rerouting wiring layers to the second rerouting wiring layer,
The second plurality of second rerouting contacts of the plurality of second rerouting contacts electrically connect another first rerouting wiring layer of the plurality of first rerouting wiring layers to the second rerouting wiring layer. A semiconductor memory device, characterized in that. 제12항에 있어서, 상기 제2 재라우팅 콘택트의 직경은, 상기 제1 재라우팅 콘택트의 직경보다도 1.2배 이상 큰 것을 특징으로 하는 반도체 기억 장치. 13. The semiconductor memory device according to claim 12, wherein a diameter of the second rerouting contact is 1.2 times or more larger than a diameter of the first rerouting contact. 제1항에 있어서, 상기 복수의 제2 배선에 포함되는 금속의 결정 입경은, 상기 복수의 제1 배선에 포함되는 금속의 결정 입경보다도 작은 것을 특징으로 하는 반도체 기억 장치. The semiconductor memory device according to claim 1, wherein the crystal grain sizes of the metals included in the plurality of second wirings are smaller than those of the metals included in the plurality of first wirings. 제1항에 있어서,
상기 제2 배선 중 하나인 제2 데이터 전송선은 상기 제1 배선 중 하나인 제1 데이터 전송선에 상기 제2 방향으로 인접하고,
상기 제3 배선 중 하나인 제3 데이터 전송선은 상기 제1 데이터 전송선으로부터의 상기 제1 방향으로의 연장선상에 배치되고,
상기 제4 배선 중 하나인 제4 데이터 전송선은 상기 제2 데이터 전송선으로부터의 상기 제1 방향으로의 연장선상에 배치되고,
상기 배선 재라우팅부는 상기 제4 데이터 전송선을 상기 제1 데이터 전송선에 전기적으로 접속시키는 것을 특징으로 하는 반도체 기억 장치.The method of claim 1,
A second data transmission line which is one of the second wirings is adjacent to the first data transmission line which is one of the first wirings in the second direction,
A third data transmission line, which is one of the third wirings, is disposed on an extension line in the first direction from the first data transmission line,
A fourth data transmission line, which is one of the fourth wirings, is disposed on an extension line in the first direction from the second data transmission line,
And the wiring rerouting unit electrically connects the fourth data transmission line to the first data transmission line. 제15항에 있어서, 상기 배선 재라우팅부는 상기 제3 데이터 전송선을 상기 제2 데이터 전송선에 전기적으로 접속시키는 것을 특징으로 하는 반도체 기억 장치.The semiconductor memory device according to claim 15, wherein the wiring rerouting unit electrically connects the third data transmission line to the second data transmission line. 제15항에 있어서,
상기 제3 배선 중 다른 하나인 제5 데이터 전송선은, 상기 제4 데이터 전송선의 상기 제3 데이터 전송선과는 상기 제2 방향으로 대향하는 측 상의 상기 제4 데이터 전송선에 인접하고;
상기 제2 배선 중 다른 하나인 제6 데이터 전송선은, 상기 제1 데이터 전송선의 상기 제2 데이터 전송선과는 상기 제2 방향으로 대향하는 측 상의 상기 제1 데이터 전송선에 인접하고;
상기 배선 재라우팅부는 상기 제2 데이터 전송선과 상기 제5 데이터 전송선을 전기적으로 접속시키면서, 상기 제3 데이터 전송선과 상기 제6 데이터 전송선을 전기적으로 접속시키는 것을 특징으로 하는 반도체 기억 장치. 16. The method of claim 15,
A fifth data transmission line, which is another one of the third wirings, is adjacent to the fourth data transmission line on the side opposite to the third data transmission line of the fourth data transmission line in the second direction;
A sixth data transmission line, which is another one of the second wirings, is adjacent to the first data transmission line on the side opposite to the second data transmission line of the first data transmission line in the second direction;
And the wiring rerouting unit electrically connects the third data transfer line and the sixth data transfer line while electrically connecting the second data transfer line and the fifth data transfer line. 제15항에 있어서,
상기 제3 데이터 전송선의 상기 제2 방향을 따른 폭은 상기 제1 데이터 전송선의 상기 제2 방향을 따른 폭과 실질적으로 동일하고;
상기 제3 데이터 전송선의 상기 제3 방향을 따른 두께는 상기 제1 데이터 전송선의 상기 제3 방향을 따른 두께와 실질적으로 동일하고;
상기 제4 데이터 전송선의 상기 제2 방향을 따른 폭은 상기 제2 데이터 전송선의 상기 제2 방향을 따른 폭과 실질적으로 동일하고;
상기 제4 데이터 전송선의 상기 제3 방향을 따른 두께는 상기 제3 데이터 전송선의 상기 제3 방향을 따른 두께와 실질적으로 동일한 것을 특징으로 하는 반도체 기억 장치. 16. The method of claim 15,
The width along the second direction of the third data transmission line is substantially the same as the width along the second direction of the first data transmission line;
The thickness along the third direction of the third data transmission line is substantially the same as the thickness along the third direction of the first data transmission line;
The width along the second direction of the fourth data transmission line is substantially the same as the width along the second direction of the second data transmission line;
And the thickness in the third direction of the fourth data transmission line is substantially the same as the thickness in the third direction of the third data transmission line. 제15항에 있어서,
상기 제2 배선 중 다른 하나인 제6 데이터 전송선은, 상기 제1 데이터 전송선의 상기 제2 데이터 전송선과는 대향하는 측 상의 상기 제1 데이터 전송선에 인접하고;
상기 제1 데이터 전송선의 상기 제2 방향을 따른 폭과 상기 제2 데이터 전송선의 상기 제2 방향을 따른 폭 간의 차의 절대값은, 상기 제1 데이터 전송선에서 상기 제2 데이터 전송선까지의 제1 절연 영역의 상기 제2 방향을 따른 폭과 상기 제1 데이터 전송선에서 상기 제6 데이터 전송선까지의 제2 절연 영역의 상기 제2 방향을 따른 폭 간의 차의 절대값보다도 큰 것을 특징으로 하는 반도체 기억 장치. 16. The method of claim 15,
A sixth data transmission line, which is another one of the second wirings, is adjacent to the first data transmission line on the side opposite the second data transmission line of the first data transmission line;
The absolute value of the difference between the width along the second direction of the first data transmission line and the width along the second direction of the second data transmission line is the first insulation from the first data transmission line to the second data transmission line. And a greater than an absolute value of a difference between a width along the second direction of the region and a width along the second direction of the second insulating region from the first data transmission line to the sixth data transmission line. 제15항에 있어서,
상기 제1 데이터 전송선에 접속된 상기 제1 셀 유닛 중 하나에 포함되는 상기 메모리 셀의 수와, 상기 제2 데이터 전송선에 접속된 상기 제2 셀 유닛 중 하나에 포함되는 상기 메모리 셀의 수는 서로 동일하고;
상기 제3 데이터 전송선에 접속된 상기 제3 셀 유닛 중 하나에 포함되는 상기 메모리 셀의 수와, 상기 제4 데이터 전송선에 접속된 상기 제4 셀 유닛 중 하나에 포함되는 상기 메모리 셀의 수는 서로 동일하고;
상기 제1 셀 유닛에 포함되는 상기 메모리 셀의 상기 수를 NA라고 하고, 상기 제3 셀 유닛에 포함되는 상기 메모리 셀의 상기 수를 NB라고 했을 때, (NA-NB)/(NA+NB)의 절대값은 0.1 이하인 것을 특징으로 하는 반도체 기억 장치. 16. The method of claim 15,
The number of the memory cells included in one of the first cell units connected to the first data transmission line and the number of the memory cells included in one of the second cell units connected to the second data transmission line are mutually different. Same;
The number of the memory cells included in one of the third cell units connected to the third data transmission line and the number of the memory cells included in one of the fourth cell units connected to the fourth data transmission line are mutually different. Same;
When the number of the memory cells included in the first cell unit is referred to as NA and the number of the memory cells included in the third cell unit is referred to as NB, (NA-NB) / (NA + NB) The absolute value of is a semiconductor memory device, characterized in that less than 0.1.
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* Cited by examiner, † Cited by third party
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