KR20110043939A

KR20110043939A - Regulator and voltage generating circuit having the same for multi-level cell memory

Info

Publication number: KR20110043939A
Application number: KR1020090100695A
Authority: KR
Inventors: 김영일; 곽계달; 윤한섭
Original assignee: 한양대학교 산학협력단
Priority date: 2009-10-22
Filing date: 2009-10-22
Publication date: 2011-04-28
Also published as: KR101621543B1

Abstract

PURPOSE: A regulator and a voltage generating circuit having the same for a multi-level cell memory are provided to reduce a ripple voltage by increasing the inclination of the ripple voltage. CONSTITUTION: In a regulator and a voltage generating circuit having the same for a multi-level cell memory, a voltage drop unit(410) divides the voltage supplied from a charge pump(300) and generation a detection voltage. A comparison unit(430) compares a detection voltage with a reference voltage and supplies a comparison result signal. A ripple removing unit(450) forms a sink route. The sink route is formed between the voltage drop and the ground. The ripple removing unit pass a current through the sink route.

Description

레귤레이터 및 이를 포함하는 멀티 레벨 셀 메모리 장치의 전압 발생 회로{Regulator And Voltage Generating Circuit Having The Same For Multi-Level Cell Memory}Regulator and Voltage Generating Circuit Having The Same For Multi-Level Cell Memory}

본 발명은 메모리 장치에 관한 것으로, 더욱 상세하게는 하나의 메모리 셀에 멀티 비트 데이터가 저장되는 MLC(Multi-Level Cell) 메모리에 적용될 수 있는 레귤레이터 및 이를 포함하는 멀티 레벨 셀 메모리 장치의 전압 발생 회로에 관한 것이다.The present invention relates to a memory device, and more particularly, to a regulator applicable to a multi-level cell (MLC) memory in which multi-bit data is stored in one memory cell, and a voltage generation circuit of a multi-level cell memory device including the same. It is about.

비휘발성 메모리는 전원의 공급이 차단되더라도 저장된 정보를 보존할 수 있는 소자이다. 특히, 플래시 메모리는 비휘발성 메모리 중에서 대표적인 소자로서, 높은 집적도와 우수한 데이터 보존성을 가진다.Non-volatile memory is a device that can preserve stored information even when power supply is interrupted. In particular, flash memory is a representative device of nonvolatile memory, and has high integration and excellent data retention.

플래쉬 메모리는 셀과 비트 라인의 연결 상태에 따라 NOR형과 NAND형으로 구분될 수 있다. NOR형 플래쉬 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 병렬로 연결된 구조를 가지며, NAND형 플래쉬 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 직렬로 연결된 구조를 가진다. NOR형 플래쉬 메모리는 전류 소모가 크기 때문에 고집적화에는 불리하나 고속 동작이 요구되는 메모리에 적합하고, NAND형 플래쉬 메모리는 고집적화에 유리하여 대용량의 메모리 구현이 용이한 특징이 있다.Flash memory may be classified into NOR and NAND types according to a connection state between a cell and a bit line. A NOR type flash memory has a structure in which two or more cell transistors are connected in parallel to one bit line, and a NAND type flash memory has a structure in which two or more cell transistors are connected in series to one bit line. NOR-type flash memory is disadvantageous for high integration because of high current consumption, but is suitable for a memory that requires high-speed operation, and NAND-type flash memory is advantageous for high integration, so it is easy to implement a large-capacity memory.

또한, 플래쉬 메모리는 단위 메모리 셀에 저장할 수 있는 비트 수에 따라 싱글 레벨 셀(SLC: Single-Level Cell, 이하 'SLC'라 약칭함) 메모리와 멀티 레벨 셀(MLC: Multi-Level Cell, 이하 'MLC'라 약칭함) 메모리로 구분될 수 있다.In addition, the flash memory may include a single-level cell (SLC), and a multi-level cell (MLC), depending on the number of bits that can be stored in the unit memory cell. MLC 'may be referred to as a memory.

SLC 메모리는 하나의 메모리 셀에 1비트의 데이터를 저장하는 메모리로 싱글 비트 셀(SBC: Single-Bit Cell)로도 불린다. MLC 메모리는 하나의 메모리 셀에 2비트 이상의 데이터를 저장할 수 있고 멀티 비트 셀(MBC: Multi-Bit Cell) 메모리로도 불린다. MLC 메모리는 하나의 메모리 셀이 복수의 비트를 저장할 수 있기 때문에 메모리의 고집적화를 가능하게 한다.SLC memory is a memory that stores one bit of data in one memory cell, also called a single-bit cell (SBC). MLC memory can store more than two bits of data in one memory cell and is also called a multi-bit cell (MBC) memory. MLC memory enables high integration of memory since one memory cell can store a plurality of bits.

MLC 메모리에 데이터를 프로그램하거나, 소거 또는 독출하기 위해서는 하나의 메모리 셀에 저장되는 비트 수에 따라 복수의 워드 라인 전압이 필요하다.In order to program, erase, or read data in the MLC memory, a plurality of word line voltages are required according to the number of bits stored in one memory cell.

도 1은 하나의 메모리 셀에 3비트의 데이터가 저장되는 경우의 문턱 전압 분포를 나타낸다.1 illustrates a threshold voltage distribution when 3 bits of data are stored in one memory cell.

도 1에 도시된 바와 같이 하나의 메모리 셀에 저장되는 3비트의 데이터는 각각의 데이터 '111', '110', '101', '100', '011', '010', '001'및 '000'에 대응되는 8개의 문턱 전압 분포로 표현될 수 있다.As shown in FIG. 1, three bits of data stored in one memory cell include data '111', '110', '101', '100', '011', '010', '001', and the like. Eight threshold voltage distributions corresponding to '000' may be represented.

따라서, 메모리 셀에 멀티 비트 데이터를 프로그램하거나 소거 또는 독출하기 위해서는 멀티 비트에 상응하는 복수개의 워드 라인 전압 레벨(즉, Vr1 내지 Vr8)을 정확하게 제어하는 것이 필요하다.Therefore, in order to program, erase, or read the multi-bit data into the memory cell, it is necessary to accurately control the plurality of word line voltage levels (ie, Vr1 to Vr8) corresponding to the multi-bit.

그러나, 복수의 워드 라인 전압 각각에 포함된 리플 전압은 메모리 셀의 오버프로그램(overprogram) 및 센싱(sensing)의 정확도를 떨어뜨리기 때문에 리플 전압이 최소화 되어야 한다.However, since the ripple voltage included in each of the plurality of word line voltages decreases the accuracy of overprogramming and sensing of the memory cell, the ripple voltage should be minimized.

특히, 하나의 메모리 셀에 저장되는 비트수가 증가할수록 더욱 다양한 종류의 워드 라인 전압 레벨이 필요하고 회로의 구성이 복잡하게 된다. 또한, 회로의 구성이 복잡할수록 발생되는 워드 라인 전압 레벨의 편차가 증가하게 되고 이로 인해 워드 라인 전압에 포함된 리플 전압의 영향이 더욱 커질 수 있기 때문에 리플 전압을 최소화시킬 수 있는 방법이 요구된다.In particular, as the number of bits stored in one memory cell increases, more various types of word line voltage levels are required, and the circuit configuration becomes more complicated. In addition, as the configuration of the circuit becomes more complicated, the variation of the generated word line voltage level increases, and thus, the influence of the ripple voltage included in the word line voltage may be increased, thereby requiring a method of minimizing the ripple voltage.

상술한 문제점을 해결하기 위한 본 발명의 목적은 리플 전압을 감소시킬 수 있는 레귤레이터를 제공하는 것이다. An object of the present invention for solving the above problems is to provide a regulator capable of reducing the ripple voltage.

또한, 본 발명의 다른 목적은 상기 레귤레이터를 포함하는 멀티 레벨 셀 메모리 장치의 전압 발생 회로를 제공하는 것이다.Another object of the present invention is to provide a voltage generation circuit of a multi-level cell memory device including the regulator.

상술한 본 발명의 목적을 달성하기 위한 본 발명의 일 측면에 따른 멀티 레벨 셀 메모리 장치의 레귤레이터는, 차지 펌프로부터 제공된 전압을 분압하여 검출 전압을 생성하는 전압 강하부와, 상기 검출 전압과 기준 전압을 비교하고 비교 결과에 따라 비교 결과 신호를 제공하는 비교부 및 상기 비교 결과 신호에 상응하여 상기 전압 강하부와 그라운드 사이에 전류가 흐를 수 있는 싱크 경로를 형성하여 상기 전압 강하부에 흐르는 전류가 상기 싱크 경로를 통해 흐르도록 하는 리플 제거부를 포함한다. 상기 리플 제거부는 상기 검출 전압이 상기 기준 전압보다 큰 것을 지시하는 비교 결과 신호에 상응하여 상기 싱크 경로를 형성할 수 있다. 상기 리플 제거부는 상기 비교 결과 신호 및 인에이블(enable) 신호에 상응하여 리플 제어 신호를 제공하는 리플 제어부 및 상기 리플 제어 신호에 상응하여 턴 온되어 상기 전압 강하부의 소정 분압 지점부터 상기 그라운드까지 상기 싱크 경로를 형성하는 구동 트랜지스터를 포함할 수 있다. 상기 리플 제어부는 상기 비교 결과 신호가 상기 검출 전압이 상기 기준 전압보다 큰 것을 지시하고, 상기 인에이블 신호가 활성화를 지시하는 경우에만 상기 리플 제어 신호를 제공할 수 있다.In order to achieve the above object of the present invention, a regulator of a multi-level cell memory device according to an aspect of the present invention includes a voltage drop unit for generating a detection voltage by dividing a voltage provided from a charge pump, the detection voltage and a reference voltage. Compares and provides a comparison result signal according to the comparison result and a sink path through which a current can flow between the voltage drop part and the ground in correspondence to the comparison result signal so that the current flowing through the voltage drop part is And a ripple remover for flowing through the sink path. The ripple removing unit may form the sink path corresponding to a comparison result signal indicating that the detection voltage is greater than the reference voltage. The ripple cancellation unit is turned on in response to the ripple control signal and the ripple control signal to provide a ripple control signal in response to the comparison result signal and the enable signal, and the sink is divided from a predetermined voltage dividing point of the voltage drop to the ground. It may include a driving transistor to form a path. The ripple control unit may provide the ripple control signal only when the comparison result signal indicates that the detection voltage is greater than the reference voltage and the enable signal indicates activation.

또한, 본 발명의 다른 목적을 달성하기 위한 본 발명의 일 측면에 따른 멀티 레벨 셀 메모리 장치의 전압 발생 회로는 소정 주파수의 클럭 신호를 생성시키는 오실레이터와, 피드백된 비교 결과 신호에 기초하여 상기 오실레이터로부터 제공된 상기 클럭 신호의 제공 여부를 제어하는 펌핑 제어부와, 제공된 상기 클럭 신호에 상응하여 소정 크기의 전압을 생성하는 차지 펌프 및 상기 소정 크기의 전압을 분압하여 검출 전압을 생성하고 상기 검출 전압과 기준 전압의 비교 결과에 따라 상기 비교 결과 신호를 제공하는 레귤레이터를 포함하되, 상기 레귤레이터는 상기 차지 펌프로부터 제공된 전압을 분압하여 상기 검출 전압을 생성하는 전압 강하부를 포함하고, 상기 비교 결과 신호에 상응하여 상기 전압 강하부와 그라운드 사이에 전류가 흐를 수 있는 싱크 경로를 형성하여 상기 전압 강하부에 흐르는 전류가 상기 싱크 경로를 통해 흐르도록 하는 것을 리플 제거부를 포함한다. 상기 레귤레이 터는 상기 검출 전압과 상기 기준 전압을 비교하고 비교 결과에 따라 상기 비교 결과 신호를 제공하는 비교부를 더 포함할 수 있다. 상기 리플 제거부는 상기 검출 전압이 상기 기준 전압보다 큰 것을 지시하는 비교 결과 신호에 상응하여 상기 싱크 경로를 형성할 수 있다. 상기 리플 제거부는 상기 비교 결과 신호 및 인에이블(enable) 신호에 상응하여 리플 제어 신호를 제공하는 리플 제어부 및 상기 리플 제어 신호에 상응하여 턴 온되어 상기 전압 강하부의 소정 분압 지점부터 상기 그라운드까지 상기 싱크 경로를 형성하는 구동 트랜지스터를 포함할 수 있다. 상기 리플 제어부는 상기 비교 결과 신호가 상기 검출 전압이 상기 기준 전압보다 큰 것을 지시하고, 상기 인에이블 신호가 활성화를 지시하는 경우에만 상기 리플 제어 신호를 제공할 수 있다.In addition, a voltage generating circuit of a multi-level cell memory device according to an aspect of the present invention for achieving another object of the present invention is an oscillator for generating a clock signal of a predetermined frequency and from the oscillator based on a feedback comparison result signal; A pumping controller for controlling whether the provided clock signal is provided, a charge pump generating a voltage having a predetermined magnitude corresponding to the provided clock signal, and a voltage divided by the predetermined magnitude to generate a detection voltage and generating the detection voltage and the reference voltage. And a regulator providing the comparison result signal according to a comparison result of the voltage regulator, wherein the regulator includes a voltage drop unit for dividing the voltage provided from the charge pump to generate the detection voltage, and corresponding to the comparison result signal. Current can flow between the descent and ground. Forming a sink path comprises a current flowing through the voltage drop lower to flow through the sink path ripple removal portion. The regulator may further include a comparator comparing the detected voltage with the reference voltage and providing the comparison result signal according to a comparison result. The ripple removing unit may form the sink path corresponding to a comparison result signal indicating that the detection voltage is greater than the reference voltage. The ripple cancellation unit is turned on in response to the ripple control signal and the ripple control signal to provide a ripple control signal in response to the comparison result signal and the enable signal, and the sink is divided from a predetermined voltage dividing point of the voltage drop to the ground. It may include a driving transistor to form a path. The ripple control unit may provide the ripple control signal only when the comparison result signal indicates that the detection voltage is greater than the reference voltage and the enable signal indicates activation.

상기와 같은 레귤레이터 및 멀티 레벨 셀 메모리 장치의 전압 발생 회로에 따르면, 검출 전압과 기준 전압의 비교 결과에 따라 활성화되어 전류의 싱크 경로를 형성하는 리플 제거부를 포함하고, 검출 전압이 기준 전압보다 큰 경우 싱크 경로를 형성하여 전압 강하부를 흐르는 전류가 형성된 싱크 경로를 통해 흐르도록 함으로써 검출 전압을 감소시키고 이와 동시에 리플 전압의 기울기를 상승시켜 결과적으로 리플 전압을 감소시킨다.According to the voltage generation circuit of the regulator and the multi-level cell memory device, the ripple cancellation unit is activated according to a result of comparing the detected voltage with the reference voltage to form a sink path of the current, and the detected voltage is greater than the reference voltage. The sink path is formed so that the current flowing through the voltage drop flows through the formed sink path, thereby reducing the detection voltage and simultaneously increasing the slope of the ripple voltage, thereby reducing the ripple voltage.

따라서, 전압 생성 회로로부터 발생되는 전압에 포함된 리플 전압을 감소시켜 다양한 레벨의 워드 라인 전압을 안정적으로 생성시킬 수 있다. 또한, 상기 리플 제거부는 별도의 인에이블 신호를 통해 선택적으로 동작시킬 수 있기 때문에 메 모리 셀에 데이터를 프로그램하거나 소거 동작을 수행할 때만 선택적으로 사용할 수 있고 이로 인해 추가적인 전력 소모를 감소시킬 수 있다.Therefore, the ripple voltage included in the voltage generated from the voltage generation circuit can be reduced to stably generate word line voltages of various levels. In addition, since the ripple cancellation unit can be selectively operated through a separate enable signal, it can be selectively used only when programming data or performing an erase operation on the memory cell, thereby reducing additional power consumption.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. Like reference numerals are used for like elements in describing each drawing.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component. And / or < / RTI > includes any combination of a plurality of related listed items or any of a plurality of related listed items.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다거나 "직접 접속되 어"있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.It is to be understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, . On the other hand, when a component is referred to as being "directly connected" or "directly connected" to another component, it should be understood that there is no other component in between.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail a preferred embodiment of the present invention. Hereinafter, the same reference numerals are used for the same components in the drawings, and duplicate descriptions of the same components are omitted.

이하, 본 발명의 실시예에서, 멀티 레벨 셀 메모리 장치는 3.3V, 0.18㎛ 공정을 이용하여 제조된 MLC(Multi-Level Cell)형 플래시 메모리를 의미한다.Hereinafter, in the embodiment of the present invention, the multi-level cell memory device refers to a multi-level cell (MLC) type flash memory manufactured using a 3.3V, 0.18 μm process.

실시예Example

도 2는 본 발명의 일 실시예에 따른 멀티 레벨 셀 메모리 장치의 전압 발생 회로의 구성을 나타내는 블록도이다.2 is a block diagram illustrating a configuration of a voltage generation circuit of a multi-level cell memory device according to an embodiment of the present invention.

도 2를 참조하면, 전압 발생 회로는 오실레이터(oscillator; 100), 펌핑 제어부(200), 차지 펌프(charge pump; 300) 및 레귤레이터(regulator; 400)를 포함할 수 있다.Referring to FIG. 2, the voltage generation circuit may include an oscillator 100, a pumping controller 200, a charge pump 300, and a regulator 400.

오실레이터(100)는 소정 주파수의 클럭 신호를 출력하고, 펌핑 제어부(200)는 오실레이터(100)로부터 제공된 소정 주파수의 클럭 신호를 클럭 펄스 파형으로 변환하여 차지 펌프(300)에 인가한다.The oscillator 100 outputs a clock signal of a predetermined frequency, and the pumping controller 200 converts a clock signal of a predetermined frequency provided from the oscillator 100 into a clock pulse waveform and applies it to the charge pump 300.

또한, 펌핑 제어부(200)는 레귤레이터(400)로부터 제공된 피드백 신호인 비교 결과 신호(Disclk)에 기초하여 차지 펌프(300)에 대한 클럭의 제공 여부를 결정함으로써 레귤레이터(400)에서 발생되는 전압(wppi)이 목표 전압이 되도록 한다.In addition, the pumping controller 200 determines whether to provide a clock for the charge pump 300 based on the comparison result signal Disclk, which is a feedback signal provided from the regulator 400, and thus the voltage wppi generated in the regulator 400. Is the target voltage.

차지 펌프(300)는 펌핑 제어부(200)로부터 제공된 클럭 신호에 기초하여 전원 전압보다 높은 고전압을 발생한다. 여기서, 차지 펌프를 구성하는 MOSFET는 HV_MOS(High Voltage MOS)로 구성될 수 있다.The charge pump 300 generates a high voltage higher than the power supply voltage based on the clock signal provided from the pumping controller 200. Here, the MOSFET constituting the charge pump may be composed of a high voltage MOS (HV_MOS).

레귤레이터(400)는 메모리 장치에 구비된 제어부(미도시)로부터 제공된 인에이블 신호에 응답하여 활성화되고 차지 펌프(300)로부터 제공된 고전압을 소정 전압으로 분압한 후 분압된 전압과 소정의 기준 전압을 비교하여 비교 결과 신호(Disclk)를 펌핑 제어부(200)에 피드백 신호로 제공한다.The regulator 400 is activated in response to an enable signal provided from a controller (not shown) included in the memory device and divides the high voltage provided from the charge pump 300 to a predetermined voltage, and then compares the divided voltage with a predetermined reference voltage. The comparison result signal Disclk is provided as a feedback signal to the pumping controller 200.

레귤레이터(400)는 차지 펌프(300)로부터 제공된 고전압을 분압하여 메모리 셀에 저장된 데이터를 독출하기 위한 복수의 독출 전압 및 프로그램 검증 전압을 생성한다. 여기서, 레귤레이터(400)는 발생된 전압에 포함된 리플 전압을 제거하기 위한 리플 제거부(도 3 참조)를 포함한다.The regulator 400 divides the high voltage provided from the charge pump 300 to generate a plurality of read voltages and program verify voltages for reading data stored in the memory cell. Here, the regulator 400 includes a ripple removing unit (refer to FIG. 3) for removing the ripple voltage included in the generated voltage.

도 3은 도 2에 도시된 레귤레이터의 세부 구성을 나타내는 회로도이고, 도 4 는 본 발명의 일 실시예에 따른 전압 발생 회로의 리플 전압 감소 방법을 설명하기 위한 개념도이다.3 is a circuit diagram illustrating a detailed configuration of the regulator illustrated in FIG. 2, and FIG. 4 is a conceptual diagram for describing a ripple voltage reduction method of a voltage generation circuit according to an exemplary embodiment of the present invention.

도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 레귤레이터는 전압 강하부(410), 비교부(430) 및 리플 제거부(450)를 포함할 수 있다.3 and 4, a regulator according to an embodiment of the present invention may include a voltage drop unit 410, a comparator 430, and a ripple remover 450.

전압 강하부(410)는 차지 펌프의 출력과 연결되고 서로 직렬로 연결된 복수의 저항(R1, R2 및 R3)으로 구성되어 차지 펌프로부터 제공된 고전압(WPPI)을 분압하여 검출 전압(Vsense)를 생성한다.The voltage drop unit 410 is composed of a plurality of resistors R1, R2, and R3 connected to the output of the charge pump and connected in series with each other to divide the high voltage WPPI provided from the charge pump to generate a detection voltage Vsense. .

도 3에서는 전압 강하부(410)가 복수의 저항이 직렬로 연결된 것으로 예를 들어 도시하였으나, 본 발명의 다른 실시예에서는 전압 강하부(410)가 복수의 트랜지스터(예를 들면, High Voltage MOS)로 구성되고 각 트랜지스터가 제어 신호에 따라 턴 온되어 각각의 문턱 전압만큼 전압을 강하시킴으로써 상기 고전압을 분압하도록 구성될 수도 있다.In FIG. 3, the voltage drop unit 410 is illustrated as having a plurality of resistors connected in series. However, in another embodiment of the present invention, the voltage drop unit 410 has a plurality of transistors (for example, High Voltage MOS). And the transistors may be turned on according to a control signal to divide the high voltage by dropping the voltage by a respective threshold voltage.

비교부(430)는 전압 강하부(410)에서 제공된 검출 전압(Vsense)과 미리 설정된 소정의 기준 전압(Vref)을 입력받고 상기 검출 전압(Vsense)과 기준 전압(Vref)을 비교하여 비교 결과 신호(Disclk)를 출력하는 비교기(431)로 구성될 수 있다.The comparison unit 430 receives a detection voltage Vsense provided from the voltage drop unit 410 and a predetermined reference voltage Vref and compares the detection voltage Vsense with the reference voltage Vref to compare the result of the comparison. The comparator 431 outputs Disclk.

예를 들어, 비교부(430)는 기준 전압(Vref) 보다 검출 전압(Vsense)이 크면 비교 결과 신호(Disclk)로 논리 '하이'를 출력하고, 검출 전압(Vsense)이 기준 전압(Vref) 보다 크면 비교 결과 신호(Disclk) 논리 '로우'를 출력할 수 있다.For example, if the detection voltage Vsense is greater than the reference voltage Vref, the comparator 430 outputs a logic 'high' as the comparison result signal Disclk, and the detection voltage Vsense is greater than the reference voltage Vref. If large, the comparison result signal Disclck logic 'low' may be output.

비교기(431)로부터 제공된 비교 결과 신호(Disclk)는 펌핑 제어부(420)에 피드백 되어 펌핑 제어부(420)가 상기 피드백된 비교 결과 신호(Disclk)에 상응하여 클럭의 출력을 온 또는 오프 함으로써 전압 발생 회로에서 발생되는 전압이 목표 전압에 수렴되도록 한다.The comparison result signal Disclck provided from the comparator 431 is fed back to the pumping controller 420 so that the pumping controller 420 turns on or off the output of the clock corresponding to the feedback result of the comparison result Disclck. Allow the voltage generated at to converge to the target voltage.

예를 들어, 비교 결과 신호(Disclk)가 논리 '하이'인 경우 펌핑 제어부(420)는 클럭 출력을 비활성화시켜 차치 펌프(300)에 클럭을 제공하지 않고, 비교 결과 신호(Disclk)가 논리 '로우'인 경우에는 클럭 출력을 활성화시켜 차지 펌프(300)에 클럭을 제공한다.For example, when the comparison result signal Disclk is logic 'high', the pumping controller 420 disables the clock output to provide a clock to the charger pump 300, and the comparison result signal Disclk is a logic 'low'. ', The clock output is activated to provide a clock to the charge pump 300.

리플 제거부(450)는 비교부(430)로부터 제공된 비교 결과 신호(Disclk) 및 인에이블 신호(EN)에 상응하여 추가적으로 전류의 싱크 경로(sink path)를 형성하여 전압 강하부(410)에 흐르는 전류를 싱크 시킴으로써 리플 전압의 기울기를 크게하여 리플 전압을 감소시킨다.The ripple removing unit 450 additionally forms a sink path of current corresponding to the comparison result signal Disclk and the enable signal EN provided from the comparator 430 and flows to the voltage drop unit 410. By sinking the current, the slope of the ripple voltage is increased to reduce the ripple voltage.

구체적으로, 리플 제어부(450)는 비교부(430)로부터 제공된 비교 결과 신호(Disclk) 및 인에이블 신호(EN)에 기초하여 리플 제어 신호(Rcon)를 출력하는 리플 제어부(451) 및 리플 제어부(451)에서 출력된 상기 리플 제어 신호(Rcon)에 상응하여 턴 온(turn on)되어 전압 강하부(410)에 흐르는 전류를 싱크시키기 위한 싱크 경로를 형성하는 구동 트랜지스터(Mn1)로 구성될 수 있다.In detail, the ripple controller 450 may output the ripple control signal Rcon based on the comparison result signal Disclk and the enable signal EN provided from the comparator 430. The driving transistor Mn1 may be configured to be turned on in response to the ripple control signal Rcon output from 451 to form a sink path for sinking a current flowing in the voltage drop unit 410. .

본 발명의 일 실시예에 따른 리플 제거부(450)는 비교 결과 신호(Disclk)가 논리 '하이(high)'인 경우 즉, 검출 전압(Vsense)이 기준 전압(Vref)보다 큰 경우 싱크 경로를 형성하여 전압 구동부(410)를 흐르는 전류가 상기 싱크 경로를 통해 흐르도록 함으로써 도 4에 도시된 바와 같이 리플 전압의 기울기를 증가시켜 결과적으로 리플 전압이 감소되도록 한다.The ripple cancellation unit 450 according to an exemplary embodiment of the present invention performs a sync path when the comparison signal Disclck is a logic 'high', that is, when the detection voltage Vsense is greater than the reference voltage Vref. As a result, the current flowing through the voltage driver 410 flows through the sink path, thereby increasing the slope of the ripple voltage as shown in FIG. 4, thereby reducing the ripple voltage.

도 5는 도 3에 도시된 리플 제거부의 동작을 나타내는 타이밍도이다.FIG. 5 is a timing diagram illustrating an operation of the ripple removing unit shown in FIG. 3.

도 5를 참조하여 본 발명의 일 실시예에 따른 리플 제거부(450)의 동작을 설명하면, 리플 제어부(451)는 비교 결과 신호(Disclk) 및 인에이블 신호(EN)가 모두 논리 '하이'가 되면 리플 제어 신호(Rcon)를 논리 '하이'로 출력한다. 구동 트랜지스터(Mn1)는 리플 제어 신호(Rcon)가 논리 '하이'가 되면 턴 온 상태가 되고 이에 따라 전압 강하부(410)의 소정 위치부터 그라운드(GND)까지 싱크 경로가 형성되어 전압 강하부(410)를 흐르는 전류가 상기 형성된 싱크 경로를 통해 흐르게 되어 검출 전압(Vsense)이 기준 전압(Vref)보다 떨어지게 된다. 동시에, 펌핑 제어부(200)는 피드백된 비교 결과 신호(Disclk, 논리 '하이')에 상응하여 차지 펌프(300)에 클럭을 제공하지 않고 차지 펌프(300)는 차지 펌핑을 수행하지 않는다.Referring to FIG. 5, the operation of the ripple remover 450 according to an exemplary embodiment of the present invention will be described. In the ripple controller 451, both the comparison result signal Disclk and the enable signal EN are logic 'high'. When the ripple control signal (Rcon) is output to the logic 'high'. When the ripple control signal Rcon becomes logic 'high', the driving transistor Mn1 is turned on. Accordingly, a sink path is formed from a predetermined position of the voltage drop part 410 to the ground GND to form the voltage drop part ( The current flowing through the 410 flows through the formed sink path so that the detection voltage Vsense is lower than the reference voltage Vref. At the same time, the pumping control unit 200 does not provide a clock to the charge pump 300 corresponding to the feedback comparison result signal Disclk (logic 'high'), and the charge pump 300 does not perform charge pumping.

또는, 비교 결과 신호(Disclk)가 논리 '로우(low)'이고 인에이블 신호(EN)가 논리 '하이'인 경우에는 리플 제어 신호(Rcon)는 논리 '로우'가 되고 이에 따라 구동 트랜지스터(Mn1)는 턴 오프 상태가 되어 싱크 경로는 형성되지 않는다. 동시에 펌핑 제어부(200)는 차지 펌프(300)에 클럭을 제공하고 차지 펌프(300)는 이에 상응하여 차지 펌핑을 수행함으로써 검출 전압(Vsense)이 상승된다.Alternatively, when the comparison result signal Disclk is logic 'low' and the enable signal EN is logic 'high', the ripple control signal Rcon becomes logic 'low' and thus the driving transistor Mn1. ) Is turned off so that no sink path is formed. At the same time, the pumping controller 200 provides a clock to the charge pump 300 and the charge pump 300 performs charge pumping accordingly, thereby increasing the detection voltage Vsense.

도 6은 도 3에 도시된 리플 제어부의 구체적인 회로 구성 및 진리표를 나타낸다.FIG. 6 shows a detailed circuit configuration and a truth table of the ripple controller shown in FIG. 3.

도 6에 도시된 바와 같이 리플 제어부(451)는 두 개의 입력(즉, 비교 결과 신호(Disclk) 및 인에이블 신호(EN))이 모두 논리 하이인 경우에만 출력(즉, 리플 제어 신호(Rcon))이 논리 하이가 되는 2 입력 AND 게이트의 기능을 수행하도록 구성될 수 있다.As shown in FIG. 6, the ripple controller 451 outputs only when both inputs (that is, the comparison result signal Disclk and the enable signal EN) are logic high (that is, the ripple control signal Rcon). ) May be configured to perform the function of a two input AND gate where logic high.

도 7은 본 발명의 일 실시예에 따른 전압 발생 회로의 리플 제거 성능을 나타내는 그래프로써, 도 7의 (a)는 목표 전압이 +9V인 경우의 리플 감소를 나타내고, 도 7의 (b)는 목표 전압이 -9V인 경우의 리플 감소를 나타낸다.FIG. 7 is a graph illustrating a ripple cancellation performance of a voltage generator circuit according to an embodiment of the present invention. FIG. 7A illustrates a ripple reduction when a target voltage is + 9V. FIG. Ripple reduction is shown when the target voltage is -9V.

도 7의 (a)에 도시된 바와 같이 본 발명의 일 실시예에 따른 전압 발생 회로는 레귤레이터에 조건에 따라 싱크 경로를 형성하는 리플 제거부를 부가함으로써 +9V의 목표 전압을 생성하는 경우, 리플 제거부를 사용하지 않는 경우의 리플 전압인 0.2V에서 0.1V로 감소하였다.As shown in (a) of FIG. 7, the voltage generation circuit according to the exemplary embodiment of the present invention generates a target voltage of + 9V by adding a ripple cancellation unit that forms a sink path according to a condition to the regulator. The ripple voltage when no negative is used is reduced from 0.2V to 0.1V.

또한, 본 발명의 일 실시예에 따른 리플 제거부를 네거티브 레귤레이터에 적용하여 -9V의 목표 전압을 생성하는 경우에는 리플 제거부를 사용하지 않는 경우의 리플 전압인 0.1V에서 0.03V로 리플 전압이 획기적으로 감소하였다.In addition, when the target voltage of -9V is generated by applying the ripple canceller to the negative regulator according to an embodiment of the present invention, the ripple voltage is significantly reduced from 0.1V to 0.03V, which is the ripple voltage when the ripple canceller is not used. Decreased.

도 7에 도시된 리플 제거 성능 그래프는 본 발명의 일 실시예에 따른 리플 제거부를 포지티브 또는 네거티브 레귤레이터에 모두 사용할 수 있음을 나타낸다.The ripple cancellation performance graph shown in FIG. 7 indicates that the ripple cancellation unit according to an embodiment of the present invention can be used for both the positive and negative regulators.

도 8은 본 발명의 일 실시예에 따른 리플 제거부의 동작 여부에 따른 리플 제거 성능을 나타내는 그래프이다.8 is a graph showing the ripple removal performance according to whether the ripple removing unit according to an embodiment of the present invention.

도 8을 참조하면, 시간 8㎲ 내지 20㎲에서 리플 제어 신호(Rcon)가 논리 '하 이'(약 3.3V)가 되고, 이 구간에서 목표 전압(9V)에 포함된 리플 전압이 리플 제어 신호(Rcon)가 논리 '로우'(약 0V)인 구간(즉, 0㎲ 내지 7㎲ 및 20㎲ 내지 30㎲) 보다 감소하는 것을 알 수 있다.Referring to FIG. 8, the ripple control signal Rcon becomes a logic 'high' (about 3.3 V) at a time of 8 ms to 20 ms, and the ripple voltage included in the target voltage 9 V in this section is the ripple control signal. It can be seen that (Rcon) decreases from the interval (i.e., 0 'to 7' and 20 'to 30') which is a logic 'low' (about 0V).

본 발명의 일 실시예에 따른 전압 발생 회로는 검출 전압(Vsense)이 기준 전압보다 큰 경우 리플 제거부가 싱크 경로를 형성하여 전압 강하부를 흐르는 전류가 상기 형성된 싱크 경로를 통해 흐르도록 함으로써 검출 전압을 감소시키고 이와 동시에 리플 전압의 기울기를 상승시키기 때문에 도 8에 도시된 바와 같은 리플 감소 효과를 얻을 수 있다.According to an exemplary embodiment of the present invention, when the detection voltage Vsense is greater than the reference voltage, the ripple removing unit forms a sink path so that a current flowing through the voltage drop flows through the formed sink path to reduce the detection voltage. In addition, since the slope of the ripple voltage is increased at the same time, a ripple reduction effect as shown in FIG. 8 can be obtained.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described with reference to the embodiments above, those skilled in the art will understand that the present invention can be variously modified and changed without departing from the spirit and scope of the invention as set forth in the claims below. Could be.

도 2는 본 발명의 일 실시예에 따른 멀티 셀 메모리 장치의 전압 발생 회로의 구성을 나타내는 블록도이다.2 is a block diagram illustrating a configuration of a voltage generation circuit of a multi-cell memory device according to an exemplary embodiment of the present invention.

도 3은 도 2에 도시된 레귤레이터의 세부 구성을 나타내는 회로도이다.3 is a circuit diagram showing a detailed configuration of the regulator shown in FIG.

도 4는 본 발명의 일 실시예에 따른 전압 발생 회로의 리플 전압 감소 방법을 설명하기 위한 개념도이다.4 is a conceptual diagram illustrating a ripple voltage reduction method of a voltage generation circuit according to an embodiment of the present invention.

도 7은 본 발명의 일 실시예에 따른 전압 발생 회로의 리플 제거 성능을 나타내는 그래프이다.7 is a graph showing the ripple cancellation performance of the voltage generation circuit according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 오실레이터 200 : 펌핑 제어부100: oscillator 200: pumping control unit

300 : 차지 펌프 400 : 레귤레이터300: charge pump 400: regulator

410 : 전압 강하부 430 : 비교부410: voltage drop unit 430: comparison unit

450 : 리플 제거부450: ripple remover

Claims

멀티 레벨 셀 메모리 장치의 레귤레이터에 있어서,In the regulator of a multi-level cell memory device,

차지 펌프로부터 제공된 전압을 분압하여 검출 전압을 생성하는 전압 강하부;A voltage drop unit for dividing the voltage provided from the charge pump to generate a detection voltage;

상기 검출 전압과 기준 전압을 비교하고 비교 결과에 따라 비교 결과 신호를 제공하는 비교부; 및A comparison unit comparing the detected voltage with a reference voltage and providing a comparison result signal according to a comparison result; And

상기 비교 결과 신호에 상응하여 상기 전압 강하부와 그라운드(ground) 사이에 전류가 흐를 수 있는 싱크 경로(sink path)를 형성하여 상기 전압 강하부에 흐르는 전류가 상기 싱크 경로를 통해 흐르도록 하는 리플 제거부를 포함하는 멀티 레벨 셀 메모리 장치의 레귤레이터.Ripple elimination to form a sink path through which the current can flow between the voltage drop and ground in response to the comparison result signal, so that the current flowing through the voltage drop flows through the sink path. Regulator of a multi-level cell memory device comprising a portion.

제1항에 있어서, 상기 리플 제거부는 The method of claim 1, wherein the ripple removing unit

상기 검출 전압이 상기 기준 전압보다 큰 것을 지시하는 비교 결과 신호에 상응하여 상기 싱크 경로를 형성하는 것을 특징으로 하는 멀티 레벨 셀 메모리 장치의 레귤레이터.And forming the sink path in correspondence with a comparison result signal indicating that the detected voltage is greater than the reference voltage.

제1항에 있어서, 상기 리플 제거부는The method of claim 1, wherein the ripple removing unit

상기 비교 결과 신호 및 인에이블(enable) 신호에 상응하여 리플 제어 신호를 제공하는 리플 제어부; 및A ripple control unit configured to provide a ripple control signal in response to the comparison result signal and an enable signal; And

상기 리플 제어 신호에 상응하여 턴 온(turn on)되어 상기 전압 강하부의 소정 분압 지점부터 상기 그라운드까지 상기 싱크 경로를 형성하는 구동 트랜지스터를 포함하는 것을 특징으로 하는 멀티 레벨 셀 메모리 장치의 레귤레이터.And a driving transistor that is turned on in response to the ripple control signal to form the sink path from the predetermined voltage dividing point of the voltage drop to the ground.

제3항에 있어서, 상기 리플 제어부는The method of claim 3, wherein the ripple control unit

상기 비교 결과 신호가 상기 검출 전압이 상기 기준 전압보다 큰 것을 지시하고, 상기 인에이블 신호가 활성화를 지시하는 경우에만 상기 리플 제어 신호를 제공하는 것을 특징으로 하는 멀티 레벨 셀 메모리 장치의 레귤레이터.And the ripple control signal is provided only when the comparison result signal indicates that the detection voltage is greater than the reference voltage and the enable signal indicates activation.

소정 주파수의 클럭 신호를 생성시키는 오실레이터;An oscillator for generating a clock signal of a predetermined frequency;

피드백된 비교 결과 신호에 기초하여 상기 오실레이터로부터 제공된 상기 클럭 신호의 제공 여부를 제어하는 펌핑 제어부;A pumping controller which controls whether to provide the clock signal provided from the oscillator based on a feedback comparison result signal;

제공된 상기 클럭 신호에 상응하여 소정 크기의 전압을 생성하는 차지 펌프; 및A charge pump generating a voltage of a predetermined magnitude in correspondence with the provided clock signal; And

상기 소정 크기의 전압을 분압하여 검출 전압을 생성하고 상기 검출 전압과 기준 전압의 비교 결과에 따라 상기 비교 결과 신호를 제공하는 레귤레이터를 포함하되,And a regulator for generating a detection voltage by dividing the voltage having a predetermined magnitude and providing the comparison result signal according to a comparison result of the detection voltage and a reference voltage.

상기 레귤레이터는 상기 차지 펌프로부터 제공된 전압을 분압하여 상기 검출 전압을 생성하는 전압 강하부를 포함하고, 상기 비교 결과 신호에 상응하여 상기 전압 강하부와 그라운드 사이에 전류가 흐를 수 있는 싱크 경로를 형성하여 상기 전압 강하부에 흐르는 전류가 상기 싱크 경로를 통해 흐르도록 하는 것을 리플 제거부를 포함하는 멀티 레벨 셀 메모리 장치의 전압 발생 회로.The regulator includes a voltage drop section for generating the detection voltage by dividing the voltage provided from the charge pump, and forming a sink path through which a current can flow between the voltage drop section and the ground in response to the comparison result signal. And a ripple cancellation unit for causing a current flowing in the voltage drop to flow through the sink path.

제5항에 있어서, 상기 레귤레이터는The method of claim 5, wherein the regulator

상기 검출 전압과 상기 기준 전압을 비교하고 비교 결과에 따라 상기 비교 결과 신호를 제공하는 비교부를 더 포함하는 것을 특징으로 하는 멀티 레벨 셀 메모리 장치의 전압 발생 회로.And a comparing unit comparing the detected voltage with the reference voltage and providing the comparison result signal according to a comparison result.

제5항에 있어서, 상기 리플 제거부는 The method of claim 5, wherein the ripple removing unit

상기 검출 전압이 상기 기준 전압보다 큰 것을 지시하는 비교 결과 신호에 상응하여 상기 싱크 경로를 형성하는 것을 특징으로 하는 멀티 레벨 셀 메모리 장치의 전압 발생 회로.And the sink path is formed in response to a comparison result signal indicating that the detected voltage is greater than the reference voltage.

제5항에 있어서, 상기 리플 제거부는The method of claim 5, wherein the ripple removing unit

상기 리플 제어 신호에 상응하여 턴 온되어 상기 전압 강하부의 소정 분압 지점부터 상기 그라운드까지 상기 싱크 경로를 형성하는 구동 트랜지스터를 포함하는 것을 특징으로 하는 멀티 레벨 셀 메모리 장치의 전압 발생 회로.And a driving transistor turned on in response to the ripple control signal to form the sink path from a predetermined voltage dividing point of the voltage drop portion to the ground.

제8항에 있어서, 상기 리플 제어부는The method of claim 8, wherein the ripple control unit

상기 비교 결과 신호가 상기 검출 전압이 상기 기준 전압보다 큰 것을 지시하고, 상기 인에이블 신호가 활성화를 지시하는 경우에만 상기 리플 제어 신호를 제공하는 것을 특징으로 하는 멀티 레벨 셀 메모리 장치의 전압 발생 회로.And the ripple control signal is provided only when the comparison result signal indicates that the detection voltage is greater than the reference voltage and the enable signal indicates activation.