KR20110040676A - Nanorod light emitting diode and method for fabricating the same - Google Patents

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Abstract

PURPOSE: A nanorod light emitting diode and a manufacturing method thereof are provided to form an LED configuration element including an electrode by polymer materials, thereby increasing light emitting efficiency and operation properties. CONSTITUTION: An LED wafer includes a first conductive semiconductor layer(102), an active layer(103), and a second conductive semiconductor layer(104) which are successively stacked on a substrate(101). A nanorod structure is formed by selectively etching the LED wafer as much as the thickness of a part of the first conductive semiconductor layer. An insulating support area(208) is formed between nanorods. An upper transparent electrode layer(109) is formed on the nanorod structure. A lower transparent electrode layer(110) is formed on the lower surface of the nanorod structure.

Description

나노로드 발광 다이오드 및 이의 제조방법{Nanorod Light Emitting Diode and Method for Fabricating the Same}Nanorod Light Emitting Diode and Method for Fabricating the Same

본 발명은 나노로드 발광 다이오드(Light Emitting Diode; LED)에 관한 것이다. 보다 구체적으로, 본 발명은 개선된 특성을 나타낼 뿐만 아니라, 유연성(flexibility)이 요구되는 기술 분야에서도 적용 가능성이 높은 나노로드 LED의 제조에 관한 것이다.The present invention relates to a nanorod light emitting diode (LED). More specifically, the present invention relates to the manufacture of nanorod LEDs that not only exhibit improved properties but also have high applicability in the technical field where flexibility is required.

반도체 발광 소자로서 화합물 반도체의 특성을 이용하여 백라이트 광원, 표시 광원, 일반광원과 풀 칼라 디스플레이 등에 응용되는 LED가 널리 각광받고 있다. 이러한 LED의 재료로서 대표적으로 GaN(Gallium Nitride), AlN(Aluminum Nitride), InN(Indium Nitride) 등와 같은 Ⅲ-V족 질화물 반도체가 알려져 있는 바, 상기 재료는 직접 천이형의 큰 에너지 밴드 갭(band gap)을 가지고 있어 질화물의 조성에 따라 거의 전파장 영역의 빛을 얻을 수 있다. 또한, ZnO 역시 LED 재료로서 주목받고 있는 바, 60 meV의 높은 엑시톤(exciton) 결합 에너지를 갖고 있어 실온에서도 엑시톤의 재결합을 이용하여 고효율 발광소자를 제조할 수 있기 때문이다. BACKGROUND ART As a semiconductor light emitting device, LEDs applied to backlight light sources, display light sources, general light sources and full color displays, etc. are widely used by using the characteristics of compound semiconductors. Typical materials of such LEDs are group III-V nitride semiconductors such as GaN (Gallium Nitride), AlN (Aluminum Nitride), InN (Indium Nitride), and the like. gap), it is possible to obtain almost full-wavelength light depending on the composition of the nitride. In addition, ZnO is also attracting attention as an LED material, because it has a high exciton coupling energy of 60 meV, it is possible to manufacture a high efficiency light emitting device using the recombination of excitons even at room temperature.

도 1은 일반적인 평면형(planar) LED(10)의 층 구조를 개략적으로 도시하는 단면도이다.1 is a cross-sectional view schematically showing the layer structure of a general planar LED 10.

상기 도면에 따르면, LED는 아래로부터 기판(substrate; 1), n-형 반도체층(2), 활성층(3) 및 p-형 반도체층(4)의 순으로 구성된다. 상기 p-형 반도체층(4)의 상부에는 p-전극(5)이 형성되는 한편, n-형 반도체층(2)의 노출 면 상에 n-전극(6)이 형성되어 있다.According to the figure, the LED is configured in the order of the substrate 1, the n-type semiconductor layer 2, the active layer 3 and the p-type semiconductor layer 4 from below. The p-electrode 5 is formed on the p-type semiconductor layer 4, and the n-electrode 6 is formed on the exposed surface of the n-type semiconductor layer 2.

이때, 기판(1)으로서 통상 사파이어, SiC 또는 MgAl2O4 재질을 사용하며, 상기 기판과 n-형 반도체층 간의 격자 상수 부정합을 완화하고 2차원 성장을 유도하기 위하여 완충층(buffer layer; 도시되지 않음)이 그 사이에 형성될 수 있다. 상기 활성층(3)은 예를 들면, InGaN/GaN의 양자 우물(quantum well) 구조, 보다 전형적으로는 다중 양자 우물(multiple quantum well) 구조로 이루어져 있다. 상기 활성층 내에서는 p-형 반도체층(4)을 거쳐 유입되는 정공과 n-형 반도체층(2)를 거쳐 유입되는 전자가 결합(recombination)됨으로써 광을 발생시키게 된다.In this case, a sapphire, SiC or MgAl 2 O 4 material is generally used as the substrate 1, and a buffer layer (not shown) is used to mitigate lattice constant mismatch between the substrate and the n-type semiconductor layer and to induce two-dimensional growth. May be formed therebetween. The active layer 3 has, for example, a quantum well structure of InGaN / GaN, more typically a multiple quantum well structure. In the active layer, light is generated by recombination of holes flowing through the p-type semiconductor layer 4 and electrons flowing through the n-type semiconductor layer 2.

GaN를 기반으로 하는 질화물 반도체는 (0001) 면 위에 소자 구조를 제작할 경우 성장 방향 [0001]으로 자발 분극(spontaneous polarization)이 형성된다. 특히, 대표적인 InGaN/GaN의 다중양자우물 구조를 갖는 LED는 (0001)면에 구조를 성장할 경우 양자우물구조에 격자 부정합 등에 기인하는 내부 스트레인(strain)이 발생하고 이에 따른 압전기장(piezoelectric fields)에 의하여 양자 구속된 스타크 효과(quantum-confined Stark effect; QCSE)가 야기되므로 내부 양자 효율이 감소하게 된다. In the nitride semiconductor based on GaN, spontaneous polarization is formed in the growth direction when the device structure is fabricated on the (0001) plane. In particular, LEDs having a typical InGaN / GaN multi-quantum well structure generate internal strain due to lattice mismatch in the quantum well structure when the structure is grown on the (0001) plane, and thus in the piezoelectric fields. This causes a quantum-confined Stark effect (QCSE), thereby reducing the internal quantum efficiency.

또한, 같은 내부양자효율을 갖는 LED를 제작하여도 빛을 외부로 방출하는 능력은 광 추출효율에 의하여 상이한 바, 구체적으로 LED 내부의 다중 양자 우물에서 발생한 빛이 외부로 방출될 때, 질화 갈륨(굴절률: 약 2.4)과 공기(굴절률: 약 1)와의 굴절률(refractive index) 차이로 인하여 빛이 방출될 수 있는 임계각(critical angle)이 감소하는데, 이러한 내부 전반사에 의하여 빛의 손실이 야기된다. 또한, 측면을 통하여 방출되는 빛이 층 내부에서 이동하면서 흡수되어 손실되는 현상도 발생된다.In addition, the ability to emit light to the outside even if the LED having the same internal quantum efficiency is different by the light extraction efficiency, specifically, when the light emitted from the multi-quantum well inside the LED is emitted to the outside, gallium nitride ( The refractive index difference between the refractive index of about 2.4) and the air (refractive index of about 1) reduces the critical angle at which light can be emitted, which causes total light loss. In addition, a phenomenon in which light emitted through the side surface is absorbed and lost while moving inside the layer occurs.

상술한 문제점들을 해결하기 위한 방안으로서, 플립 칩(flip chip) 구조, 표면 요철형성(surface texturing), 패턴화된 사파이어 기판(patterned sapphire substrate: PSS), 광 결정(photonic crystal) 기술, 반사방지막(anti-reflection layer) 구조 등이 제시되었으나, 상술한 테크닉은 여전히 발광 특성을 개선하는데 한계를 갖고 있다. In order to solve the above problems, a flip chip structure, surface texturing, patterned sapphire substrate (PSS), photonic crystal technology, anti-reflection film ( Although an anti-reflection layer) structure and the like have been proposed, the above-described techniques still have limitations in improving light emission characteristics.

최근에는 질화물계 반도체를 이용하여 그 성장 구조 또는 제작 공정을 개선하여 고효율의 LED를 제작하고자 하는 시도가 이루어지고 있다. 이러한 시도의 대표적인 예로서 나노로드(nanorod) LED 또는 나노기둥(nanopillar) LED를 들 수 있는 바, 상기 나노 구조의 LED는 종래의 평면형(planar) 구조에서 야기되는 문제점들을 효과적으로 완화시킬 수 있는 장점을 갖고 있다. 이러한 나노 구조를 형성하기 위한 방안의 하나로서, 국내특허공개번호 제2008-30042호는 기판 상에 n-형 나노로드, AlInGaN의 다중 양자 우물, 및 p-형 나노로드를 순차적으로 성장하는 기술을 제시하고 있다(소위, bottom-up 방식). 또한, 미국특허공개번호 제2009-146142호는 기판 상에 제1 전극, 기저층(basal layer), 수직으로 형성된 복수의 나노로드(n-형으로 도핑된 바닥부, 활성층 및 p-형으로 도핑된 상단부로 이루어짐), 나노로드 사이에 형성된 절연 영역 및 상기 나노로드와 절연 영역 상에 형성된 제2 전극 순으로 형성하는 LED 제조방법을 개시하고 있다.In recent years, attempts have been made to improve the growth structure or manufacturing process using nitride based semiconductors to produce high efficiency LEDs. As a representative example of such an attempt, a nanorod LED or a nanopillar LED may be used. The nanostructured LED may effectively alleviate problems caused by a conventional planar structure. Have As one of methods for forming such a nanostructure, Korean Patent Publication No. 2008-30042 describes a technique for sequentially growing n-type nanorods, multi-quantum wells of AlInGaN, and p-type nanorods on a substrate. (So-called bottom-up method). In addition, U.S. Patent Publication No. 2009-146142 discloses a plurality of nanorods (n-doped bottom, active layer and p-type doped with first electrode, basal layer, and vertically formed on a substrate). And a second electrode formed on the nanorods and the insulating region.

이와 달리, 포토리소그래피, 전자 빔 리소그래피, 레이저 홀로그램 등의 리소그래피 공정을 통한 마스크를 이용하여 식각 또는 에칭하는 기술도 제시되었다(소위, top-down 방식). 예를 들면, 국내특허공개번호 제2007-63731호는 기판 상부에 보호막을 형성하고, 보호막 상부에 금속을 포함하는 박막층을 형성하는 단계; 금속을 포함하는 박막층을 열처리하여, 보호막 상부에 각각 나노 사이즈의 복수의 응집덩어리들을 형성하는 단계; 복수의 응집덩어리들을 마스크로 하여 보호막을 수직으로 식각하는 단계; 복수개의 응집덩어리들을 제거하고, 식각된 보호막을 마스크로 하여 상기 기판 상부를 수직 식각하여, 기판 상부에 복수개의 나노 로드(nanorod)를 형성하는 단계; 및 보호막을 제거하는 단계로 이루어지는 나노 구조의 형성방법을 개시하고 있다.Alternatively, a technique of etching or etching using a mask through a lithography process such as photolithography, electron beam lithography, laser hologram and the like has been proposed (so-called top-down method). For example, Korean Patent Publication No. 2007-63731 may include forming a passivation layer on a substrate, and forming a thin film layer including a metal on the passivation layer; Heat-treating the thin film layer including the metal to form a plurality of aggregates of nano size each on the passivation layer; Etching the protective film vertically using the plurality of aggregated masses as a mask; Removing a plurality of agglomerates and vertically etching the upper portion of the substrate using the etched protective layer as a mask to form a plurality of nanorods on the upper portion of the substrate; And it discloses a method of forming a nanostructure consisting of removing the protective film.

많은 기술적 장점에도 불구하고, 전술한 선행기술들은 기판을 구성 요소로 포함하고 있다는 점에서 필연적인 기술적 한계를 갖고 있다. 특히, 통상의 LED 구조는 외부에 노출되는 기판 등의 물리적 특성상 유연성이 필요한 분야에서는 효과적으로 적용되기 곤란하다. 물론, 최근에는 유기발광고분자를 이용한 OLED 기술에 대하여도 많은 발전이 이루어졌으나, 현재 널리 상용화된 발광 소자인 LED에 유연성을 부여할 수 있다면, 그 활용 분야는 한 차원 넓어질 것임이 틀림없다.Despite the many technical advantages, the foregoing prior arts inevitably have technical limitations in that the substrate is included as a component. In particular, the conventional LED structure is difficult to be applied effectively in the field that needs flexibility due to physical properties such as a substrate exposed to the outside. Of course, in recent years, a lot of advances have been made in OLED technology using organic molecules, but if it is possible to give flexibility to LED, which is currently widely commercialized light emitting device, the field of application must be broadened.

더욱이, 현재 널리 사용 중인 사파이어 기판을 사용한 경우에 있어서, 일반적으로 LED 내부에서 추출되는 빛의 량 중 표면으로 방출되는 량은 약 8%, 칩 내부에서 가이드되는 량이 약 72%이며, 기판으로 나가는 량이 약 20% 수준이다. 따라서, 기판 사용에 따른 발광 효율 개선의 한계가 존재하게 된다. 또한, 사파이어 기판은 투명하기는 하나, 열 전달 계수가 작기 때문에 강한 전류 주입에 의한 LED 동작 시 p-n 접합부위의 온도 상승에 따라 발생되는 열을 소자 밖으로 방출하기 곤란할 뿐만 아니라, 기판의 전기적 절연성 때문에 기판을 통한 전류 주입이 어렵게 된다. 상술한 문제점들은 플립 칩 본딩 기술 등에 의하여 어느 정도 완화할 수는 있으나, 근본적인 해결 방안으로 볼 수 없다.Furthermore, in the case of using a sapphire substrate that is widely used now, the amount of light extracted from the inside of the LED is generally emitted to the surface of about 8%, the amount of guided from the chip is about 72%, and the amount of outgoing to the substrate It's about 20%. Therefore, there is a limit of improving the luminous efficiency according to the use of the substrate. In addition, although the sapphire substrate is transparent, but the heat transfer coefficient is small, it is difficult to dissipate heat generated by the temperature rise of the pn junction part out of the element during the LED operation by the strong current injection, and also because of the electrical insulation of the substrate Injection of current through the wire becomes difficult. The above-mentioned problems can be alleviated to some extent by flip chip bonding technology, but cannot be seen as a fundamental solution.

따라서, 상술한 기술적 과제에 대한 해결 방안이 요구되고 있다.Therefore, there is a need for a solution to the above technical problem.

본 발명자들은 상술한 종래 기술의 문제점을 효과적으로 개선하기 위하여 지속적으로 연구한 결과, 종래의 나노로드 LED의 발광 효율 및 작동 특성을 한층 개선할 수 있을 뿐만 아니라, 특히 중요하게는 전극을 비롯한 LED 소자의 구성 요소를 유연한 고분자 재질로 대체하는 것을 가능하게 함으로써 그 적용 범위를 한층 넓힐 수 있는 신규의 LED 제작 공정을 개발하게 된 것이다. The present inventors have continually studied in order to effectively improve the above-mentioned problems of the prior art, as well as further improve the luminous efficiency and operating characteristics of the conventional nanorod LED, and particularly importantly, By enabling the replacement of components with flexible polymer materials, the company has developed a new LED fabrication process that can further extend its application.

본 발명의 일 구체예에서는 종래 기술에 비하여 한층 개선된 나노로드 LED 및 이의 제조 방법이 제공된다.In one embodiment of the present invention, a nanorod LED and a method for manufacturing the same are further improved compared to the prior art.

본 발명의 다른 구체예에서는 유연성을 부여함으로써 보다 넓은 분야에 적용할 수 있는 나노로드 LED 및 이의 제조방법이 제공된다.Another embodiment of the present invention provides a nanorod LED and a method of manufacturing the same that can be applied to a wider field by providing flexibility.

본 발명의 제1 면에 따르면, According to the first aspect of the invention,

a) 기판 상에 순차적으로 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 LED 웨이퍼를 제공하는 단계;a) providing a LED wafer comprising a first conductive semiconductor layer, an active layer and a second conductive semiconductor layer sequentially on the substrate;

b) 상기 LED 웨이퍼를 상기 제1 도전형 반도체층의 일부 두께까지 선택적 에칭 처리함으로써 복수의 나노로드가 구비된 나노로드 구조를 형성하는 단계;b) selectively etching the LED wafer to a partial thickness of the first conductive semiconductor layer to form a nanorod structure having a plurality of nanorods;

c) 상기 나노로드 사이에 절연성 지지 영역을 형성하는 단계;c) forming an insulating support region between the nanorods;

d) 상기 나노로드 구조의 상측 면에 상부 투명성 전극층을 형성하는 단계; d) forming an upper transparent electrode layer on an upper side of the nanorod structure;

e) 상기 기판을 제거하는 단계; 및e) removing the substrate; And

f) 상기 기판이 제거된 나노로드 구조의 하측 면에 하부 투명성 전극층을 형성하는 단계;f) forming a lower transparent electrode layer on a lower side of the nanorod structure from which the substrate is removed;

를 포함하는 나노로드 LED의 제조방법이 제공된다.
Provided is a method of manufacturing a nanorod LED comprising a.

본 발명의 제2 면에 따르면,According to a second aspect of the invention,

a) 기판 상에 순차적으로 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 LED 웨이퍼를 제공하는 단계;a) providing a LED wafer comprising a first conductive semiconductor layer, an active layer and a second conductive semiconductor layer sequentially on the substrate;

b) 상기 LED 웨이퍼를 상기 제1 도전형 반도체층의 일부 두께까지 선택적 에칭 처리함으로써 복수의 나노로드가 구비된 나노로드 구조를 형성하는 단계;b) selectively etching the LED wafer to a partial thickness of the first conductive semiconductor layer to form a nanorod structure having a plurality of nanorods;

c) 상기 나노로드 사이에 절연성 지지 영역을 형성하는 단계;c) forming an insulating support region between the nanorods;

d) 상기 나노로드 구조의 상측 면에 상부 투명성 전극층을 형성하는 단계; 및d) forming an upper transparent electrode layer on an upper side of the nanorod structure; And

e) 상기 기판을 제거하는 단계; e) removing the substrate;

f) 상기 b) 단계에서 제거되지 않은 잔여 두께의 제1 도전형 반도체층을 제거하는 단계; 및f) removing the first conductive semiconductor layer of the remaining thickness not removed in step b); And

g) 상기 잔여 두께의 제1 도전형 반도체층이 제거된 나노로드 구조의 하측 면에 하부 투명성 전극층을 형성하는 단계;g) forming a lower transparent electrode layer on a lower surface of the nanorod structure from which the first conductive semiconductor layer of the remaining thickness is removed;

를 포함하는 나노로드 LED의 제조방법이 제공된다.
Provided is a method of manufacturing a nanorod LED comprising a.

본 발명의 제3 면에 따르면, According to a third aspect of the invention,

상부 투명성 전극층;An upper transparent electrode layer;

하부 투명성 전극층;A bottom transparent electrode layer;

상호 이격되어 배열되고, 아래로부터 순차적으로 제1 도전형 반도체 영역, 활성층 영역 및 제2 도전형 반도체 영역을 포함하는 복수의 나노로드가 구비된 나노로드 구조; 및A nanorod structure having a plurality of nanorods arranged to be spaced apart from each other and sequentially including a first conductive semiconductor region, an active layer region, and a second conductive semiconductor region; And

상기 나노로드 사이에 형성된 절연성 지지 영역;An insulating support region formed between the nanorods;

을 포함하며, Including;

상기 나노로드 구조는 상기 상부 투명성 전극층과 상기 하부 투명성 전극층의 사이에 위치하는 나노로드 LED가 제공된다. 이때, 하부 투명성 전극층은 나노로드의 제1 도전형 반도체 영역과 전기적으로 연결되고, 상부 투명성 전극층은 나노로드의 제2 도전형 반도체 영역과 전기적으로 연결될 수 있다.
The nanorod structure is provided with a nanorod LED positioned between the upper transparent electrode layer and the lower transparent electrode layer. In this case, the lower transparent electrode layer may be electrically connected to the first conductive semiconductor region of the nanorods, and the upper transparent electrode layer may be electrically connected to the second conductive semiconductor region of the nanorods.

본 발명의 제4 면에 따르면,According to a fourth aspect of the invention,

상부 투명성 전극층;An upper transparent electrode layer;

하부 투명성 전극층;A bottom transparent electrode layer;

상호 이격되어 배열되고, 아래로부터 순차적으로 제1 도전형 반도체 영역, 활성층 영역 및 제2 도전형 반도체 영역을 포함하는 복수의 나노로드가 구비되며, 상기 나노로드의 하측 면이 제1 도전형 반도체로 이루어진 층과 연결되는 나노로드 구조; 및 A plurality of nanorods, which are arranged spaced apart from each other and sequentially include a first conductive semiconductor region, an active layer region, and a second conductive semiconductor region, have a lower side of the nanorod as a first conductive semiconductor. A nanorod structure connected with the formed layer; And

상기 나노로드 사이에 형성된 절연성 지지 영역;An insulating support region formed between the nanorods;

을 포함하며, Including;

상기 나노로드 구조는 상기 상부 투명성 전극층과 상기 하부 투명성 전극층의 사이에 위치하는 나노로드 LED가 제공된다. 이때, 하부 투명성 전극층은 나노로드의 하측 면에 형성된 제1 도전형 반도체로 이루어진 층과 전기적으로 연결되고, 상부 투명성 전극층은 나노로드의 제2 도전형 반도체 영역과 전기적으로 연결될 수 있다.The nanorod structure is provided with a nanorod LED positioned between the upper transparent electrode layer and the lower transparent electrode layer. In this case, the lower transparent electrode layer may be electrically connected to the layer made of the first conductive semiconductor formed on the lower side of the nanorod, and the upper transparent electrode layer may be electrically connected to the second conductive semiconductor region of the nanorod.

본 발명에 따른 나노로드 LED는 평면형(planar) LED는 물론, 종래의 나노로드 LED에 비하여 한층 우수한 특성을 나타낼 수 있다. 더욱이, 고분자 재질을 이용하여 LED 구성 요소를 형성할 수 있기 때문에 유연성이 요구되는 많은 기술 분야에서 그 응용 가능성이 높은 장점을 갖는다.The nanorod LED according to the present invention may exhibit more excellent characteristics than planar LEDs as well as conventional nanorod LEDs. Moreover, since the LED component can be formed using a polymer material, its application potential is high in many technical fields requiring flexibility.

도 1은 일반적인 평면형(planar) LED의 층 구조를 개략적으로 도시하는 단면도이고;
도 2는 본 발명의 일 구체예에 따른 나노로드 LED를 제조하는 공정을 순차적으로 도시하는 도면이고;
도 3은 본 발명의 일 구체예에 따라 자기 응집성 금속 마스크법을 통하여 LED 웨이퍼로부터 나노로드 구조를 형성하는 공정을 도시하는 도면이고;
도 4a 내지 도 4c는 각각 도 3에 도시된 나노로드 구조의 형성 과정에서 중간층 및 금속층의 재질을 변화시키면서 형성된 금속 나노 도트의 패턴에 대한 SEM 사진이고;
도 5a 내지 도 5d는 각각 본 발명의 일 실시예에 있어서 다양한 ICP-RIE 조건 하에서 형성된 복수의 나노로드를 보여주는 SEM 사진이고;
도 6은 본 발명의 일 실시예에 있어서 선택적 에칭 공정을 통하여 형성된 복수의 나노로드의 단면을 보여주는 SEM 사진이고;
도 7은 본 발명의 일 실시예에 있어서 나노로드 LED 구조와 종래의 평면형 LED 구조의 PL 특성을 대비하여 보여주는 PL 스펙트럼(photoluminescence spectrum)이고;
도 8a 및 도 8b는 각각 본 발명의 일 실시예에 있어서, PR(photoresist)을 복수의 나노로드 사이에 충진하여 복수의 나노로드를 완전히 덮고 있는 단면을 보여주는 SEM 사진, 그리고 산소 플라즈마를 이용한 애싱 공정에 의하여 상면에 복수의 나노로드 상측 단부가 돌출되어 있는 상태를 보여주는 SEM 사진이고;
도 9a 및 도 9b는 각각 본 발명의 다른 실시예에 있어서, SOG(spin-on-glass) 재료를 나노로드 사이에 충진시켜 복수의 나노로드를 완전히 덮고 있는 단면을 보여주는 SEM 사진, 그리고 RIE(reactive ion etching) 공정에 의하여 상면에 복수의 나노로드 상측 단부가 돌출되어 있는 상태를 보여주는 SEM 사진이고;
도 10a 및 도 10b는 각각 본 발명의 일 실시예에 있어서, PR이 복수의 나노로드 사이에 충진되어 있는 LED 구조 및 통상의 평면형 LED 구조에 대한 EL 스펙트럼(electroluminescence spectrum), 그리고 발색 특성을 보여주는 사진이고; 그리고
도 11은 본 발명의 일 실시예에 있어서, SOG 재료가 복수의 나노로드 사이에 충진되어 있는 LED 구조에 대한 EL 스펙트럼이다.1 is a cross-sectional view schematically showing the layer structure of a typical planar LED;
2 is a diagram sequentially illustrating a process for manufacturing a nanorod LED according to an embodiment of the present invention;
3 is a diagram illustrating a process of forming a nanorod structure from an LED wafer through a magnetic cohesive metal mask method according to one embodiment of the present invention;
4A to 4C are SEM images of patterns of metal nano dots formed while changing materials of an intermediate layer and a metal layer in the process of forming the nanorod structure shown in FIG. 3, respectively;
5A-5D are SEM photographs showing a plurality of nanorods each formed under various ICP-RIE conditions in one embodiment of the present invention;
6 is a SEM photograph showing a cross section of a plurality of nanorods formed through a selective etching process in one embodiment of the present invention;
7 is a PL spectrum (photoluminescence spectrum) showing a contrast between the PL characteristics of the nanorod LED structure and the conventional planar LED structure in one embodiment of the present invention;
8A and 8B are SEM images showing a cross section covering a plurality of nanorods completely by filling a photoresist (PR) between a plurality of nanorods in one embodiment of the present invention, and an ashing process using an oxygen plasma. SEM image showing a state in which the plurality of nanorod upper ends protrude on the upper surface;
9A and 9B are SEM images showing cross-sections completely covering a plurality of nanorods by filling spin-on-glass (SOG) material between nanorods in another embodiment of the present invention, and RIE (reactive), respectively. SEM etching showing a state in which the plurality of nanorod upper ends protrude on the upper surface by an ion etching process;
10a and 10b are photographs showing electroluminescence spectrum and color development characteristics of an LED structure in which PR is filled between a plurality of nanorods, and a conventional planar LED structure, respectively, in one embodiment of the present invention. ego; And
FIG. 11 is an EL spectrum of an LED structure in which an SOG material is filled between a plurality of nanorods in one embodiment of the present invention.

본 발명은 첨부된 도면을 참고로 하여 하기의 설명에 의하여 모두 달성될 수 있다. 하기의 설명은 본 발명의 바람직한 구체예를 기술하는 것으로 이해되어야 하며, 본 발명이 반드시 이에 한정되는 것은 아님을 이해해야 한다.The present invention can be achieved by the following description with reference to the accompanying drawings. It is to be understood that the following description describes preferred embodiments of the invention, and the invention is not necessarily limited thereto.

또한, 첨부된 도면은 이해를 돕기 위하여 실제 층의 두께(또는 높이) 또는 다른 층과의 비율에 비하여 다소 과장되게 표현된 것일 수 있으며, 그 의미는 후술하는 관련 기재의 구체적 취지에 의하여 적절히 이해될 수 있다.In addition, the accompanying drawings may be somewhat exaggerated relative to the thickness (or height) of the actual layer or the ratio with other layers to facilitate understanding, the meaning of which will be appropriately understood by the specific purpose of the related description to be described later Can be.

본 명세서에 있어서, "상에" 및 "위에"라는 표현은 상대적인 위치 개념을 언급하기 위하여 사용되는 것으로 이해될 수 있다. 따라서, 언급된 층에 다른 구성 요소 또는 층이 직접적으로 존재하는 경우뿐만 아니라, 그 사이에 다른 층(중간층) 또는 구성 요소가 개재되거나 존재할 수도 있다. In this specification, the expressions "on" and "on" may be understood to be used to refer to relative positional concepts. Thus, not only when other components or layers are directly present in the layers mentioned, but also other layers (intermediate layers) or components may be interposed or present therebetween.

이와 유사하게, "하측에", "하부에" 및 "아래에"라는 표현 및 "사이에"라는 표현 역시 위치에 대한 상대적 개념으로 이해될 수 있을 것이다.Similarly, the expressions "below", "below" and "below" and "between" may also be understood as relative concepts of position.

또한, "순차적으로"라는 표현 역시 상대적인 위치 개념으로 이해될 수 있다. In addition, the expression "sequentially" may also be understood as a relative positional concept.

도 2는 본 발명의 일 구체예에 따른 나노로드 LED를 제조하는 공정을 순차적으로 도시하는 도면이다.2 is a diagram sequentially illustrating a process of manufacturing a nanorod LED according to an embodiment of the present invention.

먼저, 도 2a에 도시된 바와 같이, 기판(101) 상에 아래로부터 제1 도전형 반도체층(102), 활성층(103) 및 제2 도전형 반도체층(104)을 순차적으로 형성한 적층 구조를 포함하는 LED 웨이퍼(100)가 제공된다. 이러한 적층 공정은 통상적인 LED 제조 과정에서 수반되는 층 형성 방식이 특별한 제한 없이 적용될 수 있는 바, 유기금속화학증착법(MOCVD), 분자빔성장법(MBE), 하이드라이드기상성장법(HVPE) 등을 예시할 수 있으며, 특히 전형적으로는 유기금속화학증착법이 적용될 수 있다. First, as shown in FIG. 2A, a stacked structure in which the first conductive semiconductor layer 102, the active layer 103, and the second conductive semiconductor layer 104 are sequentially formed on the substrate 101 from below. An LED wafer 100 is provided that includes. Such a lamination process can be applied without any particular limitation to the layer formation method involved in the conventional LED manufacturing process, such as organometallic chemical vapor deposition (MOCVD), molecular beam growth (MBE), hydride vapor deposition (HVPE), etc. It can be exemplified, in particular organometallic chemical vapor deposition method can be applied.

본 명세서에 있어서, "제1 도전형 반도체" 및 "제2 도전형 반도체" 각각은 "n-형" 또는 "p-형"을 의미하며, 상호 반대되는 도전 특성을 갖는다. 이때, 제1 도전형 반도체로서 의도하지 않은 도핑이 된(unintentionally doped) GaN와 같은 반도체도 가능하다. 따라서, 제1 도전형 반도체가 n-형 반도체인 경우에는 제2 도전형 반도체가 p-형 반도체에 해당될 수 있으며, 그 역도 가능하다. 전형적으로는, 상기 제1 도전형 반도체는 n-형 반도체이고 상기 제2 도전형 반도체는 p-형 반도체일 수 있다.In the present specification, each of the "first conductivity type semiconductor" and the "second conductivity type semiconductor" means "n-type" or "p-type", and has opposite conductivity characteristics. At this time, a semiconductor such as unintentionally doped GaN may be used as the first conductivity type semiconductor. Therefore, when the first conductivity type semiconductor is an n-type semiconductor, the second conductivity type semiconductor may correspond to a p-type semiconductor and vice versa. Typically, the first conductivity type semiconductor may be an n-type semiconductor and the second conductivity type semiconductor may be a p-type semiconductor.

기판(101)은 당업계에서 LED 제조용으로 알려진 기판, 전형적으로는 반도체 단결정 성장용 기판으로서, 예를 들면, 사파이어, SiC, MgAl2O4 MgO, LiAlO2, LiGaO2 등이 사용될 수 있는 바, 보다 전형적으로는 사파이어 기판을 사용할 수 있다. The substrate 101 is a substrate known in the art for manufacturing LEDs, typically a substrate for semiconductor single crystal growth, for example, sapphire, SiC, MgAl 2 O 4 MgO, LiAlO 2 , LiGaO 2, etc. may be used. More typically, a sapphire substrate can be used.

상기 제1 도전형 반도체(102), 활성층(103) 및 제2 도전형 반도체(104)는 특별한 제한 없이 당업계에서 LED 제조용으로 알려진 다양한 반도체 물질(III-V, II-VI 등), 예를 들면 GaN, AlN, InP, InS, GaAs, CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, AlxGa1-xN, InxGa1-xN, InxGa1-xAs, ZnxCd1-xS 등을 사용할 수 있고, 이들을 단독 또는 조합하여 사용할 수 있다(상기에서, 0<x<1). 추후 형성되는 나노로드는 이러한 반도체 물질에 의한 p-n 접속(p-n junction)을 포함한다. 특히, 활성층(103)은 바람직하게는 양자 우물(quantum well; QW) 구조, 보다 바람직하게는 다중 양자 우물(multiple quantum well; MQW) 구조를 갖는 바, 대표적으로는 InGaN/GaN 다중 양자 우물 구조이다.The first conductivity type semiconductor 102, the active layer 103 and the second conductivity type semiconductor 104 may be any of a variety of semiconductor materials (III-V, II-VI, etc.) known in the art for manufacturing LEDs, without particular limitation. For example GaN, AlN, InP, InS, GaAs, CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, Al x Ga 1-x N, In x Ga 1-x N, In x Ga 1-x As, Zn x Cd 1-x S and the like can be used, and these can be used alone or in combination (in the above, 0 <x <1). The nanorods formed later include pn junctions by such semiconductor materials. In particular, the active layer 103 preferably has a quantum well (QW) structure, more preferably a multiple quantum well (MQW) structure, typically an InGaN / GaN multi quantum well structure. .

상기 도면에서는 LED 웨이퍼(100)의 구성층으로서, 기판(101), 제1 도전형 반도체층(102), 활성층(103) 및 제2 도전형 반도체층(104) 만을 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 본 발명의 특징을 유지하는 범위 내에서, 다양한 부가층, 예를 들면, 완충층 등이 LED 웨이퍼에 포함될 수 있는 것으로 해석되어야 한다. In the drawing, only the substrate 101, the first conductivity type semiconductor layer 102, the active layer 103 and the second conductivity type semiconductor layer 104 are shown as the constituent layers of the LED wafer 100. It is not limited to this. Therefore, within the scope of maintaining the features of the present invention, it should be construed that various additional layers, for example, buffer layers and the like, may be included in the LED wafer.

또한, 상기 도시된 구조의 LED 웨이퍼(100)를 구성하는 각 층의 치수(dimension) 역시 특별히 한정되는 것은 아니나, 예시적으로 하기 표 1에 기재된 치수를 갖도록 구성할 수 있다.In addition, the dimension of each layer constituting the LED wafer 100 having the above-described structure is also not particularly limited, but may be configured to have the dimensions shown in Table 1 below.

기판Board 제1 도전형 반도체층First conductive semiconductor layer 활성층(우물:배리어)Active layer (well: barrier) 제2 도전형 반도체층Second conductive semiconductor layer 두께thickness 약 100∼500 ㎛ 바람직하게는, 약 250∼450 ㎛About 100 to 500 μm, preferably about 250 to 450 μm 약 0.6∼10 ㎛, 바람직하게는, 약 2∼5 ㎛About 0.6 to 10 μm, preferably about 2 to 5 μm - 우물층
약 1∼4 nm, 바람직하게는 약 2.5∼3 nm

- 배리어층
약 5∼20 nm, 바람직하게는 약 7∼15 nm-Well layer
About 1 to 4 nm, preferably about 2.5 to 3 nm

-Barrier layer
About 5-20 nm, preferably about 7-15 nm 약 50∼500 nm,
바람직하게는 약 150∼300 nmAbout 50-500 nm,
Preferably about 150-300 nm

그 다음, 도 2b에 도시된 바와 같이, LED 웨이퍼(100)를 제1 도전형 반도체층의 일부 두께까지 선택적으로 제거함으로써 복수의 나노로드(200)를 형성하는 공정이 수행된다. 본 명세서에 있어서, "나노로드(nanorod)"는 직경이 약 1,000nm 이하, 예를 들면 수 나노미터 내지 수백 나노미터 범위인 막대 형상을 의미할 수 있다. Next, as shown in FIG. 2B, a process of forming the plurality of nanorods 200 is performed by selectively removing the LED wafer 100 to a partial thickness of the first conductive semiconductor layer. As used herein, “nanorod” may refer to a rod shape having a diameter of about 1,000 nm or less, for example, in the range of several nanometers to several hundred nanometers.

LED 웨이퍼의 선택적 제거를 위하여 대표적으로 나노 패터닝 기술을 이용한 선택적 에칭 공정이 적용될 수 있다. 이러한 선택적 에칭 공정을 위하여, 전자빔 (electron-beam) 리소그래피(lithography), 집속이온빔(focused ion beam, FIB) 리소그래피, 나노 임프린트법(nano-imprint), SiO2 나노 파티클을 이용한 마스크 형성법, 자기 응집성 금속 마스크법(self-assembled metal mask) 등의 마스크 패턴화 방법이 적용 가능하다. A selective etching process using nano patterning technology may be applied to selectively remove the LED wafer. For such selective etching processes, electron-beam lithography, focused ion beam (FIB) lithography, nano-imprint, mask formation using SiO 2 nanoparticles, self-cohesive metals A mask patterning method such as a self-assembled metal mask is applicable.

또한, 마스크 형성 후 에칭 방법으로는 건식 에칭법, 예를 들면 반응성 이온 에칭법(reactive ion etching; RIE), 유도 결합 플라즈마 반응성 이온 에칭(inductively coupled plasma reactive ion etching; ICP-RIE), 화학적 이온 빔 에칭(chemically assisted ion beam etching; CAIBE) 등을 이용할 수 있다. In addition, the etching method after the mask formation is a dry etching method, for example, reactive ion etching (RIE), inductively coupled plasma reactive ion etching (ICP-RIE), chemical ion beam Etching (chemically assisted ion beam etching (CAIBE)) and the like can be used.

도 3은 본 발명의 일 구체예에 따라 자기 응집성 금속 마스크법을 통하여 LED 웨이퍼(100)로부터 복수의 나노로드 구조를 형성하는 공정을 도시하는 도면이다.3 is a diagram illustrating a process of forming a plurality of nanorod structures from the LED wafer 100 through a self-cohesive metal mask method according to one embodiment of the present invention.

3a에 도시된 바와 같이, LED 웨이퍼(100)의 제2 도전형 반도체층(101) 상에 중간층(interlayer; 105) 및 금속층(106)을 순차 형성한다. 상기 중간층(105)은 바람직하게는 하부층으로 영향을 주지 않고, 후속 열처리 과정에서 그 위에 금속 나노 도트(nanodot) 패턴을 용이하게 형성하며, 그리고 추후 쉽게 제거할 수 있는 절연(dielectric) 물질, 예를 들면 실리카(SiO2), 질화규소(Si3N4) 등으로 구성할 수 있으며, 보다 바람직하게는 실리카 재질일 수 있다. 이러한 중간층(105)은 공지의 방법, 예를 들면 플라즈마 화학기상증착법(plasma enhanced chemical vapor deposition; PECVD)에 의하여 형성할 수 있다. 이때, 중간층(105)은 바람직하게는 약 10 내지 1,000㎚, 보다 바람직하게는 약 50 내지 100㎚ 범위의 두께로 형성할 수 있다. As shown in 3a, an interlayer 105 and a metal layer 106 are sequentially formed on the second conductivity-type semiconductor layer 101 of the LED wafer 100. The intermediate layer 105 preferably does not affect the underlying layer, easily forms a metal nanodot pattern thereon in a subsequent heat treatment process, and can be easily removed later. For example, it may be composed of silica (SiO 2 ), silicon nitride (Si 3 N 4 ), and the like, and more preferably, may be made of silica. This intermediate layer 105 may be formed by a known method, for example, plasma enhanced chemical vapor deposition (PECVD). At this time, the intermediate layer 105 may be preferably formed to a thickness in the range of about 10 to 1,000 nm, more preferably about 50 to 100 nm.

상기 금속층(106)의 재질로서 바람직하게는 금(Au), 은(Ag), 니켈(Ni), 코발트(Co), 철(Fe), 구리(Cu), 백금(Pt), 팔라듐(Pd), 알루미늄(Al) 또는 이들의 조합, 보다 바람직하게는 니켈(Ni)을 사용할 수 있다. 이때, 예를 들면 약 5 내지 100 ㎚, 구체적으로는 약 5 내지 15 ㎚ 두께의 박막(thin film) 형태로 형성할 수 있다. 또한, 금속층의 형성을 위하여 전자-빔 증발 시스템(electron-beam evaporation system), 예를 들면 전자-빔 코터(e-beam coater)를 이용할 수 있다.Preferably, the metal layer 106 is made of gold (Au), silver (Ag), nickel (Ni), cobalt (Co), iron (Fe), copper (Cu), platinum (Pt), and palladium (Pd). , Aluminum (Al) or a combination thereof, more preferably nickel (Ni) can be used. In this case, for example, it may be formed in the form of a thin film having a thickness of about 5 to 100 nm, specifically, about 5 to 15 nm. It is also possible to use an electron-beam evaporation system, for example an e-beam coater, for the formation of the metal layer.

도 3b에 도시된 바와 같이, 중간층(105) 및 금속층(106)이 형성된 후에는 중간층(105) 상에 복수의 금속 나노 도트(nanodot; 107)가 분포된 패턴을 형성한다. 즉, 열처리를 하게 되면, 박막 형태로 존재하는 금속층이 용융되어 상기 중간층(105) 상에 나노 사이즈의 자기 응집성 덩어리, 즉 금속 나노 도트(107)를 형성하는 원리를 이용한 것이다. 이러한 열처리 과정은 어닐링(annealing), 보다 전형적으로는 RTA(rapid thermal annealing) 과정으로서, 상기 금속층(106)을 구성하는 금속의 융점 등을 고려하여, 바람직하게는 약 500 내지 1,000℃, 보다 바람직하게는 약 700 내지 900℃의 온도, 질소 분위기 및 약 1 내지 5 분의 시간 조건 하에서 선정하여 수행될 수 있다. 상기 조건은 예시적인 목적으로 기술되는 것으로, 본 발명이 반드시 이에 한정되는 것이 아님은 명백하다. As shown in FIG. 3B, after the intermediate layer 105 and the metal layer 106 are formed, a pattern in which a plurality of metal nanodots 107 are distributed is formed on the intermediate layer 105. That is, when the heat treatment is performed, the metal layer existing in the form of a thin film is melted to use the principle of forming a nano-sized self-cohesive mass, that is, the metal nano dot 107 on the intermediate layer 105. This heat treatment process is annealing, more typically a rapid thermal annealing (RTA) process, taking into account the melting point of the metal constituting the metal layer 106 and the like, preferably about 500 to 1,000 ° C, more preferably. May be carried out under a temperature of about 700 to 900 ° C., a nitrogen atmosphere and a time condition of about 1 to 5 minutes. The above conditions are described for illustrative purposes, and it is obvious that the present invention is not necessarily limited thereto.

상기와 같이 형성된 복수의 금속 나노 도트는 바람직하게는 약 10 내지 500 ㎚, 보다 바람직하게는 약 50 내지 300 ㎚, 더욱 바람직하게는 약 100 내지 200 ㎚의 폭(직경)을 가지면서 상기 중간층 상에 분포 형성될 수 있다. 또한, 각각의 금속 나노 도트 간의 간격은 전형적으로 약 100 내지 250 ㎚ 범위일 수 있다.The plurality of metal nano dots formed as described above are preferably formed on the intermediate layer with a width (diameter) of about 10 to 500 nm, more preferably about 50 to 300 nm, and more preferably about 100 to 200 nm. Distribution can be formed. In addition, the spacing between each metal nano dot can typically range from about 100 to 250 nm.

도 4a 내지 도 4c는 각각 도 3에 도시된 나노로드 구조의 형성 과정에서 중간층 및 금속층의 재질을 변화시키면서 형성된 금속 나노 도트의 패턴에 대한 SEM(scanning electron microscopy) 사진이다. 4A to 4C are scanning electron microscopy (SEM) photographs of patterns of metal nano dots formed while changing materials of an intermediate layer and a metal layer in the process of forming the nanorod structure shown in FIG. 3, respectively.

이때, 도 4a는 약 100 ㎚ 두께의 실리카층 상에 9 ㎚ 두께의 Ag층을 형성한 다음, 약 850℃, 1분 및 질소 분위기 하에서 RTA 처리를 수행하여 얻어진 금속 나노 도트(약 10 내지 300 ㎚의 직경)를 보여준다. 4A illustrates a metal nano dot (about 10 to 300 nm) obtained by forming a 9 nm thick Ag layer on a silica layer having a thickness of about 100 nm, and then performing RTA treatment at about 850 ° C. for 1 minute and under a nitrogen atmosphere. Diameter).

도 4b는 100 ㎚ 두께의 질화규소층 상에 9 ㎚ 두께의 Ni층을 형성한 다음, 동일한 RTA 조건 하에서 열처리하여 얻어진 금속 나노 도트(약 50 내지 200 ㎚의 직경)를 보여준다. FIG. 4B shows metal nano dots (diameter of about 50-200 nm) obtained by forming a 9 nm thick Ni layer on a 100 nm thick silicon nitride layer and then performing heat treatment under the same RTA conditions.

또한, 도 4c는 100 ㎚ 두께의 실리카층 상에 9 ㎚ 두께의 Ni층을 형성한 다음, 동일한 RTA 조건 하에서 열처리하여 얻어진 금속 나노 도트(약 50 내지 200 ㎚의 직경)를 보여준다.In addition, FIG. 4C shows a metal nano dot (diameter of about 50 to 200 nm) obtained by forming a 9 nm thick Ni layer on a 100 nm thick silica layer and then performing heat treatment under the same RTA conditions.

도 3c에 도시된 바와 같이, 금속 나노 도트를 일종의 마스크로 하여 앞서 언급된 방식을 통하여 수직으로 에칭을 수행한다. As shown in FIG. 3C, etching is performed vertically through the above-mentioned manner using metal nano dots as a kind of mask.

ICP-RIE 공정을 이용하는 경우, 에칭 조건, 예를 들면 선택비(selectivity), 식각률(etch rate) 등의 공정 파라미터를 적절히 조절하여 금속 나노 도트(107)의 에칭을 억제하면서 LED 웨이퍼(100)의 구성층을 에칭하는 것이 바람직하다.In the case of using the ICP-RIE process, the etching conditions, for example, selectivity, etch rate, and other process parameters may be appropriately adjusted to suppress the etching of the metal nanodots 107, thereby preventing the etching of the LED wafer 100. It is preferable to etch the constituent layer.

이때, 에칭되는 깊이에 따라 나노로드의 길이가 정하여지는데, 이때 기판(101) 위의 제1 도전형 반도체층(102)의 일부 깊이까지만 에칭할 수 있는 바, 이는 추후 기판 제거 공정에서 요구될 수 있는 경우를 고려한 것이다. 이와 같이, 기판(101) 상에서 제1 도전형 반도체 층(102)의 선택적 에칭 처리되지 않은 잔여층(102')의 두께(k)는 특정 수치로 한정되는 것은 아니지만, 예를 들면 약 100 내지 9,500㎚, 구체적으로는 약 100 내지 2,000㎚, 보다 구체적으로는 약 500 내지 1,000㎚ 범위일 수 있다. At this time, the length of the nanorods is determined according to the depth to be etched, and at this time, only a partial depth of the first conductivity-type semiconductor layer 102 on the substrate 101 may be etched, which may be required in a later substrate removal process. Consider the case. As such, the thickness k of the selective, unetched residual layer 102 'of the first conductivity-type semiconductor layer 102 on the substrate 101 is not limited to a specific value, but is, for example, about 100 to 9,500. Nm, specifically about 100-2,000 nm, more specifically about 500-1,000 nm.

상기 과정을 통하여, 개별 금속 나노 도트(107)의 마스크에 대응하는 사이즈를 갖는 나노로드(200)가 형성되는데, 이와 같이 서로 이격하면서 배열된 복수의 나노로드의 하측 면이 선택적 제거(에칭) 처리되지 않은 상기 제1 도전형 반도체층의 잔여층(102')과 일체화되어 있는 나노로드 구조를 갖게 된다. 이때, 나노로드(200)는 아래로부터 제1 도전형 반도체 영역(202), 활성층 영역(203) 및 제2 도전형 반도체 영역(204)을 포함하며, 이론상으로는 상기 금속 나노 도트의 폭(직경)에 해당되는 폭을 갖게 된다. Through the above process, the nanorods 200 having a size corresponding to the mask of the individual metal nanodots 107 are formed, and thus the lower surfaces of the plurality of nanorods arranged while being spaced apart from each other are selectively removed (etched). It has a nanorod structure that is integrated with the remaining layer 102 'of the first conductivity type semiconductor layer. In this case, the nanorod 200 includes a first conductive semiconductor region 202, an active layer region 203, and a second conductive semiconductor region 204 from below, and in theory, the width (diameter) of the metal nano dot. It will have a width corresponding to.

도 3d에 도시된 바와 같이, 선택적 제거(또는 에칭) 공정이 수행된 후에는 마스크 형성에 관여된 층, 즉 중간층(105) 및 금속 나노 도트(107)를 제거하는 과정이 수행된다. 이를 위하여, 당업계에서 알려진 리프트-오프(lift-off) 방식 등을 이용할 수 있는 바, 예를 들면, HF, 버퍼 산화에칭(Buffered Oxide Etchant, HF+NH4F 혼합물; BOE) 등을 사용하여 중간층(105)을 제거함으로써 마스크 영역을 제거할 수 있다.As shown in FIG. 3D, after the selective removal (or etching) process is performed, a process of removing the layers involved in forming the mask, that is, the intermediate layer 105 and the metal nano dots 107, is performed. To this end, a lift-off method known in the art may be used, for example, using HF, Buffered Oxide Etchant (HF + NH 4 F mixture; BOE), and the like. The mask region may be removed by removing the intermediate layer 105.

상기와 같이 형성된 나노로드의 치수(dimension)는 사용된 LED 웨이퍼를 구성하는 개별층의 두께, 에칭 공정, 리프트-오프 조건 등에 따라 변할 수 있는데, 예를 들면 전형적으로 약 10 내지 500㎚, 보다 전형적으로 약 50 내지 300㎚의 직경(폭)을 갖고 약 500㎚ 내지 5mm 범위의 길이를 갖는 나노로드를 제작할 수 있다. 이때, 면 비(나노로드의 폭에 대한 길이의 비)는 약 1 내지 100의 범위일 수 있다. 이러한 나노로드의 치수 범위는 예시적인 의미로서 본 발명이 이에 한정되지 않음은 명백하다.The dimensions of the nanorods formed as such may vary depending on the thickness of the individual layers constituting the LED wafer used, the etching process, the lift-off conditions, and the like, for example typically about 10-500 nm, more typically Nanorods having a diameter (width) of about 50 to 300 nm and a length in the range of about 500 nm to 5 mm. In this case, the surface ratio (ratio of the length to the width of the nanorods) may range from about 1 to about 100. The dimension range of such nanorods is an exemplary meaning, and it is clear that the present invention is not limited thereto.

한편, ICP-RIE에 의하여 나노로드 구조를 형성하는 경우에 있어서 바람직한 에칭 조건을 도출하기 위한 예시적인 실험을 수행하였다. 이를 위하여 설정된 다양한 공정 조건을 하기 표 2에 나타내었다. Meanwhile, an exemplary experiment for deriving desirable etching conditions in the case of forming a nanorod structure by ICP-RIE was performed. Various process conditions set for this purpose are shown in Table 2 below.

샘플Sample 가스 유속(sccm)Gas flow rate (sccm) 압력
(mTorr)pressure
(mTorr) 바이어스bias 시간(초)Time (seconds) Cl2 Cl 2 BCl3 BCl 3 ArAr N2 N 2 파워(W)Power (W) 1 One 1515 2525 00 00 66 5050 210210 22 1515 00 00 00 66 5050 210210 33 1515 00 00 00 66 3535 210210 44 1515 00 00 00 1212 5050 210210

상술한 4가지 공정 조건 하에서 형성된 나노로드 구조에 관한 SEM 사진을 도 5a 내지 도 5d에 나타내었다.SEM photographs of the nanorod structures formed under the four process conditions described above are shown in FIGS. 5A to 5D.

상기 도면에 따르면, 바람직한 나노로드 구조는 도 5d임을 알 수 있다. 따라서, 상기 실험예에서 가장 바람직한 ICP-RIE 조건은 (i) RF 파워를 50W에서 35W로 낮추고, (ii) 챔버 압력을 6mTorr에서 12mTorr로 높이고, 그리고 (iii) BCl3를 사용하지 않는 것으로 정할 수 있다. According to the figure, it can be seen that the preferred nanorod structure is 5d. Thus, the most preferred ICP-RIE conditions in the above experimental examples can be determined to (i) lower the RF power from 50W to 35W, (ii) increase the chamber pressure from 6mTorr to 12mTorr, and (iii) not use BCl 3 . have.

한편, 도 6은 본 발명의 일 실시예에 있어서, 선택적 에칭 공정을 통하여 형성된 복수의 나노로드의 단면을 보여주는 SEM 사진이다.6 is a SEM photograph showing a cross section of a plurality of nanorods formed through a selective etching process according to an embodiment of the present invention.

상기 도면에 따르면, 상술한 선택적 에칭 공정에 의하여 약 95 내지 170㎚ 직경(또는 폭), 그리고 약 940 내지 970㎚ 범위의 길이를 갖는 나노로드가 형성되었음을 알 수 있다.According to the figure, it can be seen that the nanorods having a diameter (or width) of about 95 to 170 nm and a length of about 940 to 970 nm are formed by the selective etching process described above.

상술한 방식에 따른 본 발명의 일 실시예에 있어서 나노로드 LED 구조에 대한 PL 스펙트럼을 도 7에 나타내었다. 이때, 통상의 평면형 LED 구조에 대한 PL 스펙트럼도 함께 나타내었다.The PL spectrum of the nanorod LED structure in one embodiment of the present invention according to the above-described scheme is shown in FIG. 7. At this time, the PL spectrum of the conventional planar LED structure is also shown.

상기 도면으로부터 확인할 수 있듯이, 나노로드 LED 구조는 종래의 평면형 LED 구조에 비하여 약 2배 정도 높은 PL 강도를 나타내었으며, 약간 청색 쪽으로 이동(shift)하였다. 또한, FWHM(full width at half maximum) 역시 종래 LED 구조는 약 26㎚인 반면, 나노로드 LED는 약 21㎚이었다. 따라서, 나노로드 LED 구조가 평면형 LED 구조에 비하여 양호한 발광 특성을 나타냄을 알 수 있다.As can be seen from the figure, the nanorod LED structure exhibited about twice as high PL intensity as the conventional planar LED structure, and shifted slightly toward blue. In addition, the full width at half maximum (FWHM) was also about 26 nm in the conventional LED structure, while the nano-rod LED was about 21 nm. Therefore, it can be seen that the nanorod LED structure exhibits good light emission characteristics compared to the planar LED structure.

도 2c는 서로 이격되어 배열된 나노로드 사이에 절연성 지지 물질을 충진시키는 공정을 도시하는 도면이다.FIG. 2C is a diagram illustrating a process of filling an insulating support material between nanorods spaced apart from each other.

상기 도면에 도시된 바와 같이, 복수의 나노로드(200)가 형성된 후에는 나노로드 사이에 절연성 지지 물질을 충진하는 공정이 수행된다. 나노로드 사이의 전기적 절연만을 목적으로 실리카와 같은 무기 산화물계 충진물을 사용할 수도 있으나, 추후 기판을 제거할 경우에도 나노로드 구조를 효과적으로 지지할 수 있을 뿐만 아니라, 최종 제조되는 나노로드 LED에 한층 개선된 유연성을 제공할 수 있도록 고분자 물질을 사용하는 것이 바람직할 수 있다. As shown in the figure, after the plurality of nanorods 200 are formed, a process of filling an insulating support material between the nanorods is performed. Inorganic oxide-based fillers such as silica may be used for the purpose of electrical insulation between nanorods only, but the nanorod structure can be effectively supported even when the substrate is removed later. It may be desirable to use polymeric materials to provide flexibility.

이러한 고분자 물질로서, (i) 스핀 코팅(spin coating)과 같은 간단한 방법으로 균일한 도포가 가능하고, (ii) 나노로드를 충분히 지지할 수 있을 정도의 기계적 강도를 나타내고, (iii) 나노로드의 상부에 존재하는 고분자를 애싱(ashing) 등에 의하여 용이하고 균질하게 제거될 수 있고, (iv) 향후 제1 도전형 반도체층의 잔여층(102')을 습식 에칭에 의하여 제거할 경우, 사용되는 에칭 액에 안정하고, (v) LED의 광학 특성을 해하지 않도록 투명하고, (vi) 나노로드 간의 전기적 절연을 달성할 수 있어야 하고, 그리고 (vii) 광범위한 분야에 적용할 수 있도록 유연성(flexibility)를 갖는 종류를 사용하는 것이 바람직하다. 물론, 본 발명에 악영향을 미치지 않는 한, 상술한 고분자 물질 이외에 상기 언급된 특성에 부합되거나 가까운 물질을 사용해도 무방할 것이다.As the polymer material, (i) uniform coating is possible by a simple method such as spin coating, (ii) exhibits mechanical strength to sufficiently support the nanorods, and (iii) Etching can be easily and homogeneously removed by ashing or the like, and (iv) an etching used when the remaining layer 102 'of the first conductivity type semiconductor layer is removed by wet etching in the future. Stable to liquid, (v) transparent to avoid damaging the optical properties of LEDs, (vi) capable of achieving electrical isolation between nanorods, and (vii) having flexibility for a wide range of applications It is preferable to use a kind. Of course, as long as it does not adversely affect the present invention, materials other than the above-described polymer materials may be used that meet or are close to the above-mentioned properties.

상기 고분자계 절연성 지지 물질로서, 예를 들면 폴리메틸메타크릴레이트(PMMA), 폴리디메틸실록산(PDMS), 폴리스티렌(PS), 실리콘 수지 등이 있으며, 이들을 단독으로 또는 조합하여 사용할 수 있다.Examples of the polymer-based insulating support material include polymethyl methacrylate (PMMA), polydimethylsiloxane (PDMS), polystyrene (PS), silicone resin, and the like, and these may be used alone or in combination.

당업계에서 알려진 충진 또는 코팅 방법에 따라 상술한 절연성 지지 물질을 나노로드 사이에 충진할 수 있다. 특히, 고분자 물질을 사용하는 경우에는 딥 코팅(dip coating), 스프레이 코팅(spray coating), 스핀 코팅 등을 이용할 수 있는 바, 바람직하게는 스핀 코팅법을 이용하는 것이 간편성 면에서 편리할 수 있다.The above-mentioned insulating support material may be filled between the nanorods according to a filling or coating method known in the art. In particular, when a polymer material is used, dip coating, spray coating, spin coating, or the like may be used. Preferably, the spin coating method may be convenient in terms of simplicity.

본 발명의 구체예에 따르면, 비록 절연성 지지 물질로서 고분자 물질을 사용하는 것이 바람직할 수 있음에도 불구하고, 무기계 성분을 사용하여 나노로드 사이에 충진하는 경우를 배제하는 것은 아니다. 이와 관련하여, 무기계 성분을 충진할 경우, 예를 들면 SOG(spin-on-coating) 테크닉을 이용할 수 있다. SOG는 액상(바람직하게는 투명액체)으로 도포되어 실리카(SiO2)와 유사한 특성을 갖는 글래스 층을 형성하도록 경화될 수 있는 글래스 타입을 의미하며, 통상 반도체 분야에서 유전 물질로 사용되고 있다. 이때, SOG 용액은 통상의 SOG 테크닉을 통하여 나노로드 사이에 적용될 수 있다. 예를 들면, 포토레지스트와 동일한 방식으로 SOG 용액(재료)를 도포하고(전형적으로, 약 1500 내지 3000 rpm에서 스핀 코팅), 베이킹한다. 이때, 베이킹 단계는 전형적으로 약 80 내지 250 ℃에서 약 1 내지 5 분 동안 수행될 수 있으며, 단계별로 조건을 달리할 수 있다. 예를 들면, 1 단계에서는 약 60 내지 100 ℃에서 약 30초 내지 1 분 동안, 2 단계에서는 약 130 내지 170 ℃에서 약 30초 내지 1 분 동안, 그리고 3 단계에서는 약 200 내지 300 ℃에서 약 30초 내지 1분 동안 수행할 수 있다. 베이킹 단계가 종료되면, 예를 들면 질소 분위기 하에서 약 350 내지 500 ℃에서 약 10 내지 60 분 동안 경화시킬 수 있다. 상기 조건은 예시적 목적으로 기술되는 것으로 본 발명이 이에 한정되는 것이 아님은 명백하다.According to embodiments of the invention, although it may be desirable to use a polymeric material as the insulating support material, the case of filling between nanorods using inorganic components is not excluded. In this regard, when filling an inorganic component, for example, a spin-on-coating (SOG) technique can be used. SOG refers to a glass type that can be applied in a liquid phase (preferably transparent liquid) to be cured to form a glass layer having properties similar to silica (SiO 2 ), and is commonly used as a dielectric material in the semiconductor field. At this time, the SOG solution may be applied between the nanorods through conventional SOG techniques. For example, the SOG solution (material) is applied (typically spin coating at about 1500-3000 rpm) and baked in the same manner as the photoresist. At this time, the baking step may be typically performed at about 80 to 250 ℃ for about 1 to 5 minutes, the conditions can be varied step by step. For example, in step 1 about 30 seconds to 1 minute at about 60 to 100 ° C., about 30 seconds to 1 minute at about 130 to 170 ° C. in step 2 and about 30 at about 200 to 300 ° C. in step 3. It may be performed for a second to 1 minute. At the end of the baking step, it may be cured for about 10 to 60 minutes at about 350 to 500 ° C., for example, under a nitrogen atmosphere. It is clear that the above conditions are described for illustrative purposes and the present invention is not limited thereto.

절연성 지지 물질층(108)은 일단 나노로드의 사이의 공간뿐만 아니라, 나노로드의 상면까지 덮도록 충진(코팅)되는데, 이는 실질적으로 나노로드 사이에만 선택적으로 충진하는데 기술적인 어려움이 있음을 고려한 것이다. 특히, 고분자 물질의 충진(코팅) 후에는 일정 수준의 기계적 강도를 부여하기 위하여 경화(hardening)시키는 것이 바람직하다. The insulating support material layer 108 is filled (coated) to cover not only the space between the nanorods, but also the top surface of the nanorods, taking into account the technical difficulty of selectively filling only between the nanorods. . In particular, after filling (coating) of the polymer material, it is preferable to harden to give a certain level of mechanical strength.

도 2d는 나노로드 상면이 노출되도록 절연성 지지 물질층(108)이 일부 제거된 태양을 도시하는 도면이다.FIG. 2D illustrates an embodiment in which the insulating support material layer 108 is partially removed such that the nanorod top surface is exposed.

본 발명의 바람직한 구체예에 따르면, 나노로드(200)의 제2 도전형 반도체 영역(204)이 추후 형성될 상부 투명성 전극과 전기적으로 연결될 수 있도록, 나노로드(200) 상면에 존재하는 절연성 지지 물질의 불필요한 부분을 제거한다. 이를 위하여, 반도체 공정 분야에서 알려져 있는 애싱(ashing) 처리를 이용할 수 있다. 애싱 처리는 산소의 반응 활성종을 이용하여 유기물로 이루어진 고분자를 연소시켜 기상으로 날려서 제거하는 방법이다. 한편, SOG 테크닉을 이용할 경우에는 예를 들면 RIE 공정을 이용할 수 있다. According to a preferred embodiment of the present invention, an insulating support material present on the upper surface of the nanorods 200 so that the second conductive semiconductor region 204 of the nanorods 200 can be electrically connected to the upper transparent electrode to be formed later. Remove unnecessary parts of the To this end, ashing processes known in the semiconductor processing art can be used. The ashing treatment is a method of burning and removing a polymer made of organic matter by blowing it in a gas phase using reactive active species of oxygen. In the case of using the SOG technique, for example, an RIE process may be used.

본 발명의 구체예에 따르면, 절연성 지지 영역(208)을 나노로드(200)의 높이보다 낮게 형성하여 상부 전극과 전기적으로 연결시킬 수 있도록 하는 것이 바람직하다. 또한, 상기 절연성 지지 영역(208)이 나노로드의 다중양자우물의 최상층 높이보다 충분히 높게 위치하도록 하는 것이 바람직하다. 이는 다중양자우물로부터 향후 형성될 하부 투명성 전극(110)으로 누설 전류가 흐를 수 있음을 고려한 것이다.According to an embodiment of the present invention, it is preferable to form the insulating support region 208 lower than the height of the nanorods 200 so as to be electrically connected to the upper electrode. It is also desirable that the insulating support region 208 be positioned sufficiently higher than the top layer height of the multi-quantum wells of the nanorods. This is because the leakage current may flow from the multi-quantum well to the lower transparent electrode 110 to be formed in the future.

다만, 나노로드(200) 사이에 일정 영역으로 직접 충진(코팅)이 가능할 경우, 상기 2 단계 과정 대신에 바로 절연성 지지 영역(208)을 형성할 수도 있다. However, when filling (coating) directly into a predetermined region between the nanorods 200, the insulating support region 208 may be formed directly instead of the two-step process.

이와 관련하여, 도 8a는 PR(photoresist; PMMA)을 복수의 나노로드 사이에 충진하여 나노로드를 완전히 덮고 있는 단면을 보여주는 SEM 사진이고, 도 8b는 산소 플라즈마를 이용한 애싱 공정을 통하여 상면에 복수의 나노로드(예를 들면, p-GaN) 상측 단부가 돌출되어 있는 상태를 보여주는 SEM 사진이다. In this regard, Figure 8a is a SEM photograph showing a cross-section completely covering the nanorods by filling the PR (photoresist (PMMA)) between the plurality of nanorods, Figure 8b is a plurality of upper surface through the ashing process using oxygen plasma SEM image showing a state where the upper end of the nanorod (eg, p-GaN) protrudes.

도 9a 및 도 9b는 각각 본 발명의 다른 실시예에 있어서, SOG(spin-on-glass) 재료를 나노로드 사이에 충진시켜 복수의 나노로드를 완전히 덮고 있는 단면을 보여주는 SEM 사진, 그리고 RIE(reactive ion etching) 공정에 의하여 상면에 복수의 나노로드 상측 단부가 돌출되어 있는 상태를 보여주는 SEM 사진이다.9A and 9B are SEM images showing cross-sections completely covering a plurality of nanorods by filling spin-on-glass (SOG) material between nanorods in another embodiment of the present invention, and RIE (reactive), respectively. It is a SEM photograph showing a state in which the upper end of the plurality of nanorods protrude on the upper surface by an ion etching process.

한편, 본 발명의 일 실시예에 있어서, PR이 복수의 나노로드 사이에 충진되어 있는 LED 구조 및 통상의 평면형 LED 구조 각각에 대한 EL 스펙트럼(electroluminescence spectrum)을 도 10a에 나타내었으며, 발색 특성을 보여주는 사진을 도 10b에 나타내었다. On the other hand, in one embodiment of the present invention, the EL spectrum (electroluminescence spectrum) for each of the LED structure and the conventional planar LED structure in which PR is filled between a plurality of nanorods is shown in Figure 10a, showing the color development characteristics The photo is shown in Figure 10b.

상기 도면에 나타낸 바와 같이, 나노로드 LED 구조의 EL 강도가 종래의 LED 구조에 비하여 상당히 향상되었으며, 청색 발광 특성을 나타냄을 알 수 있다. 또한, SOG 재료가 복수의 나노로드 사이에 충진되어 있는 LED 구조에 대한 EL 스펙트럼을 도 11에 나타내었다.As shown in the figure, it can be seen that the EL intensity of the nanorod LED structure is considerably improved compared to the conventional LED structure, and exhibits blue light emitting characteristics. In addition, the EL spectrum of the LED structure in which the SOG material is filled between the plurality of nanorods is shown in FIG. 11.

반면, 절연성 지지 영역(208)을 형성하지 않은 LED 구조의 경우, I-V 특성 평가 테스트 과정에서 전기적 단락(electrical short circuit) 현상이 발생되었다.On the other hand, in the case of the LED structure without forming the insulating support region 208, an electrical short circuit phenomenon occurred during the I-V characteristic evaluation test process.

도 2e는 나노로드 구조 상에 상부 투명성 전극(109)이 형성된 태양을 도시하는 도면이다.FIG. 2E illustrates an embodiment in which the upper transparent electrode 109 is formed on a nanorod structure.

본 발명에서 개별 나노로드(200)마다 독립적인 전극이 형성되는 것을 배제하는 것은 아니지만, 도시된 바와 같이, 상부 투명성 전극층(109)은 나노로드 구조의 상측 면, 즉 나노로드(200)의 제2 도전형 반도체 영역(204) 상에서 횡으로 연장 형성되도록 구성하는 것이 바람직하다. 그 결과, 복수의 나노로드의 제2 도전형 반도체 영역(204) 각각은 상부 투명성 전극층(109)과 전기적으로 연결될 것이다. 상기 투명성 전극의 두께(즉, 나노로드 상면과 전극 상면 간의 거리)는 전형적으로 약 100 내지 200㎚ 범위 내에서 사용하는 전극 재질을 고려하여 결정할 수 있다. 상기 전극 두께 범위는 예시적 의미로 이해되어야 하며, 최종 나노로드 LED가 적용되는 구체적인 기술 분야의 특성 등을 고려하여 변경될 수도 있다. Although the present invention does not exclude the formation of an independent electrode for each individual nanorod 200, as shown, the upper transparent electrode layer 109 is formed on the upper side of the nanorod structure, that is, the second side of the nanorod 200. Preferably, the conductive semiconductor region 204 is formed to extend laterally. As a result, each of the second conductive semiconductor regions 204 of the plurality of nanorods will be electrically connected to the upper transparent electrode layer 109. The thickness of the transparent electrode (ie, the distance between the top surface of the nanorods and the top surface of the electrode) may be determined in consideration of an electrode material that is typically used within a range of about 100 to 200 nm. The electrode thickness range should be understood in an exemplary sense, and may be changed in consideration of characteristics of the technical field to which the final nanorod LED is applied.

본 발명의 일 구체예에 따르면, 상기 투명성 전극 재질의 예는 투명 전도성 산화물(transparent conductive oxide; TCO)로서, 사용 가능한 금속의 종류는 In, Sn, Zn, Ga, Cd, Mg, Be, Ag, Mo, V, Cu, Ir, Rh, W, Co, Ni, Ti, Mn, La 등이며, 이들의 단독 또는 조합도 가능하다. 바람직하게는, 산화인듐주석(indium tin oxide), 산화인듐아연(indium zinc oxide), 산화갈륨아연(gallium zinc oxide), 산화알루미늄아연(aluminum zinc oxide) 또는 이들의 조합이다. 이외에도, 제2 도전형 반도체(204)가 p-형 GaN일 경우에는 백금(Pt), 팔라듐(Pd), 니켈/금(Ni/Au) 등과 같이 높은 일 함수를 갖는 금속을 오믹 접합을 위하여 사용할 수 있다.According to one embodiment of the present invention, an example of the transparent electrode material is a transparent conductive oxide (TCO), the type of metal that can be used is In, Sn, Zn, Ga, Cd, Mg, Be, Ag, Mo, V, Cu, Ir, Rh, W, Co, Ni, Ti, Mn, La, and the like, and these may be used alone or in combination. Preferably, it is indium tin oxide, indium zinc oxide, gallium zinc oxide, aluminum zinc oxide, or a combination thereof. In addition, when the second conductivity type semiconductor 204 is p-type GaN, a metal having a high work function such as platinum (Pt), palladium (Pd), nickel / gold (Ni / Au), or the like may be used for ohmic bonding. Can be.

상기 전극을 형성하는 방법이 특별히 제한되는 것은 아니며, 종래에 알려진 화학증착법(CVD), 스퍼터링법(sputtering), 반응성 증착법(reactive evaporation) 등을 이용할 수 있다. The method for forming the electrode is not particularly limited, and conventionally known chemical vapor deposition (CVD), sputtering, reactive evaporation and the like can be used.

본 발명의 다른 구체예에 따르면, 상기 투명성 전극의 재질로 고분자를 사용함으로써 최종 나노로드 LED에 보다 높은 유연성을 부여할 수 있다. 이러한 전도성 고분자(intrinsically conductive polymer)의 예로서, 폴리아닐린, 폴리벤지이미다졸, 폴리피롤, 폴리티오펜, 폴리(p-페닐렌비닐렌), 티오펜계 유도체(예를 들면, 에틸렌디옥시티오펜 등) 등을 들 수 있으며, 이들을 단독 또는 조합하여 사용할 수 있다. 바람직하게는 폴리(에틸렌 디옥시 티오펜):폴리(스티렌 설폰산)(PEDOT : PSS)을 들 수 있다. 경우에 따라서는 상기 전도성 고분자 물질의 전도성을 보다 향상시키기 위하여 첨가제 또는 도판트 성분을 적당량 혼합 또는 혼입할 수도 있다.According to another embodiment of the present invention, by using a polymer as a material of the transparent electrode can give a higher flexibility to the final nanorod LED. Examples of such intrinsically conductive polymers include polyaniline, polybenzimidazole, polypyrrole, polythiophene, poly (p-phenylenevinylene), thiophene derivatives (e.g., ethylenedioxythiophene, etc.) These etc. can be mentioned, These can be used individually or in combination. Preferably, poly (ethylene dioxy thiophene): poly (styrene sulfonic acid) (PEDOT: PSS) is mentioned. In some cases, an appropriate amount of an additive or a dopant component may be mixed or mixed in order to further improve the conductivity of the conductive polymer material.

상기 투명 고분자 전극은 전술한 딥 코팅, 스프레이 코팅, 스핀 코팅 등과 같은 당업계에서 알려진 코팅법을 통하여 형성할 수 있으며, 바람직하게는 스핀 코팅이 사용된다.The transparent polymer electrode may be formed through a coating method known in the art, such as dip coating, spray coating, spin coating, and the like, and preferably spin coating is used.

도 2f는 상부 투명성 전극층(109)이 형성된 나노로드 구조로부터 기판(101)이 제거된 태양을 도시하는 도면이다.FIG. 2F illustrates an embodiment in which the substrate 101 is removed from the nanorod structure in which the upper transparent electrode layer 109 is formed.

본 발명에 있어서, 상술한 바와 같이 상부 투명성 전극층(110)이 형성된 후에는 LED 웨이퍼 하부에 위치하는 기판(101)이 제거된다. 이를 위하여, 반도체 분야에서 알려진 층 분리 방법을 이용할 수 있는 바, 현재 널리 사용되는 사파이어 기판의 경우에는 전형적으로 레이저 리프트-오프(laser lift-off; LLO), 화학적 리프트-오프(chemical lift-off) 등의 방법을 이용할 수 있다. 이를 위하여, 제1 도전형 반도체의 일부가 박막 형태로 존재하는 것이 바람직한 바, 상기 도면에서는 제1 도전형 반도체층의 잔여층(102')이 그 기능을 담당한다. In the present invention, after the upper transparent electrode layer 110 is formed as described above, the substrate 101 positioned below the LED wafer is removed. To this end, layer separation methods known in the semiconductor art can be used, which are typically used for sapphire substrates that are currently widely used, such as laser lift-off (LLO) and chemical lift-off. And the like can be used. To this end, it is preferable that a part of the first conductivity type semiconductor is present in the form of a thin film. In the drawing, the remaining layer 102 'of the first conductivity type semiconductor layer plays a role.

레이저 리프트-오프 공정은 기판 쪽에서 엑시머 레이저(KrF, ArF 등)와 같은 고 에너지 자외선 파장을 조사(또는 스캐닝)함으로써 기판과 LED 구조를 분리하는 방식이다. 즉, 제1 도전형 반도체의 잔여층(102')은 레이저를 흡수하여 GaN→Ga+1/2N2의 반응으로 승화가 일어나는 반면, 기판은 레이저를 통과하기 때문에 기판의 분리가 유도되는 것이다. The laser lift-off process separates the substrate from the LED structure by irradiating (or scanning) high energy ultraviolet wavelengths such as excimer lasers (KrF, ArF, etc.) on the substrate side. That is, while the remaining layer 102 ′ of the first conductivity type semiconductor absorbs the laser and sublimes in response to GaN → Ga + 1 / 2N 2 , separation of the substrate is induced because the substrate passes through the laser.

한편, 화학적 리프트-오프 공정의 예로서, 옥살산(oxalic acid) 등의 용액에 시편을 침지한 후, 시편과 백금 상대 전극 간에 약 20 내지 80 볼트(V) 수준의 전압을 인가하여 상기 제1 도전형 반도체의 잔여층(102')과 기판(101)을 분리하는 방법을 들 수 있다. 상기 예시된 화학적 리프트-오프 공정은 APPLIED PHYSICS LETTERS Volume 94, 221907 (2009)에 상세히 언급되어 있으며, 상기 문헌은 본 발명의 참고문헌으로 포함된다. Meanwhile, as an example of a chemical lift-off process, after immersing a specimen in a solution such as oxalic acid, a voltage of about 20 to 80 volts (V) is applied between the specimen and the platinum counter electrode, thereby providing the first conductivity. And a method of separating the remaining layer 102 'and the substrate 101 of the semiconductor. The chemical lift-off process exemplified above is described in detail in APPLIED PHYSICS LETTERS Volume 94, 221907 (2009), which is incorporated herein by reference.

화학적 리프트-오프 공정의 또 다른 예로서는 전술한 LED 웨이퍼 제작 과정에서 기판 상에 ZnO 또는 CrN와 같은 물질을 버퍼층 또는 형판(template)으로 도입하는 방법이 있다. 상기 방법은 Applied Physics Letters Volume 90, 061907 (2007), Applied Physics Letters, Volume 94, 242108 (2009), 및 IEEE Photonics Technol. Lett. Vol. 20, 175 (2008)에 언급되어 있는 바, 상술한 문헌들은 본 발명의 참고문헌으로 포함된다. 상술한 ZnO 또는 CrN와 같은 물질은 습식으로 식각하기 용이한 특성을 갖는다. 따라서, 나노로드 구조를 형성한 다음, 습식 에칭함으로써 기판(101)을 분리할 수 있다. 경우에 따라서는 기판(101)과 잔여층(102')을 동시에 제거 또는 분리할 수도 있는데, 이 경우에는 기판의 분리 단계와 후속 잔여층 제거 단계를 일거에 수행할 수 있음을 의미한다.Another example of a chemical lift-off process is a method of introducing a material, such as ZnO or CrN, into a buffer layer or template on a substrate in the LED wafer fabrication process described above. The method is described in Applied Physics Letters Volume 90, 061907 (2007), Applied Physics Letters, Volume 94, 242108 (2009), and IEEE Photonics Technol. Lett. Vol. 20, 175 (2008), which is incorporated by reference herein. Materials such as ZnO or CrN described above have properties that are easy to wet etch. Thus, after forming the nanorod structure, the substrate 101 may be separated by wet etching. In some cases, the substrate 101 and the residual layer 102 ′ may be removed or separated at the same time, which means that the separation of the substrate and the subsequent residual layer removal step may be performed in one step.

한편, SiC 및 Si 기판을 사용하는 경우, 예를 들면 연마 혼합물(abrasive mixture)을 이용하여 랜덤하게 마찰시킴으로써 일정 두께로 조절하는 래핑(lapping) 가공을 수행한 다음, 산(인산, 황산, 불산 등)을 이용하여 습식 에칭함으로써 기판(101)을 분리할 수 있다.On the other hand, in the case of using SiC and Si substrates, for example, using a polishing mixture (abrasive mixture) to perform a lapping processing to adjust to a certain thickness by random friction, and then acid (phosphoric acid, sulfuric acid, hydrofluoric acid, etc.) ), The substrate 101 can be separated by wet etching.

도 2g는 기판(101) 분리 후 제1 도전형 반도체층의 잔여층(102')이 제거된 태양을 도시하는 도면이다. FIG. 2G illustrates an embodiment in which the remaining layer 102 ′ of the first conductivity type semiconductor layer is removed after the substrate 101 is separated.

본 발명의 바람직한 태양에 따르면, 제1 도전형 반도체로서 n-GaN을 사용하는 경우에는 하측에 N-면(N-face)이 위치하므로 산성(염산, 질산, 황산, 인산 등) 또는 염기성(수산화칼륨, 수산화나트륨 등) 용액을 이용한 습식 에칭 공정에 의하여 제1 도전형 반도체층의 잔여층(102')을 제거할 수 있다. 이와 같이, 경질의 층을 제거함으로써 나노로드 LED에 보다 향상된 유연성을 제공할 수 있는 것이다. 다만, 유연성이 덜 요구되는 분야로 적용할 경우에는 상기 제1 도전형 반도체층의 잔여층(102')을 제거하는 단계를 생략할 수 있다. 이 경우, 복수의 나노로드는 잔여층(102')과 일체화된 형태로 존재한다. According to a preferred aspect of the present invention, when n-GaN is used as the first conductivity type semiconductor, the N-face is located underneath, so that it is acidic (hydrochloric acid, nitric acid, sulfuric acid, phosphoric acid, etc.) or basic (hydroxyl). The remaining layer 102 ′ of the first conductivity-type semiconductor layer may be removed by a wet etching process using a potassium, sodium hydroxide, or the like solution. As such, removing the hard layer can provide more flexibility to the nanorod LED. However, when applied to a field requiring less flexibility, the step of removing the remaining layer 102 'of the first conductive semiconductor layer may be omitted. In this case, the plurality of nanorods are present in an integrated form with the residual layer 102 '.

도 2h는 하부 투명성 전극(110)이 형성된 태양을 도시하는 도면이다. 2H is a diagram illustrating an embodiment in which the lower transparent electrode 110 is formed.

상기 도면에서 하부 투명성 전극(110)은 상부 투명성 전극(109)과 동일한 물질을 사용하여 동일한 방식으로 잔여층(102')이 제거된 나노로드 구조의 하측 면에 형성될 수 있다. 특히, 유연성을 향상시키기 위하여는 고분자 전도성 물질로 구성하는 것이 바람직하다. 그 결과, 복수의 나노로드(200)의 제1 도전형 반도체 영역(202) 각각은 하부 투명성 전극층(110)과 전기적으로 연결된다. In the drawing, the lower transparent electrode 110 may be formed on the lower surface of the nanorod structure from which the residual layer 102 ′ is removed in the same manner using the same material as the upper transparent electrode 109. In particular, in order to improve flexibility, it is preferable to configure the polymer conductive material. As a result, each of the first conductive semiconductor regions 202 of the plurality of nanorods 200 is electrically connected to the lower transparent electrode layer 110.

만약, 제1 도전형 반도체층의 잔여층(102')을 제거하지 않은 태양의 경우, 하부 투명성 전극(110)은 상기 잔여층(102')의 하측 면에 형성된다. 이 경우, 최종 나노로드 LED에 있어서, 제1 도전형 반도체로 이루어진 층, 즉 잔여층(102')은 위로는 나노로드의 하측 면(즉, 제1 도전형 반도체 영역의 하측 면)과 연결(또는 일체화)되어 있는 한편, 아래로는 하부 투명성 전극(110)과 전기적으로 연결된 구조를 갖게 된다.In the case where the remaining layer 102 'of the first conductivity type semiconductor layer is not removed, the lower transparent electrode 110 is formed on the lower surface of the remaining layer 102'. In this case, in the final nanorod LED, the layer made of the first conductivity type semiconductor, that is, the remaining layer 102 ', is connected upwardly with the lower side of the nanorod (i.e., the lower side of the first conductivity type semiconductor region). Or integrated), while having a structure electrically connected to the lower transparent electrode 110 below.

이상에서 설명한 바와 같이, 본 발명에 따른 나노로드 LED의 제조방법은 한층 우수한 발광 특성을 나타냄과 동시에 나노로드를 제외한 나머지 구성층(즉, 전극, 절연성 지지 영역 등)을 고분자 재질로 구성하는 것을 가능하게 한다는 점에서 종래의 나노로드 LED가 갖는 적용 상의 한계를 극복할 수 있다. As described above, the manufacturing method of the nanorod LED according to the present invention exhibits excellent light emission characteristics and at the same time it is possible to configure the remaining component layers (that is, electrodes, insulating support region, etc.) except for the nanorod with a polymer material. In this regard, it is possible to overcome the application limitations of the conventional nanorod LED.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로, 본 발명의 구체적인 보호범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.All simple modifications and variations of the present invention fall within the scope of the present invention, and the specific scope of the present invention will be apparent from the appended claims.

1: 기판
2: n-형 반도체층
3: 활성층
4: p-형 반도체층
5: p-전극
6: n-전극
10: LED
100: LED 웨이퍼
101: 기판
102: 제1 도전형 반도체층
102': 잔여층
103: 활성층
104: 제2 도전형 반도체층
105: 중간층
106: 금속층
107: 금속 나노 도트
108: 절연성 지지 물질층
109: 상부 투명성 전극
110: 하부 투명성 전극
200: 나노로드
202: 제1 도전형 반도체 영역
203: 활성층 영역
204: 제2 도전형 반도체 영역
208: 절연성 지지 영역1: substrate
2: n-type semiconductor layer
3: active layer
4: p-type semiconductor layer
5: p-electrode
6: n-electrode
10: LED
100: LED wafer
101: substrate
102: first conductive semiconductor layer
102 ': residual layer
103: active layer
104: second conductivity type semiconductor layer
105: middle layer
106: metal layer
107: metal nano dots
108: layer of insulating support material
109: top transparency electrode
110: lower transparency electrode
200: nanorod
202: first conductivity type semiconductor region
203: active layer region
204: second conductivity type semiconductor region
208: insulating support area

Claims (24)

a) 기판 상에 순차적으로 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 LED 웨이퍼를 제공하는 단계;
b) 상기 LED 웨이퍼를 상기 제1 도전형 반도체층의 일부 두께까지 선택적 에칭 처리함으로써 복수의 나노로드가 구비된 나노로드 구조를 형성하는 단계;
c) 상기 나노로드 사이에 절연성 지지 영역을 형성하는 단계;
d) 상기 나노로드 구조의 상측 면에 상부 투명성 전극층을 형성하는 단계;
e) 상기 기판을 제거하는 단계; 및
f) 상기 기판이 제거된 나노로드 구조의 하측 면에 하부 투명성 전극층을 형성하는 단계;
를 포함하는 나노로드 LED의 제조방법.a) providing a LED wafer comprising a first conductive semiconductor layer, an active layer and a second conductive semiconductor layer sequentially on the substrate;
b) selectively etching the LED wafer to a partial thickness of the first conductive semiconductor layer to form a nanorod structure having a plurality of nanorods;
c) forming an insulating support region between the nanorods;
d) forming an upper transparent electrode layer on an upper side of the nanorod structure;
e) removing the substrate; And
f) forming a lower transparent electrode layer on a lower side of the nanorod structure from which the substrate is removed;
Nanorod LED manufacturing method comprising a. a) 기판 상에 순차적으로 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 LED 웨이퍼를 제공하는 단계;
b) 상기 LED 웨이퍼를 상기 제1 도전형 반도체층의 일부 두께까지 선택적 에칭 처리함으로써 복수의 나노로드가 구비된 나노로드 구조를 형성하는 단계;
c) 상기 나노로드 사이에 절연성 지지 영역을 형성하는 단계;
d) 상기 나노로드 구조의 상측 면에 상부 투명성 전극층을 형성하는 단계; 및
e) 상기 기판을 제거하는 단계;
f) 상기 b) 단계에서 제거되지 않은 잔여 두께의 제1 도전형 반도체층을 제거하는 단계; 및
g) 상기 잔여 두께의 제1 도전형 반도체층이 제거된 나노로드 구조의 하측 면에 하부 투명성 전극층을 형성하는 단계;
를 포함하는 나노로드 LED의 제조방법.a) providing a LED wafer comprising a first conductive semiconductor layer, an active layer and a second conductive semiconductor layer sequentially on the substrate;
b) selectively etching the LED wafer to a partial thickness of the first conductive semiconductor layer to form a nanorod structure having a plurality of nanorods;
c) forming an insulating support region between the nanorods;
d) forming an upper transparent electrode layer on an upper side of the nanorod structure; And
e) removing the substrate;
f) removing the first conductive semiconductor layer of the remaining thickness not removed in step b); And
g) forming a lower transparent electrode layer on a lower surface of the nanorod structure from which the first conductive semiconductor layer of the remaining thickness is removed;
Nanorod LED manufacturing method comprising a. 제1항 또는 제2항에 있어서, 상기 나노로드는 GaN, AlN, InP, InS, GaAs, CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, AlxGa1-xN, InxGa1-xN, InxGa1-xAs, ZnxCd1-xS 및 이들의 조합으로 이루어지는 군으로부터 선택되는 반도체의 p-n 접속을 포함하며, 상기에서 0<x<1인 것을 특징으로 하는 나노로드 LED의 제조방법.The method according to claim 1 or 2, wherein the nanorods are GaN, AlN, InP, InS, GaAs, CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, Al x Ga 1-x N, In x Ga 1 pn connections of a semiconductor selected from the group consisting of -x N, In x Ga 1-x As, Zn x Cd 1-x S, and combinations thereof, wherein the nanostructures are 0 <x <1 Manufacturing method of the load LED. 제1항 또는 제2항에 있어서, 상기 나노로드의 폭이 10 내지 500㎚ 범위인 것을 특징으로 하는 나노로드 LED의 제조방법.The method of claim 1 or 2, wherein the width of the nanorods is in the range of 10 to 500nm. 제1항 또는 제2항에 있어서, 상기 제1 도전형 반도체는 n-형 반도체이고, 상기 제2 도전형 반도체는 p-형 반도체인 것을 특징으로 하는 나노로드 LED의 제조방법.The method of claim 1 or 2, wherein the first conductivity type semiconductor is an n-type semiconductor, and the second conductivity type semiconductor is a p-type semiconductor. 제1항 또는 제2항에 있어서, 상기 기판은 사파이어, SiC, MgAl2O4 MgO, LiAlO2 또는 LiGaO2 재질인 것을 특징으로 하는 나노로드 LED의 제조방법.The method of claim 1 or 2, wherein the substrate is made of sapphire, SiC, MgAl 2 O 4 MgO, LiAlO 2 or LiGaO 2 material. 제1항 또는 제2항에 있어서, 상기 b) 단계는,
전자빔 리소그래피, 집속이온빔 리소그래피, 나노 임프린트법, SiO2 나노 파티클을 이용한 마스크 형성법, 또는 자기 응집성 금속 마스크법에 의하여 마스크를 패턴화한 다음,
반응성 이온 에칭법, 유도 결합 플라즈마 반응성 이온 에칭 또는 화학적 이온 빔 에칭에 의하여 수행되는 것을 특징으로 하는 나노로드 LED의 제조방법.The method of claim 1 or 2, wherein b) comprises:
The mask is patterned by electron beam lithography, focused ion beam lithography, nanoimprint, mask formation using SiO 2 nanoparticles, or self-cohesive metal masking,
A method of manufacturing a nanorod LED, characterized in that it is carried out by reactive ion etching, inductively coupled plasma reactive ion etching or chemical ion beam etching. 제7항에 있어서, 상기 마스크 패턴화 방법은,
상기 제2 도전형 반도체층 상에 중간층 및 금속층을 순차 형성하는 단계; 및
어닐링에 의하여 상기 금속층으로부터 상기 중간층 상에 분포되는 복수의 금속 나노 도트를 형성하는 단계;
를 포함하는 것을 특징으로 하는 나노로드 LED의 제조방법.The method of claim 7, wherein the mask patterning method,
Sequentially forming an intermediate layer and a metal layer on the second conductive semiconductor layer; And
Forming a plurality of metal nano dots distributed on the intermediate layer from the metal layer by annealing;
Nanorod LED manufacturing method comprising a. 제8항에 있어서, 상기 중간층 및 금속층의 두께는 각각 10 내지 1,000㎚ 및 5 내지 100㎚ 범위인 것을 특징으로 하는 나노로드 LED의 제조방법.The method of claim 8, wherein the thicknesses of the intermediate layer and the metal layer are in the range of 10 to 1,000 nm and 5 to 100 nm, respectively. 제8항에 있어서, 상기 복수의 금속 나노 도트가 분포된 중간층은 리프트-오프 방식에 의하여 제거되는 것을 특징으로 하는 나노로드 LED의 제조방법.The method of claim 8, wherein the intermediate layer in which the plurality of metal nano dots are distributed is removed by a lift-off method. 제1항 또는 제2항에 있어서, 상기 b) 단계 중 선택적 에칭 처리되지 않은 제1 도전형 반도체층의 두께는 100 내지 9,500 ㎚ 범위인 것을 특징으로 하는 나노로드 LED의 제조방법.The method of claim 1 or 2, wherein the thickness of the first conductive semiconductor layer that is not selectively etched during the step b) is in a range of 100 to 9,500 nm. 제1항 또는 제2항에 있어서, 상기 절연성 지지 영역은 폴리메틸메타크릴레이트(PMMA), 폴리디메틸실록산(PDMS), 폴리스티렌(PS), 실리콘 수지, 또는 이들의 조합으로 형성된 것을 특징으로 하는 나노로드 LED의 제조방법. The nano-structure of claim 1 or 2, wherein the insulating support region is formed of polymethyl methacrylate (PMMA), polydimethylsiloxane (PDMS), polystyrene (PS), silicone resin, or a combination thereof. Manufacturing method of the load LED. 제1항 또는 제2항에 있어서, 상기 상부 투명성 전극 및 상기 하부 투명성 전극은 투명 전도성 산화물(TCO)로 형성되는 것을 특징으로 하는 나노로드 LED의 제조방법.The method of claim 1 or 2, wherein the upper transparent electrode and the lower transparent electrode are formed of a transparent conductive oxide (TCO). 제13항에 있어서, 상기 투명 전도성 산화물은 산화인듐주석, 산화인듐아연, 산화갈륨아연, 산화알루미늄아연 또는 이들의 조합인 것을 특징으로 하는 나노로드 LED의 제조방법. The method of claim 13, wherein the transparent conductive oxide is indium tin oxide, indium zinc oxide, gallium zinc oxide, aluminum zinc oxide, or a combination thereof. 제1항 또는 제2항에 있어서, 상기 상부 투명성 전극 및 상기 하부 투명성 전극은 투명 전도성 고분자로 형성된 것을 특징으로 하는 나노로드 LED의 제조방법.The method of claim 1 or 2, wherein the upper transparent electrode and the lower transparent electrode are formed of a transparent conductive polymer. 제15항에 있어서, 상기 투명 전도성 고분자는 폴리아닐린, 폴리벤지이미다졸, 폴리피롤, 폴리티오펜, 폴리(p-페닐렌비닐렌), 티오펜계 유도체 또는 이들의 조합인 것을 특징으로 하는 나노로드 LED의 제조방법.The nanorod LED according to claim 15, wherein the transparent conductive polymer is polyaniline, polybenzimidazole, polypyrrole, polythiophene, poly (p-phenylenevinylene), thiophene-based derivative, or a combination thereof. Manufacturing method. 제6항에 있어서, 상기 기판이 사파이어 기판인 경우, 상기 e) 단계는 레이저 리프트-오프 또는 화학적 리프트-오프에 의하여 수행되는 것을 특징으로 하는 나노로드 LED의 제조방법.The method of claim 6, wherein when the substrate is a sapphire substrate, step e) is performed by laser lift-off or chemical lift-off. 제6항에 있어서, 상기 기판이 SiC 및 Si 기판인 경우, 상기 e) 단계는 래핑 가공 후 습식 에칭에 의하여 수행되는 것을 특징으로 하는 나노로드 LED의 제조방법.The method of claim 6, wherein when the substrates are SiC and Si substrates, the step e) is performed by wet etching after lapping. 상부 투명성 전극층;
하부 투명성 전극층;
상호 이격되어 배열되고, 아래로부터 순차적으로 제1 도전형 반도체 영역, 활성층 영역 및 제2 도전형 반도체 영역을 포함하는 복수의 나노로드가 구비된 나노로드 구조; 및
상기 나노로드 사이에 형성된 절연성 지지 영역;
을 포함하며,
상기 나노로드 구조는 상기 상부 투명성 전극층과 상기 하부 투명성 전극층의 사이에 위치하는 나노로드 LED.An upper transparent electrode layer;
A bottom transparent electrode layer;
A nanorod structure having a plurality of nanorods arranged to be spaced apart from each other and sequentially including a first conductive semiconductor region, an active layer region, and a second conductive semiconductor region; And
An insulating support region formed between the nanorods;
Including;
The nanorod structure is nanorod LED positioned between the upper transparent electrode layer and the lower transparent electrode layer. 상부 투명성 전극층;
하부 투명성 전극층;
상호 이격되어 배열되고, 아래로부터 순차적으로 제1 도전형 반도체 영역, 활성층 영역 및 제2 도전형 반도체 영역을 포함하는 복수의 나노로드가 구비되며, 상기 나노로드의 하측 면이 제1 도전형 반도체로 이루어진 층과 연결되는 나노로드 구조; 및
상기 나노로드 사이에 형성된 절연성 지지 영역;
을 포함하며,
상기 나노로드 구조는 상기 상부 투명성 전극층과 상기 하부 투명성 전극층의 사이에 위치하는 나노로드 LED.An upper transparent electrode layer;
A bottom transparent electrode layer;
A plurality of nanorods, which are arranged spaced apart from each other and sequentially include a first conductive semiconductor region, an active layer region, and a second conductive semiconductor region, have a lower side of the nanorod as a first conductive semiconductor. A nanorod structure connected with the formed layer; And
An insulating support region formed between the nanorods;
Including;
The nanorod structure is nanorod LED positioned between the upper transparent electrode layer and the lower transparent electrode layer. 제19항 또는 제20항에 있어서, 상기 절연성 지지 영역은 폴리메틸메타크릴레이트(PMMA), 폴리디메틸실록산(PDMS), 폴리스티렌(PS), 실리콘 수지 또는 이들의 조합으로 형성되고,
상기 상부 투명성 전극층 및 상기 하부 투명성 전극층은 투명 전도성 고분자로 형성된 것을 특징으로 하는 나노로드 LED.The method of claim 19 or 20, wherein the insulating support region is formed of polymethyl methacrylate (PMMA), polydimethylsiloxane (PDMS), polystyrene (PS), silicone resin or a combination thereof,
And the upper transparent electrode layer and the lower transparent electrode layer are formed of a transparent conductive polymer. 제20항에 있어서, 상기 제1 도전형 반도체로 이루어진 층의 두께는 100 내지 9,500㎚ 범위인 것을 특징으로 하는 나노로드 LED.21. The nanorod LED of claim 20, wherein the layer of the first conductivity type semiconductor has a thickness in the range of 100 to 9,500 nm. 제19항에 있어서, 상기 하부 투명성 전극층은 상기 제1 도전형 반도체 영역과 전기적으로 연결되는 한편, 상기 상부 투명성 전극층은 상기 제2 도전형 반도체 영역과 전기적으로 연결되는 것을 특징으로 하는 나노로드 LED.The nanorod LED of claim 19, wherein the lower transparent electrode layer is electrically connected to the first conductive semiconductor region, while the upper transparent electrode layer is electrically connected to the second conductive semiconductor region. 제20항에 있어서, 상기 하부 투명성 전극층은 상기 제1 도전형 반도체로 이루어진 층과 전기적으로 연결되는 한편, 상기 상부 투명성 전극층은 상기 제2 도전형 반도체 영역과 전기적으로 연결되는 것을 특징으로 하는 나노로드 LED.The nanorod of claim 20, wherein the lower transparent electrode layer is electrically connected to a layer made of the first conductive semiconductor, and the upper transparent electrode layer is electrically connected to the second conductive semiconductor region. LED.
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