KR20110026409A - Solid-state image pickup device - Google Patents

Solid-state image pickup device Download PDF

Info

Publication number
KR20110026409A
KR20110026409A KR1020107017324A KR20107017324A KR20110026409A KR 20110026409 A KR20110026409 A KR 20110026409A KR 1020107017324 A KR1020107017324 A KR 1020107017324A KR 20107017324 A KR20107017324 A KR 20107017324A KR 20110026409 A KR20110026409 A KR 20110026409A
Authority
KR
South Korea
Prior art keywords
column
pixel array
output
columns
pixel
Prior art date
Application number
KR1020107017324A
Other languages
Korean (ko)
Other versions
KR101552367B1 (en
Inventor
하루미치 모리
류지 규시마
가즈키 후지타
Original Assignee
하마마츠 포토닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 하마마츠 포토닉스 가부시키가이샤 filed Critical 하마마츠 포토닉스 가부시키가이샤
Publication of KR20110026409A publication Critical patent/KR20110026409A/en
Application granted granted Critical
Publication of KR101552367B1 publication Critical patent/KR101552367B1/en

Links

Images

Classifications

    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B6/00—Apparatus or devices for radiation diagnosis; Apparatus or devices for radiation diagnosis combined with radiation therapy equipment
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B6/00—Apparatus or devices for radiation diagnosis; Apparatus or devices for radiation diagnosis combined with radiation therapy equipment
    • A61B6/06—Diaphragms
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/701—Line sensors
    • H04N25/7013—Line sensors using abutted sensors forming a long line
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B6/00—Apparatus or devices for radiation diagnosis; Apparatus or devices for radiation diagnosis combined with radiation therapy equipment
    • A61B6/42—Arrangements for detecting radiation specially adapted for radiation diagnosis
    • A61B6/4208—Arrangements for detecting radiation specially adapted for radiation diagnosis characterised by using a particular type of detector
    • A61B6/4233—Arrangements for detecting radiation specially adapted for radiation diagnosis characterised by using a particular type of detector using matrix detectors
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B6/00—Apparatus or devices for radiation diagnosis; Apparatus or devices for radiation diagnosis combined with radiation therapy equipment
    • A61B6/50—Apparatus or devices for radiation diagnosis; Apparatus or devices for radiation diagnosis combined with radiation therapy equipment specially adapted for specific body parts; specially adapted for specific clinical applications
    • A61B6/51—Apparatus or devices for radiation diagnosis; Apparatus or devices for radiation diagnosis combined with radiation therapy equipment specially adapted for specific body parts; specially adapted for specific clinical applications for dentistry
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01T—MEASUREMENT OF NUCLEAR OR X-RADIATION
    • G01T1/00—Measuring X-radiation, gamma radiation, corpuscular radiation, or cosmic radiation
    • G01T1/16—Measuring radiation intensity
    • G01T1/20—Measuring radiation intensity with scintillation detectors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01T—MEASUREMENT OF NUCLEAR OR X-RADIATION
    • G01T1/00—Measuring X-radiation, gamma radiation, corpuscular radiation, or cosmic radiation
    • G01T1/16—Measuring radiation intensity
    • G01T1/20—Measuring radiation intensity with scintillation detectors
    • G01T1/2018—Scintillation-photodiode combinations
    • G01T1/20182—Modular detectors, e.g. tiled scintillators or tiled photodiodes
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01T—MEASUREMENT OF NUCLEAR OR X-RADIATION
    • G01T1/00—Measuring X-radiation, gamma radiation, corpuscular radiation, or cosmic radiation
    • G01T1/16—Measuring radiation intensity
    • G01T1/20—Measuring radiation intensity with scintillation detectors
    • G01T1/2018—Scintillation-photodiode combinations
    • G01T1/20184—Detector read-out circuitry, e.g. for clearing of traps, compensating for traps or compensating for direct hits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01T—MEASUREMENT OF NUCLEAR OR X-RADIATION
    • G01T1/00—Measuring X-radiation, gamma radiation, corpuscular radiation, or cosmic radiation
    • G01T1/16—Measuring radiation intensity
    • G01T1/20—Measuring radiation intensity with scintillation detectors
    • G01T1/2018—Scintillation-photodiode combinations
    • G01T1/20188—Auxiliary details, e.g. casings or cooling
    • G01T1/2019—Shielding against direct hits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14658—X-ray, gamma-ray or corpuscular radiation imagers
    • H01L27/14663—Indirect radiation imagers, e.g. using luminescent members
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/30—Cameras or camera modules comprising electronic image sensors; Control thereof for generating image signals from X-rays
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/768—Addressed sensors, e.g. MOS or CMOS sensors for time delay and integration [TDI]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/30—Transforming light or analogous information into electric information
    • H04N5/32—Transforming X-rays
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/30—Transforming light or analogous information into electric information
    • H04N5/32—Transforming X-rays
    • H04N5/321—Transforming X-rays with video transmission of fluoroscopic images

Landscapes

  • Health & Medical Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Molecular Biology (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Medical Informatics (AREA)
  • General Physics & Mathematics (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Veterinary Medicine (AREA)
  • Animal Behavior & Ethology (AREA)
  • Biophysics (AREA)
  • Public Health (AREA)
  • General Health & Medical Sciences (AREA)
  • Nuclear Medicine, Radiotherapy & Molecular Imaging (AREA)
  • Optics & Photonics (AREA)
  • Pathology (AREA)
  • Radiology & Medical Imaging (AREA)
  • Biomedical Technology (AREA)
  • Heart & Thoracic Surgery (AREA)
  • Surgery (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Mathematical Physics (AREA)
  • Dentistry (AREA)
  • Oral & Maxillofacial Surgery (AREA)
  • Apparatus For Radiation Diagnosis (AREA)
  • Measurement Of Radiation (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Light Receiving Elements (AREA)

Abstract

고체 촬상 장치(1)는 화소가 M행 NA열에 배열되어 이루어지는 화소 배열(10A)을 가지는 반도체 기판(3A)와, 화소가 M행 NB열에 배열되어 이루어지고, 그 제1열이 화소 배열(10A)의 제NA열을 따라 배치된 화소 배열(10B)을 가지는 반도체 기판(3B)과, 신호 출력부(20)를 구비한다. 신호 출력부(20)는 화소 배열(10A)의 제1열로부터 제n열(2

Figure pct00012
n
Figure pct00013
NA)까지의 각 열에 대응하는 디지털값을, 제n열로부터 제1열까지 순차로 출력함과 아울러, 이 출력과 병행하여, 화소 배열(10A)의 제(n+1)열로부터 화소 배열(10B)의 제NB열까지의 각 열에 대응하는 디지털값을, 화소 배열(10A)의 제1열 내지 제n열과는 반대인 순서로 순차 출력한다. 이로 인해, 2매의 기판 상에 형성된 각 화소 배열이 행 방향에 타일링된 구성을 구비하는 고체 촬상 장치에 있어서, 1 프레임의 촬상에 필요한 시간이 단축된다.The solid-state imaging device 1 comprises a semiconductor substrate 3A having a pixel array 10A in which pixels are arranged in M rows and NA columns, and pixels arranged in M rows and NB columns, and the first column is the pixel array 10A. A semiconductor substrate 3B having a pixel array 10B arranged along the NA column, and a signal output unit 20. The signal output unit 20 has the nth column (2) from the first column of the pixel array 10A.
Figure pct00012
n
Figure pct00013
The digital values corresponding to each column up to NA) are sequentially output from the nth column to the first column, and in parallel with this output, the pixel array (from the (n + 1) th column of the pixel array 10A) is output. The digital values corresponding to the columns up to the NB column of 10B) are sequentially output in the order opposite to the first to nth columns of the pixel array 10A. For this reason, in the solid-state imaging device having a configuration in which each pixel array formed on two substrates is tiled in the row direction, the time required for imaging of one frame is shortened.

Figure P1020107017324
Figure P1020107017324

Description

고체 촬상 장치{SOLID-STATE IMAGE PICKUP DEVICE}Solid-state imaging device {SOLID-STATE IMAGE PICKUP DEVICE}

본 발명은 입사한 X선상(線像)에 따른 화상 데이터를 생성하는 고체 촬상 장치에 관한 것이다. This invention relates to the solid-state imaging device which produces | generates the image data according to the incident X-ray image.

X선 촬영 기술에 있어서, 최근, X선 감광 필름 대신에, 고체 촬상 소자를 사용한 X선 촬상 시스템이 광범위하게 사용되어 왔다. 이러한 X선 촬상 시스템은 X선 감광 필름과 같이 현상할 필요가 없고, 실시간으로 X선 화상을 확인할 수 있는 등 편리성이 높고, 데이터의 보존성이나 취급의 용이성 면에서도 우위인 점을 갖는다. 예를 들어 치과의 진단에 있어서 X선 촬영에서도, 파노라마, 세팔로(cephalo), CT라고 하는 각종 촬상 모드에서 이와 같은 X선 촬상 시스템이 보급되고 있다. 일례로서, 특허 문헌 1에 개시된 치과용 X선 촬영 장치는 X선원으로부터 출력되어 피사체를 투과한 X선을, CCD 방식을 구비하는 X선 검출 소자에 의해 촬상한다.In the X-ray imaging technique, in recent years, an X-ray imaging system using a solid-state imaging device has been widely used instead of the X-ray photosensitive film. Such an X-ray imaging system does not need to be developed like an X-ray photosensitive film, has high convenience such as checking an X-ray image in real time, and has advantages in terms of data storage and ease of handling. For example, even in X-ray imaging in the diagnosis of dentistry, such X-ray imaging systems are becoming popular in various imaging modes such as panorama, cephalo, and CT. As an example, the dental X-ray imaging apparatus disclosed in Patent Document 1 images an X-ray output from an X-ray source and transmitted through a subject by an X-ray detection element having a CCD system.

또, 이와 같은 X선 촬상 시스템에 사용되는 고체 촬상 장치로서는 CMOS 기술을 사용한 것이 알려져 있고, 그 중에서도 패시브 픽셀 센서(PPS: Passive Pixel Sensor) 방식의 것이 알려져 있다. PPS 방식의 고체 촬상 장치는 입사광 강도에 따른 양(量)의 전하를 발생하는 포토다이오드를 포함하는 PPS형의 화소가 M행 N열에 2차원 배열된 화소 배열을 구비하고, 각 화소에 있어서 광 입사에 따라 포토다이오드에서 발생한 전하를 적분 회로에 있어서 전압값으로 변환하고, 다시 이 전압값을 디지털값으로 변환하여 출력하는 것이다.Moreover, as a solid-state imaging device used for such an X-ray imaging system, what used the CMOS technology is known, and the thing of the passive pixel sensor (PPS: Passive Pixel Sensor) system is known especially. A PPS type solid-state imaging device includes a pixel array in which PPS-type pixels including photodiodes that generate positive charges according to incident light intensity are two-dimensionally arranged in M rows and N columns, and light incident on each pixel. According to this, the charge generated in the photodiode is converted into a voltage value in the integrating circuit, and the voltage value is converted into a digital value and then output.

일반적으로, 각 열의 M개의 화소 각각의 출력단은 그 열에 대응하여 마련되어 있는 독출용 배선을 통해, 그 열에 대응하여 마련되어 있는 적분 회로의 입력단과 접속되어 있다. 그리고 각 화소의 포토다이오드에서 발생한 전하는 제1행으로부터 제M행까지 순차로 행마다, 당해 열에 대응하는 독출용 배선을 통해 적분 회로에 입력되고, 그 적분 회로로부터 전하량에 따른 전압값이 제1열로부터 제N열까지 순차로 아날로그/디지털 변환기에 입력된다. In general, the output end of each of the M pixels in each column is connected to the input end of the integrating circuit provided in correspondence with the column through the readout wiring corresponding to the column. The electric charges generated in the photodiodes of each pixel are sequentially inputted to the integrating circuit through the readout wiring corresponding to the corresponding column from the first row to the M-th row, and the voltage value corresponding to the amount of charges from the integrating circuit is obtained in the first column. To the Nth column are sequentially input to the analog-to-digital converter.

선행 기술 문헌Prior art literature

특허 문헌Patent Literature

특허 문헌 1: 일본 특개 2004-208754호 공보Patent Document 1: Japanese Patent Application Laid-Open No. 2004-208754

상술한 X선 촬상 시스템에 있어서, 고체 촬상 장치의 화소 배열에 요구되는 크기는 그 촬상 용도에 따라 다양하지만, 예를 들어 치과의 진단에 있어서 X선 촬영에서는 세팔로 촬영에 있어서 화소 배열의 긴 방향의 폭이 22cm 이상이라고 한 장척(長尺)의 고체 촬상 장치가 요구된다. 이와 같은 장척의 고체 촬상 장치가 요구되면, 그 고체 촬상 장치의 생산에 사용되는 반도체 웨이퍼의 직경에 의해서는 단일의 기판 상에 당해 고체 촬상 장치를 제작하는 것이 곤란한 경우가 있다. 이와 같은 경우, 고체 촬상 장치에 요구되는 치수보다 짧은 2매의 기판을 장척 방향에 늘어놓고, 각각의 화소 배열을 합쳐서 하나의 고체 촬상 장치로서 사용(이른바 타일링(tiling))함으로써, 요구 치수를 만족시킬 수 있다.In the above-described X-ray imaging system, the size required for the pixel array of the solid-state imaging device varies depending on the imaging purpose. For example, in the dental diagnosis, in the X-ray imaging, the longitudinal direction of the pixel array in cephalograph imaging is used. A long solid-state imaging device having a width of 22 cm or more is required. When such a long solid-state imaging device is required, it may be difficult to produce the solid-state imaging device on a single substrate depending on the diameter of the semiconductor wafer used for the production of the solid-state imaging device. In such a case, the required dimensions are satisfied by arranging two substrates shorter than the dimensions required for the solid-state imaging device in the long direction, and combining the respective pixel arrays as one solid-state imaging device (so-called tiling). You can.

그렇지만 기판의 단부와, 이 기판 상에 제작되는 화소 배열의 단부와의 사이의 틈새를 없애는 것은 제조 상 곤란하므로, 2매의 기판을 늘어놓고 사용하는 경우, 이 화소 배열끼리의 경계 부분(이음매)에는 X선상이 촬상되지 않는 영역(데드 에어리어)이 생기고 만다. 촬상 용도에 따라서는 이와 같은 데드 에어리어의 위치에 제한이 있는 경우가 있다. 예를 들어 치과의 세팔로 촬영에 있어서는 고체 촬상 장치의 장척 방향을 상하 방향(연직(鉛直) 방향)과 일치시킨 상태에서 고체 촬상 장치를 횡 방향(수평 방향)으로 이동시키면서 촬상을 행하지만, X선상의 중심 부근에 턱관절이 존재하기 때문에, 타일링된 화소 배열 전체의 중심 부근에 데드 에어리어가 존재하면, 진단 상 중요한 부분의 화상 데이터가 결손할 우려가 있다. 따라서, 이와 같은 경우에는 2매의 기판에 있어서 화소 배열 각각의 장척 방향의 폭을 서로 다르게 함으로써, 데드 에어리어의 위치를 중심 부근으로부터 벗어나도록 하는 것이 필요하게 된다.However, it is difficult to eliminate the gap between the end of the substrate and the end of the pixel array fabricated on the substrate. Therefore, when two substrates are arranged side by side, the boundary portion (seam) between the pixel arrays is used. An area (dead area) where no X-ray image is captured occurs. Depending on the imaging application, there may be a limit on the position of such a dead area. For example, in dental cephaloscopic imaging, imaging is performed while the solid-state imaging device is moved in the lateral direction (horizontal direction) in a state where the long direction of the solid-state imaging device coincides with the vertical direction (vertical direction). Since the jaw joint is present near the center of the line, if a dead area exists near the center of the entire tiled pixel array, there is a fear that image data of an important part for diagnosis may be missing. Therefore, in such a case, it is necessary to deviate the position of the dead area from the vicinity of the center by making the width | variety of the elongate direction of each pixel array different in two board | substrates.

여기서, 상술한 PPS 방식의 고체 촬상 장치를 구성하는 2매의 기판을 각 화소 배열의 행 방향에 병치(竝置)한 경우, 각 기판의 화소 배열의 장척 방향의 폭이 서로 다르면, 각 기판의 화소 배열의 열수가 서로 다르게 되어, 다음의 문제가 생긴다. 즉, PPS 방식의 고체 촬상 장치에서는 각 화소의 포토다이오드에서 발생한 전하가 각 열마다 전압값으로 변환되고, 다시 디지털값으로 변환되지만, 그 디지털값을 2매의 기판으로부터 병행하여 출력하면, 모든 열의 디지털값을 출력이 종료되기까지 필요한 시간이 각 기판에서 다르며, 열수가 많은 쪽의 기판으로부터 디지털값을 출력이 종료되기까지의 동안, 열수가 적은 쪽의 기판은 대기 상태로 되지 않을 수 없고, 1 프레임의 촬상에 필요한 시간이 길어지고 만다.Here, in the case where two substrates constituting the above-mentioned solid state imaging device of the PPS system are juxtaposed in the row direction of each pixel array, the widths of the long array directions of the pixel arrays of the respective substrates are different from each other. The number of columns of the pixel array is different, which causes the following problem. That is, in the PPS type solid-state imaging device, the charge generated in the photodiode of each pixel is converted into a voltage value for each column and converted into a digital value again. However, when the digital values are output in parallel from two substrates, The time required until the output of the digital value ends is different for each board, and the board having the less heat cannot be in the standby state while the output of the digital value is finished from the board having the higher number of heat. The time required for image pickup of a frame becomes long.

본 발명은 상기 문제점을 해소하기 위해 이루어진 것으로, 2매의 기판 상에 형성된 각 화소 배열이 행 방향에 타일링된 구성을 구비하는 고체 촬상 장치에 있어서, 1 프레임의 촬상에 필요한 시간을 단축시키는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and has a purpose of shortening the time required for imaging of one frame in a solid-state imaging device having a configuration in which each pixel array formed on two substrates is tiled in a row direction. It is done.

본 발명에 관한 고체 촬상 장치는, 입사한 X선상에 따라 화상 데이터를 생성하는 고체 촬상 장치로서, 포트다이오드를 각각 포함하는 M×NA개(M 및 NA는 2 이상의 정수)의 화소가 M행 NA열에 2차원 배열되어 이루어지는 제1 화소 배열을 가지는 제1 기판과; 포트다이오드를 각각 포함하는 M×NB개(NB는 NA보다 작은 2 이상의 정수)의 화소가 M행 NB열에 2차원 배열되어 이루어지고, 그 제1열이 제1 화소 배열의 제NA열을 따라 배치된 제2 화소 배열을 가지는 제2 기판과; 제1 및 제2 화소 배열의 각 열마다 배치되고, 대응하는 열의 화소에 포함되는 포트다이오드와 독출용 스위치를 통해 접속된 (NA+NB)개의 독출용 배선과; 독출용 배선을 경유하여 입력된 전하의 양에 따른 전압값을 홀딩하고, 그 홀딩한 전압값을 하나 또는 복수의 아날로그/디지털 변환기에 의해 디지털값으로 변환하여 출력하는 신호 출력부와; 입사한 X선에 따라 신틸레이션 광을 발생하여 X선상을 광상(光像)으로 변환하고, 이 광상을 제1 및 제2 화소 배열에 출력하는 신틸레이터를 구비하고, 제1 화소 배열의 제1열을 포함하는 하나 또는 복수의 연속된 열, 및 제2 화소 배열의 제NB열을 포함하는 하나 또는 복수의 연속된 열이, 입사 X선으로부터 차폐(遮蔽)된 불감(不感)영역으로 되어 있고, 신호 출력부는 제1 화소 배열의 제1열로부터 제n열(2

Figure pct00001
n
Figure pct00002
NA)까지의 각 열에 대응하는 디지털값을, 제1열로부터 개시되어 제n열까지, 또는 제n열로부터 개시되어 제1열까지 순차로 출력함과 아울러, 이 출력과 병행하여, 제1 화소 배열의 제(n+1)열로부터, 제NA열 및 제2 화소 배열의 제1열을 경유하여 제NB열까지의 각 열에 대응하는 디지털값을, 제1 화소 배열의 제1열 내지 제n열과는 반대인 순서로 순차 출력하는 것을 특징으로 한다.A solid-state imaging device according to the present invention is a solid-state imaging device that generates image data according to an incident X-ray image, in which M x NA pixels (M and NA are integers of 2 or more) each containing a port diode are M rows NA. A first substrate having a first pixel array arranged two-dimensionally in a column; M × NB pixels each including a port diode (NB is an integer of 2 or more smaller than NA) are arranged in two-dimensional arrays in M rows and NB columns, and the first column is arranged along the NA column of the first pixel array. A second substrate having a second pixel array; (NA + NB) readout wiring lines arranged for each column of the first and second pixel arrays and connected to the port diodes included in the pixels of the corresponding column through a readout switch; A signal output unit which holds a voltage value corresponding to the amount of charge input via the readout wiring, and converts the held voltage value into a digital value by one or a plurality of analog / digital converters and outputs the digital value; A scintillator which generates scintillation light according to the incident X-rays and converts the X-ray image into an optical image, and outputs the optical image to the first and second pixel arrays, the first column of the first pixel array One or a plurality of consecutive columns containing a, and one or a plurality of continuous columns including a NB column of a second pixel array are non-sensitive areas shielded from incident X-rays, The signal output unit may include the nth column (2) from the first column of the first pixel array.
Figure pct00001
n
Figure pct00002
Outputs a digital value corresponding to each column up to NA) from the first column to the nth column, or sequentially from the nth column to the first column, and in parallel with this output, the first pixel The digital values corresponding to each column from the (n + 1) th column of the array to the NBth column via the NAth column and the first column of the second pixel array are assigned to the first to nth columns of the first pixel array. It is characterized by outputting sequentially in the reverse order of the columns.

본 발명에 관한 고체 촬상 장치에 있어서는, 제1 화소 배열을 가지는 제1 기판과, 제1 화소 배열보다 열수가 적은 제2 화소 배열을 가지는 제2 기판이, 제1 화소 배열의 제NA열과 제2 화소 배열의 제1열이 서로를 따르도록 타일링되어 있다. 즉, 이 고체 촬상 장치는 제1 화소 배열의 제1열로부터 제NA열에 제2 화소 배열의 제1열로부터 제NB(

Figure pct00003
NA)열을 더한 (NA+NB)열의 화소 배열을 가지고 있다.In the solid-state imaging device according to the present invention, the first substrate having the first pixel array and the second substrate having the second pixel array having fewer columns than the first pixel array include the NA columns and the second columns of the first pixel array. The first columns of the pixel array are tiled to follow each other. In other words, this solid-state imaging device is configured to include the first and second columns of the first pixel array from the first column of the second pixel array to the
Figure pct00003
It has a pixel array of (NA + NB) columns plus NA) columns.

그리고 신호 출력부는 디지털값을 데이터 버스 등에 출력할 때, 제1 화소 배열의 제n열 이전의 각 열(즉 제1열로부터 제n열까지)에 대응하는 디지털값과, 제(n+1)열 이후의 각 열 및 제2 화소 배열의 제1열 내지 제NB열(즉, 제1 화소 배열의 제(n+1)열로부터, 제NA열 및 제2 화소 배열의 제1열을 경유하여 제NB열까지)에 대응하는 디지털값을 병행하여 출력한다. 이와 같이, 열수가 많은 제1 화소 배열의 제1열과 제NA열 사이의 열(제n열)을 경계로 출력 동작을 분할하고 디지털값을 병행하여 출력시킴으로써, 분할된 일방 영역의 열수와 타방 영역의 열수를 서로 같거나 또는 가까운 열수로 할 수 있다. 따라서, 본 발명에 관한 고체 촬상 장치에 의하면, 예를 들어 제1 화소 배열의 제1열 내지 제NA열로부터 디지털값을 출력시키고, 이와 병행하여 제2 화소 배열의 제1열 내지 제NB열로부터 디지털값을 출력시키는 방식에 비해, 출력 동작에 있어서 대기 시간을 제로(0)에 근접시킬 수 있어, 1 프레임의 촬상에 필요한 시간을 효과적으로 단축시킬 수 있다.When the digital signal outputs a digital value to a data bus or the like, the digital signal corresponding to each column before the nth column of the first pixel array (that is, the first to nth columns) and (n + 1) From the first column to the NB column of each column after the column and the second pixel array (that is, from the (n + 1) th column of the first pixel array, via the NA column and the first column of the second pixel array) Digital values corresponding to the N-th column) are output in parallel. In this way, by dividing the output operation at the boundary between the first column and the NA column (nth column) of the first pixel array having a large number of columns and outputting the digital values in parallel, the number of columns in the divided one region and the other region are obtained. The number of columns of can be equal to or close to each other. Therefore, according to the solid-state imaging device according to the present invention, for example, a digital value is output from the first to NA columns of the first pixel array, and in parallel with the first to Nth columns of the second pixel array. Compared to the method of outputting the digital value, the standby time can be brought close to zero in the output operation, and the time required for imaging of one frame can be effectively shortened.

또, 본 발명에 관한 고체 촬상 장치에서는, 제1 화소 배열의 제1열을 포함하는 하나 또는 복수의 연속된 열, 및 제2 화소 배열의 제NB열을 포함하는 하나 또는 복수의 연속된 열이, 입사 X선으로부터 차폐된 불감 영역으로 되어 있다. 입사한 X선상에 따른 화상 데이터를 생성하는 고체 촬상 장치에 있어서는 화소 배열의 옆에 배치되는 시프트 레지스터 등의 회로 부분을 X선으로부터 보호하기 위해, X선 차폐 부재에 의해 화소 배열의 주위가 덮이는 경우가 많다. 그리고 X선 차폐 부재가 화소 배열의 일부까지 걸리면, 상기한 불감 영역이 화소 배열에 생긴다. 신호 출력부로부터 출력되는 디지털값 중에서, 이 불감 영역에 포함되는 화소와 대응하는 디지털값은 X선상과 관계 없는 무효 데이터로 된다.In the solid-state imaging device according to the present invention, one or a plurality of consecutive columns including the first column of the first pixel array, and one or a plurality of consecutive columns including the NB column of the second pixel array are The dead zone is shielded from incident X-rays. In a solid-state imaging device that generates image data according to incident X-rays, the periphery of the pixel array is covered with an X-ray shielding member to protect a circuit portion such as a shift register disposed next to the pixel array from X-rays. There are many cases. When the X-ray shielding member is caught up to a part of the pixel array, the above dead zone is formed in the pixel array. Of the digital values output from the signal output section, the digital values corresponding to the pixels included in this dead zone become invalid data irrespective of X-rays.

이와 같은 경우, 제n열을 경계로 분할된 일방의 영역에 있어서 디지털값의 출력순과, 타방의 영역에 있어서 디지털값의 출력순을 같은 순서로 하면, 다음과 같은 문제가 생긴다. 신호 출력부로부터 출력된 디지털값은 데이터 버스 등을 통해 다른 전자 회로(CPU 등)에 보내지지만, 이 때 일방의 영역에서는 불감 영역에 상당하는 디지털값(무효 데이터)이 최초로 출력되고, 타방의 영역에서는 무효 데이터가 마지막에 출력되는 것으로 된다. 이와 같이, 디지털값의 출력순에 있어서 무효 데이터의 위치가 각 영역에서 다르면, 다른 전자 회로에서 실시간 처리를 행할 때 장벽이 된다.In such a case, if the output order of the digital values in one region divided by the nth column and the output order of the digital values in the other region are in the same order, the following problems arise. The digital value output from the signal output section is sent to another electronic circuit (CPU, etc.) via a data bus or the like. In this case, the digital value (invalid data) corresponding to the dead zone is first outputted in one area, and the other area is output. In this case, invalid data is output last. In this way, if the position of the invalid data differs in each area in the order of outputting the digital values, it becomes a barrier when real time processing is performed in other electronic circuits.

이와 같은 과제를 아울러 해결하기 위해, 본 발명에 관한 고체 촬상 장치에서는 제n열을 경계로 분할된 일방의 영역에 있어서 디지털값의 출력순과 타방의 영역에 있어서 디지털값의 출력순이, 서로 역순으로 되어 있다. 즉, 신호 출력부는 제1 화소 배열의 제1 열로부터 제n열까지의 각 열에 대응하는 디지털값을, 제1열로부터 개시되어 제n열까지, 또는 제n열로부터 개시되어 제1열까지 순차로 출력함과 아울러, 제1 화소 배열의 제(n+1)열로부터, 제NA열 및 제2 화소 배열의 제1열을 경유하여 제NB열까지의 각 열에 대응하는 디지털값을, 제1 화소 배열의 제1열 내지 제n열과는 반대인 순서로 순차 출력한다. 신호 출력부가 디지털값을 이와 같은 순서로 데이터 버스 등에 출력함으로써, 디지털값의 출력순에 있어서 무효 데이터의 위치를 각 영역에서 서로 일치시킬 수 있고, 다른 전자 회로에서 실시간 처리를 용이하게 행할 수 있다.In order to solve these problems together, in the solid-state imaging device according to the present invention, the order of output of digital values in one region divided by the nth column and the order of output of digital values in the other region are reversed from each other. It is. That is, the signal output section sequentially processes digital values corresponding to each column from the first column to the nth column of the first pixel array starting from the first column to the nth column or starting from the nth column to the first column. And outputs a digital value corresponding to each column from the (n + 1) th column of the first pixel array to the NB column via the NA column and the first column of the second pixel array. Output is performed sequentially in the order opposite to the first to nth columns of the pixel array. By outputting the digital values to the data bus or the like in this order, the signal output unit can match the positions of the invalid data in each area in the output order of the digital values, and can easily perform real-time processing in other electronic circuits.

본 발명에 의하면, 2매의 기판 상에 형성된 각 화소 배열이 행 방향에 타일링된 구성을 구비하는 고체 촬상 장치에 있어서, 1 프레임의 촬상에 필요한 시간을 단축시킬 수 있다.According to the present invention, in a solid-state imaging device having a configuration in which each pixel array formed on two substrates is tiled in the row direction, the time required for imaging of one frame can be shortened.

도 1은 X선 촬상 시스템(100)의 구성도이다.
도 2는 피사체(A; 피검사자의 머리 부분)의 윗쪽으로부터 보아, 고체 촬상 장치(1) 및 X선 발생 장치(106)가 피사체(A)에 대해 직선 변위하는 형태를 나타내는 도면이다.
도 3은 고체 촬상 장치(1)의 평면도.
도 4는 (a) 도 3의 IVa-IVa 선을 따른 고체 촬상 장치(1)의 측단면도, 및 (b) 도 3의 IVb-IVb 선을 따른 고체 촬상 장치(1)의 측단면도이다.
도 5는 고체 촬상 장치(1)의 내부 구성을 나타내는 도면으로서, 복수의 신호 독출부(21A ~ 21L) 중 하나의 신호 독출부에 대응하는 화소 배열(10A(10B))의 부분(화소 블록)을 대표하여 나타내고 있다.
도 6은 고체 촬상 장치(1)의 상기 화소 블록에 포함되는 화소(Pm ,j), 적분 회로(Sj) 및 홀딩 회로(Hj) 각각의 회로도이다.
도 7은 화소 배열(10A)의 제1열 ~ 제n열에 포함되는 화소 블록의 동작과, 이 화소 블록에 대응하는 신호 출력부(20)의 동작을 설명하는 타이밍차트이다.
도 8은 화소 배열(10A)의 제(n+1)열 ~ 제NA열, 및 화소 배열(10B)의 제1열 ~ 제NB열에 포함되는 화소 블록의 동작과, 이 화소 블록에 대응하는 신호 출력부(20)의 동작을 설명하는 타이밍차트이다.
도 9는 화소 배열(10A)의 제1열 ~ 제n열에 포함되는 화소 블록에 대응하여 마련된 FIFO 데이터 버퍼(23A ~ 23F)의 입출력 동작을 설명하는 타이밍차트이다.
도 10은 화소 배열(10A)의 제(n+1)열 ~ 제NA열 및 화소 배열(10B)의 제1열 ~ 제NB열에 포함되는 화소 블록에 대응하여 마련된 FIFO 데이터 버퍼(23G ~ 23L)의 입출력 동작을 설명하는 타이밍차트이다.
도 11은 (a) 2개의 화소 배열(110A, 110B)가 상하 방향에 타일링되어 수평 방향에 평행 이동하면서 촬상을 행하는 형태를 나타내는 도면, 및 (b) 2개의 화소 배열(120A, 120B)가 상하 방향에 타일링되어 수평 방향에 평행 이동하면서 촬상을 행하는 형태를 나타내는 도면이다.
도 12는 (a) 실리콘 웨이퍼(W)에 있어서, 장척 방향의 폭이 넓은 복수의 화소 배열(120A) 및 장척 방향의 폭이 좁은 복수의 화소 배열(120B)의 면붙임(面付)을 행한 형태를 나타내는 도면, 및 (b) 실리콘 웨이퍼(W)에 있어서 장척 방향의 폭이 같은 복수의 화소 배열(110)의 면붙임을 행한 형태를 나타내는 도면이다.
도 13은 (a) ~ (h) 일방의 화소 배열의 8개 화소 블록에 각각 대응하는 8개 FIFO 데이터 버퍼(1 ~ 8)로부터 디지털값이 출력되는 타이밍의 일례를 나타내는 타이밍차트, 및 (i) ~ (l) 타방의 화소 배열의 4개 화소 블록에 각각 대응하는 4개 FIFO 데이터 버퍼(9 ~ 12)로부터 디지털값이 출력되는 타이밍의 일례를 나타내는 타이밍차트이다.
도 14는 (a) ~ (h) 일방의 화소 배열의 8개 화소 블록에 각각 대응하는 8개 FIFO 데이터 버퍼(1 ~ 8)로부터 디지털값이 출력되는 타이밍의 일례를 나타내는 타이밍차트, 및 (i) ~ (l) 타방의 화소 배열의 4개 화소 블록에 각각 대응하는 4개 FIFO 데이터 버퍼(9 ~ 12)로부터 디지털값이 출력되는 타이밍의 일례를 나타내는 타이밍차트이다.
도 15는 각 FIFO 데이터 버퍼(23A ~ 23L)로부터의 디지털값의 출력순을 나타내는 타이밍차트이다.
도 16은 (a) 막 형상의 신틸레이터(4A, 4B)가 표면에 각각 증착된 반도체 기판(3A, 3B)을 동일 평면 상에서 인접시켜 늘어놓는 방식을 나타내는 도면, (b) 동일 평면 상에 반도체 기판(3A, 3B)을 인접시켜 늘어놓고, 반도체 기판(3A, 3B)이 병치된 후에 신틸레이터(4A, 4B)가 일괄하여 증착되는 방식을 나타내는 도면, 및 (c) 반도체 기판(3A)의 단부(端部)에 반도체 기판(3B)의 단부가 겹치도록 반도체 기판(3A, 3B)을 늘어놓는 방식을 나타내는 도면이다.1 is a configuration diagram of an X-ray imaging system 100.
FIG. 2 is a view showing a state in which the solid-state imaging device 1 and the X-ray generator 106 are linearly displaced with respect to the subject A, as viewed from above the subject A (the subject's head).
3 is a plan view of the solid-state imaging device 1.
4 is a side cross-sectional view of the solid-state imaging device 1 along line IVa-IVa in FIG. 3, and (b) a side cross-sectional view of the solid-state imaging device 1 along line IVb-IVb in FIG. 3.
FIG. 5 is a diagram showing the internal structure of the solid-state imaging device 1, and is a portion (pixel block) of the pixel array 10A (10B) corresponding to one signal reading portion among the plurality of signal reading portions 21A to 21L. It represents on behalf of.
FIG. 6 is a circuit diagram of each of the pixels P m , j , the integration circuit S j , and the holding circuit H j included in the pixel block of the solid-state imaging device 1.
7 is a timing chart illustrating the operation of the pixel blocks included in the first to nth columns of the pixel array 10A and the operation of the signal output unit 20 corresponding to the pixel block.
8 illustrates operations of the pixel blocks included in the (n + 1) th to NAth columns of the pixel array 10A, and the first to NB columns of the pixel array 10B, and the signals corresponding to the pixel blocks. A timing chart describing the operation of the output unit 20.
FIG. 9 is a timing chart illustrating input / output operations of the FIFO data buffers 23A to 23F provided corresponding to pixel blocks included in the first to nth columns of the pixel array 10A.
FIG. 10 shows FIFO data buffers 23G to 23L provided corresponding to pixel blocks included in the (n + 1) th to NAth columns of the pixel array 10A and the first to NB columns of the pixel array 10B. This is a timing chart for explaining the input / output operation of the system.
FIG. 11 is a view illustrating a mode in which imaging is performed while (a) the two pixel arrays 110A and 110B are tiled in the vertical direction and moved in parallel in the horizontal direction, and (b) the two pixel arrays 120A and 120B are arranged in the vertical direction. It is a figure which shows the form which image-photographs while tiling in a direction and moving parallel to a horizontal direction.
12A (a) In the silicon wafer W, a plurality of pixel arrays 120A having a long width and a plurality of pixel arrays 120B having a narrow width in the long direction are subjected to sticking. The figure which shows a form, and (b) is a figure which shows the form which surface-attached the several pixel array 110 with the same width | variety of the elongate direction in the silicon wafer W. As shown in FIG.
13 is a timing chart showing an example of timings at which digital values are output from eight FIFO data buffers 1 to 8 respectively corresponding to eight pixel blocks of one pixel array (a) to (h), and (i ) (l) A timing chart showing an example of timings at which digital values are output from four FIFO data buffers 9 to 12 respectively corresponding to four pixel blocks of the other pixel array.
FIG. 14 is a timing chart showing an example of timings at which digital values are output from eight FIFO data buffers 1 to 8 corresponding to eight pixel blocks of one pixel array (a) to (h), and (i ) (l) A timing chart showing an example of timings at which digital values are output from four FIFO data buffers 9 to 12 respectively corresponding to four pixel blocks of the other pixel array.
Fig. 15 is a timing chart showing the output order of digital values from the respective FIFO data buffers 23A to 23L.
Fig. 16 is a view showing how (a) film-like scintillators 4A and 4B are arranged so that the semiconductor substrates 3A and 3B deposited on the surface are arranged adjacent to each other on the same plane, and (b) the semiconductor is on the same plane. A diagram showing how the scintillators 4A and 4B are collectively deposited after the substrates 3A and 3B are arranged adjacent to each other and the semiconductor substrates 3A and 3B are juxtaposed, and (c) of the semiconductor substrate 3A. It is a figure which shows the system which arrange | positions the semiconductor substrate 3A, 3B so that the edge part of the semiconductor substrate 3B may overlap with an edge part.

이하, 첨부 도면을 참조하여 본 발명을 실시하기 위한 형태를 상세하게 설명한다. 또한, 도면의 설명에 있어서 동일한 요소에는 동일한 부호를 부여하고, 중복하는 설명을 생략한다.EMBODIMENT OF THE INVENTION Hereinafter, the form for implementing this invention is demonstrated in detail with reference to an accompanying drawing. In addition, in description of drawing, the same code | symbol is attached | subjected to the same element, and the overlapping description is abbreviate | omitted.

도 1은 본 발명의 일실시 형태에 관한 고체 촬상 장치(1)를 구비한 의료용 X선 촬상 시스템(100)의 구성을 나타내는 도면이다. 본 실시 형태의 X선 촬상 시스템(100)은 주로 치과 의료에 있어서 파노라마 촬영, 세팔로 촬영, CT 촬영이라고 한 촬상 모드를 구비하고 있고, 피검자의 턱부의 X선상을 촬상한다. X선 촬상 시스템(100)은 고체 촬상 장치(1)와 X선 발생 장치(106)를 구비하고 있고, X선 발생 장치(106)로부터 출력되어 피사체(A; 즉 피검자의 턱부)를 투과한 X선을 고체 촬상 장치(1)에 의해 촬상한다.FIG. 1: is a figure which shows the structure of the medical X-ray imaging system 100 provided with the solid-state imaging device 1 which concerns on one Embodiment of this invention. The X-ray imaging system 100 of the present embodiment is mainly provided with an imaging mode called panoramic imaging, cephalographing, or CT imaging in dental medicine, and images the X-ray image of the jaw portion of the examinee. The X-ray imaging system 100 includes a solid-state imaging device 1 and an X-ray generator 106, which is output from the X-ray generator 106 and transmitted through the subject A (ie, the jaw of the subject). The line is imaged by the solid-state imaging device 1.

X선 발생 장치(106)는 피사체(A)에 향해 X선을 발생한다. X선 발생 장치(106)로부터 발생한 X선의 조사 영역은 1차 슬릿판(106b)에 의해 제어된다. X선 발생 장치(106)에는 X선관이 내장되어 있고, 그 X선관의 관(管) 전압, 관 전류 및 통전 시간 등의 조건이 조정됨으로써, 피사체(A)로의 X선 조사량이 제어된다. 또, X선 발생 장치(106)는 1차 슬릿판(106b)의 개구 범위가 제어됨으로써, 어느 촬상 모드시에는 소정의 분기각에서 X선을 출력하고, 다른 촬상 모드에서는 이 소정의 분기각보다 좁은 분기각에서 X선을 출력할 수 있다.The X-ray generator 106 generates X-rays toward the subject A. FIG. The irradiation area of the X-rays generated from the X-ray generator 106 is controlled by the primary slit plate 106b. The X-ray generator 106 includes an X-ray tube, and the amount of X-ray irradiation to the subject A is controlled by adjusting conditions such as a tube voltage, a tube current, and an energization time of the X-ray tube. In addition, the opening range of the primary slit plate 106b is controlled so that the X-ray generator 106 outputs X-rays at a predetermined branching angle in one imaging mode, and in a different imaging mode, X-rays can be output at narrow branch angles.

고체 촬상 장치(1)는 2차원 배열된 복수의 화소를 가지는 CMOS형의 고체 촬상 장치이고, 피사체(A)를 통과한 X선상을 전기적인 화상 데이터(D)로 변환한다. 고체 촬상 장치(1)의 전방에는 X선 입사 영역을 제한하는 2차 슬릿판(107)이 마련된다.The solid-state imaging device 1 is a CMOS-type solid-state imaging device having a plurality of pixels arranged in two dimensions, and converts the X-ray image passing through the subject A into electrical image data D. FIG. In front of the solid-state imaging device 1, a secondary slit plate 107 for limiting the X-ray incidence area is provided.

X선 촬상 시스템(100)은 선회(旋回) 암(104)을 추가로 구비하고 있다. 선회 암(104)은 X선 발생 장치(106)와 고체 촬상 장치(1)를 서로 대향시키도록 홀딩하고, CT 촬영이나 파노라마 촬영 시에 이를 피사체(A)의 주위에 선회시킨다. 또, 세팔로 촬영이나 리니어 단층 촬영 시에는 고체 촬상 장치(1) 및 X선 발생 장치(106)를 피사체(A)에 대해 직선 변위시키기 위한 슬라이드 기구(113)가 마련된다. 선회 암(104)은 회전 테이블을 구성하는 암 모터(109)에 의해 구동되고, 그 회전 각도가 각도 센서(112)에 의해 검출된다. 또, 암 모터(109)는 XY 테이블(114)의 가동부에 탑재되어 회전 중심이 수평면 내에서 임의로 조정된다.The X-ray imaging system 100 further includes a swing arm 104. The turning arm 104 holds the X-ray generator 106 and the solid-state imaging device 1 so as to face each other, and turns it around the subject A during CT imaging or panoramic imaging. In addition, a slide mechanism 113 is provided for linearly displacing the solid-state imaging device 1 and the X-ray generator 106 with respect to the subject A during cephalographing or linear tomography. The swing arm 104 is driven by the arm motor 109 constituting the turntable, and the rotation angle thereof is detected by the angle sensor 112. Moreover, the arm motor 109 is mounted in the movable part of the XY table 114, and the rotation center is arbitrarily adjusted in a horizontal plane.

고체 촬상 장치(1)로부터 출력되는 화상 데이터(D)는 CPU(중앙 처리 장치; 121)에 일단 취입된 후, 프레임 메모리(122)에 격납된다. 프레임 메모리(122)에 격납된 화상 데이터로부터, 소정의 연산 처리에 의해 임의의 단층면을 따른 단층 화상이나 파노라마 화상, 세팔로 화상 등이 재생된다. 재생된 이 화상은 비디오 메모리(124)에 출력되어, DA 변환기(125)에 의해 아날로그 신호로 변환된 후, CRT(음극선관)등의 화상 표시부(126)에 의해 표시되어, 각종 진단에 제공된다.The image data D output from the solid-state imaging device 1 is once taken into the CPU (central processing unit) 121 and then stored in the frame memory 122. From the image data stored in the frame memory 122, a tomographic image, a panoramic image, a cephalo image, or the like along an arbitrary tomographic plane is reproduced by a predetermined calculation process. This reproduced image is output to the video memory 124, converted into an analog signal by the DA converter 125, and then displayed by an image display unit 126 such as a CRT (cathode ray tube) and provided for various diagnosis. .

CPU(121)에는 신호 처리에 필요한 워크 메모리(123)가 접속되고, 또 패널 스위치나 X선 조사 스위치 등을 구비한 조작 패널(119)이 접속되어 있다. 또, CPU(121)는 암 모터(109)를 구동하는 모터 구동 회로(111), 1차 슬릿판(106b) 및 2차 슬릿판(107)의 개구 범위를 제어하는 슬릿 제어 회로(115 및 116), 및 X선 발생 장치(106)를 제어하는 X선 제어 회로(118)에 각각 접속되고, 추가로 고체 촬상 장치(1)를 구동하기 위한 클록 신호를 출력한다. X선 제어 회로(118)는 고체 촬상 장치(1)에 의해 촬상된 신호에 기초하여, 피사체로의 X선 조사량을 귀환 제어한다.The work memory 123 required for signal processing is connected to the CPU 121, and an operation panel 119 equipped with a panel switch, an X-ray irradiation switch, or the like is connected. In addition, the CPU 121 controls the opening ranges of the motor driving circuit 111, the primary slit plate 106b, and the secondary slit plate 107, which drive the female motor 109. ) And an X-ray control circuit 118 for controlling the X-ray generator 106, and further output a clock signal for driving the solid-state imaging device 1. The X-ray control circuit 118 feedback-controls the amount of X-ray irradiation to the subject based on the signal picked up by the solid-state imaging device 1.

도 2는 피사체(A; 피검자의 머리 부분)의 윗쪽으로부터 보아, 고체 촬상 장치(1) 및 X선 발생 장치(106)가 피사체(A)에 대해 직선 변위하는 형태를 나타내는 도면이다. 세팔로 촬영시, 고체 촬상 장치(1) 및 X선 발생 장치(106)는 슬라이드 기구(113)에 의해, 피사체(A)를 끼운 양측에 있어서 서로 대향한 상태를 홀딩하면서 동일 방향(도면 중 화살표 B)에 직선 이동하면서, 피사체(A)에 X선을 조사하고, 피사체(A)를 통과한 X선상의 촬상을 연속하여 행한다.FIG. 2 is a view showing a form in which the solid-state imaging device 1 and the X-ray generator 106 are linearly displaced with respect to the subject A, as viewed from above the subject A (head part of the subject). At the time of cephalographing, the solid-state imaging device 1 and the X-ray generating device 106 are held by the slide mechanism 113 in the same direction (arrows in the drawing) while holding the states facing each other on both sides of the object A. X-rays are irradiated onto the subject A while linearly moving to B), and imaging of the X-rays passing through the subject A is continuously performed.

도 3 및 도 4는 본 실시 형태에 있어서 고체 촬상 장치(1)의 구성을 나타내는 도면이다. 도 3은 고체 촬상 장치(1)의 평면도이다. 도 4(a)는 도 3의 IVa-IVa 선을 따른 고체 촬상 장치(1)의 측단면도이고, 도 4(b)는 도 3의 IVb-IVb 선을 따른 고체 촬상 장치(1)의 측단면도이다. 또한, 도 3 및 도 4에는 이해를 용이하게 하기 위해 XYZ 직교 좌표계를 아울러 나타내고 있다.3 and 4 are diagrams showing the configuration of the solid-state imaging device 1 in the present embodiment. 3 is a plan view of the solid-state imaging device 1. FIG. 4A is a side cross-sectional view of the solid-state imaging device 1 along the IVa-IVa line in FIG. 3, and FIG. 4B is a side cross-sectional view of the solid-state imaging device 1 along the IVb-IVb line in FIG. to be. 3 and 4 also show an XYZ rectangular coordinate system for ease of understanding.

도 3 및 도 4(a)에 나타내는 바와 같이, 고체 촬상 장치(1)는 반도체 기판(3A; 제1 기판) 및 반도체 기판(3B; 제2 기판)을 구비하고 있고, 이 2매의 반도체 기판(3A, 3B)에 의해 하나의 촬상 영역이 구성되어 있다. 고체 촬상 장치(1)의 촬상 영역에 요구되는 크기는 그 촬상 용도에 따라 여러 가지이지만, 치과의 진단에 있어서 X선 촬영에서는 세팔로 촬영에 있어서 촬상 영역의 긴 방향의 폭이 22cm 이상이라고 한 장척의 것이 요구된다. 그래서, 본 실시 형태와 같이, 고체 촬상 장치(1)에 요구되는 치수보다 짧은 2매의 반도체 기판(3A, 3B)을 장척 방향에 늘어놓고, 각각의 화소 배열(10A, 10B)을 합쳐서 하나의 촬상 영역으로서 사용(이른바 타일링)함으로써, 요구 치수를 만족시킬 수 있다. 또한, 이와 같이 2매의 반도체 기판(3A, 3B)을 늘어놓고 사용하는 경우, 이 화소 배열의 경계 부분(이음매)에는 X선상이 촬상되지 않는 영역(데드 에어리어(C))이 생기고 만다. 이는 반도체 기판(3A 및 3B) 각각의 단부와, 이 반도체 기판(3A, 3B) 상에 제작되는 화소 배열(10A, 10B) 각각의 단부와의 틈새를 없애는 것이 제조 상 곤란하기 때문이다. As shown in Fig. 3 and Fig. 4 (a), the solid-state imaging device 1 includes a semiconductor substrate 3A (first substrate) and a semiconductor substrate 3B (second substrate), which are two semiconductor substrates. One imaging area is comprised by (3A, 3B). Although the size required for the imaging area of the solid-state imaging device 1 varies depending on the imaging purpose, in the dental diagnosis, the long-term width of the imaging area in the cephalograph is 22 cm or more in X-ray imaging. Is required. Thus, as in the present embodiment, two semiconductor substrates 3A and 3B shorter than the dimensions required for the solid-state imaging device 1 are arranged in the long direction, and the respective pixel arrays 10A and 10B are put together in one. By using (so-called tiling) as the imaging area, the required dimension can be satisfied. In the case where two semiconductor substrates 3A and 3B are arranged in this manner, an area (dead area C) where no X-ray image is captured is generated in the boundary portion (joint) of the pixel array. This is because it is difficult to eliminate the gap between the ends of each of the semiconductor substrates 3A and 3B and the ends of each of the pixel arrays 10A and 10B fabricated on the semiconductor substrates 3A and 3B.

고체 촬상 장치(1)는 반도체 기판(3A)의 주면(主面)에 각각 형성된 화소 배열(10A; 제1 화소 배열) 및 주사 시프트 레지스터(30)와, 반도체 기판(3B)의 주면에 각각 형성된 화소 배열(10B; 제2 화소 배열) 및 주사 시프트 레지스터(30B)를 구비하고 있다. 또, 고체 촬상 장치(1)는 신호 출력부(20)를 추가로 구비하고 있고, 이 신호 출력부(20)는 반도체 기판(3A)의 주면에 형성된 복수의 신호 독출부(21A ~ 21H)와, 반도체 기판(3B)의 주면에 형성된 복수의 신호 독출부(21I~ 21L)와, 각 신호 독출부(21A ~ 21L)에 대응하는 복수의 아날로그/디지털(A/D) 변환기(22A ~ 22L)와, 각 A/D 변환기(22A ~ 22L)에 대응하는 복수의 FIFO(First-In-First-Out) 데이터 버퍼(23A ~ 23L)를 가지고 있다.The solid-state imaging device 1 is formed on the pixel array 10A (first pixel array) and scan shift register 30 formed on the main surface of the semiconductor substrate 3A, respectively, and on the main surface of the semiconductor substrate 3B. The pixel array 10B (second pixel array) and the scan shift register 30B are provided. In addition, the solid-state imaging device 1 further includes a signal output unit 20, and the signal output unit 20 includes a plurality of signal reading units 21A to 21H formed on the main surface of the semiconductor substrate 3A. And a plurality of signal readers 21I to 21L formed on the main surface of the semiconductor substrate 3B, and a plurality of analog / digital (A / D) converters 22A to 22L corresponding to the respective signal readers 21A to 21L. And a plurality of first-in-first-out (FIFO) data buffers 23A to 23L corresponding to the respective A / D converters 22A to 22L.

또, 고체 촬상 장치(1)는 평판 형상의 기재(基材; 2), 신틸레이터(4A, 4B) 및 X선 차폐 부재(5)를 구비하고 있다. 상술한 반도체 기판(3A, 3B)는 기재(2)에 첩부(貼付)되고, 신틸레이터(4A 및 4B)는 반도체 기판(3A) 상 및 반도체 기판(3B) 상에 각각 배치되어 있다. 신틸레이터(4A 및 4B)는 입사한 X선에 따라 신틸레이션 광을 발생하여 X선상을 광상으로 변환하고, 이 광상을 화소 배열(10A 및 10B)에 각각 출력한다. 신틸레이터(4A, 4B)는 화소 배열(10A, 10B)을 덮도록 각각 설치되거나, 또는 화소 배열(10A, 10B) 상에 증착에 의해 각각 마련된다. X선 차폐 부재(5)는 X선의 투과율이 극히 낮은 납 등의 재료로 이루어진다. X선 차폐 부재(5)는 반도체 기판(3A, 3B)의 주연부(周緣部), 특히 주사(走査) 시프트 레지스터(30A, 30B) 및 신호 독출부(21A ~ 21L)가 배치된 영역을 덮고 있고, 주사 시프트 레지스터(30A, 30B) 및 신호 독출부(21A ~ 21L)로의 X선의 입사를 방지한다.Moreover, the solid-state imaging device 1 is equipped with the base material 2 of flat form, the scintillators 4A and 4B, and the X-ray shielding member 5. As shown in FIG. The semiconductor substrates 3A and 3B described above are affixed to the substrate 2, and the scintillators 4A and 4B are disposed on the semiconductor substrate 3A and the semiconductor substrate 3B, respectively. The scintillators 4A and 4B generate scintillation light in accordance with the incident X-rays, convert the X-ray images into optical images, and output the optical images to the pixel arrays 10A and 10B, respectively. The scintillators 4A and 4B are respectively provided to cover the pixel arrays 10A and 10B, or are provided by vapor deposition on the pixel arrays 10A and 10B, respectively. The X-ray shielding member 5 is made of a material such as lead having extremely low X-ray transmittance. The X-ray shielding member 5 covers the periphery of the semiconductor substrates 3A and 3B, in particular the region in which the scan shift registers 30A and 30B and the signal reading portions 21A to 21L are disposed. Incidentally, X-rays are prevented from entering the scan shift registers 30A and 30B and the signal readout portions 21A to 21L.

화소 배열(10A)은 M×NA개의 화소(P; 도 4(a), (b)를 참조)가 M행 NA열에 2차원 배열됨으로써 구성되어 있다. 또, 화소 배열(10B)은 M×NB개의 화소(P)가 M행 NB열에 2차원 배열됨으로써 구성되어 있다. 또한, 도 3에 있어서, 열 방향은 X축 방향과 일치하고, 행 방향은 Y축 방향과 일치한다. M, NA, NB 각각은 2 이상의 정수이고, NA>NB를 만족한다. 또, 화소 배열(10A, 10B)에 있어서 행 방향의 화소(P)의 수 (NA+NB)는 열 방향의 화소(P)의 수 M보다 많은 것이 바람직하다. 그 경우, 화소 배열(10A 및 10B)로 이루어지는 촬상 영역은 행 방향(Y축 방향)을 긴 방향으로 하고, 열 방향(X축 방향)을 짧은 방향으로 하는 장방 형상을 나타낸다. 각 화소(P)는 예를 들어 100㎛ 피치로 배열되어 있고, PPS 방식의 것으로서 공통의 구성을 가지고 있다.The pixel array 10A is constructed by arranging M x NA pixels P (see Figs. 4A and 4B) two-dimensionally in M rows and NA columns. Further, the pixel array 10B is constituted by two-dimensionally arranged M × NB pixels P in M rows and NB columns. 3, the column direction corresponds to the X-axis direction, and the row direction corresponds to the Y-axis direction. M, NA and NB are each an integer of 2 or more and satisfy NA> NB. In the pixel arrays 10A and 10B, the number NA + NB of the pixels P in the row direction is preferably larger than the number M of the pixels P in the column direction. In that case, the imaging area | region which consists of pixel array 10A and 10B has a rectangular shape which makes a row direction (Y-axis direction) a long direction, and makes a column direction (X-axis direction) a short direction. Each pixel P is arrange | positioned at the pitch of 100 micrometers, for example, and has a common structure as a thing of PPS system.

여기서, 도 3에 있어서, 화소 배열(10A)에 포함되는 NA열 중 가장 좌단에 위치하는 열(즉 Y 좌표가 가장 작은 열)을 제1열로 하고, 반대측의 우단에 위치하는 열을 제NA열로 한다. 또, 동일 도면에 있어서, 화소 배열(10B)에 포함되는 NB열 중 가장 좌단에 위치하는 열(Y 좌표가 가장 작은 열)을 제1열로 하고, 반대측의 우단에 위치하는 열을 제NB열로 한다. 이 경우, 본 실시 형태에서는 화소 배열(10B)의 제1열과 화소 배열(10A)의 제NA열이 서로를 따르도록 화소 배열(10A 및 10B)이 배치된다.Here, in FIG. 3, the column located at the leftmost end (ie, the column having the smallest Y coordinate) among the NA columns included in the pixel array 10A is defined as the first column, and the column positioned at the opposite right end is referred to as the NA column. do. In addition, in the same figure, the column located at the leftmost end (column with the smallest Y coordinate) among the NB columns included in the pixel array 10B is referred to as the first column, and the column positioned at the opposite right end is referred to as the NB column. . In this case, in the present embodiment, the pixel arrays 10A and 10B are arranged so that the first column of the pixel array 10B and the NA column of the pixel array 10A follow each other.

또, 화소 배열(10A)의 제1열을 포함하는 하나 또는 복수의 연속된 열은 X선 차폐 부재(5)에 의해 덮여 있어서, 입사 X선으로부터 차폐된 불감 영역으로 되어 있다. 즉, 이 열에는 광이 입사하지 않고 전하가 발생하지 않으므로, 촬상에는 기여하지 않는다. 동일하게, 화소 배열(10B)의 제NB열을 포함하는 하나 또는 복수의 연속된 열도 또 X선 차폐 부재(5)에 의해 덮여 있고, 불감 영역으로 되어 있다. 따라서, 화소 배열(10A, 10B)에 있어서는 X선 차폐 부재(5)에 의해 덮인 이 화소 열을 제외한 다른 화소 열에 의해 촬상을 위한 유효한 영역이 구성된다. 환언하면, 고체 촬상 장치(1)에 있어서 유효 촬상 영역은 X선 차폐 부재(5)의 개구(5a)에 의해 규정된다.In addition, one or a plurality of successive columns including the first column of the pixel array 10A are covered by the X-ray shielding member 5 to form a dead zone shielded from incident X-rays. In other words, light does not enter the heat and no charge is generated, and thus does not contribute to imaging. Similarly, one or a plurality of consecutive rows including the NBth column of the pixel array 10B are also covered by the X-ray shielding member 5, and become a dead zone. Therefore, in the pixel arrays 10A and 10B, an effective area for imaging is formed by the pixel columns other than this pixel column covered by the X-ray shielding member 5. In other words, in the solid-state imaging device 1, the effective imaging area is defined by the opening 5a of the X-ray shielding member 5.

신호 출력부(20)는 각 화소(P)로부터 출력된 전하의 양에 따른 전압값을 홀딩하고, 그 홀딩한 전압값을 디지털값으로 변환하여 데이터 버스(DB)에 출력한다. 복수의 신호 독출부(21A ~ 21H)는 하나의 신호 독출부에 대해 화소 배열(10A)에 있어서 2 이상의 화소 열에 대응하여 마련되어 있고, 대응하는 화소열의 각 화소(P)로부터 출력된 전하의 양에 따른 전압값을 홀딩하고, 이 전압값을 대응하는 A/D 변환기(22A ~ 22H)에 각각 출력한다. 동일하게, 복수의 신호 독출부(21I~ 21L)는 하나의 신호 독출부에 대해 화소 배열(10B)에 있어서 2 이상의 화소 열에 대응하여 마련되어 있고, 대응하는 화소 열의 각 화소(P)로부터 출력된 전하의 양에 따른 전압값을 홀딩하고, 이 전압값을 대응하는 A/D 변환기(22I ~ 22L)에 각각 출력한다. 이 때, 주사 시프트 레지스터(30A 및 30B)는 각 화소(P)에 축적된 전하가 행마다 신호 독출부(21A ~ 21L)에 순차 출력되도록 각 화소(P)를 제어한다.The signal output unit 20 holds a voltage value corresponding to the amount of charge output from each pixel P, converts the held voltage value into a digital value, and outputs it to the data bus DB. The plurality of signal reading portions 21A to 21H are provided corresponding to two or more pixel columns in the pixel array 10A with respect to one signal reading portion, and the amount of charges output from each pixel P of the corresponding pixel column is adjusted. The corresponding voltage value is held and output to the corresponding A / D converters 22A to 22H, respectively. Similarly, the plurality of signal reading sections 21I to 21L are provided corresponding to two or more pixel columns in the pixel array 10B with respect to one signal reading section, and the charges output from the respective pixels P of the corresponding pixel columns. The voltage value according to the quantity is held, and the voltage value is output to the corresponding A / D converters 22I to 22L, respectively. At this time, the scan shift registers 30A and 30B control each pixel P such that the charge accumulated in each pixel P is sequentially output to the signal reading sections 21A to 21L for each row.

복수의 A/D 변환기(22A ~ 22L)는 대응하는 신호 독출부(21A ~ 21L)로부터 출력된 전압값을 입력하고, 그 입력된 전압값(아날로그값)에 대해 A/D 변환 처리를 실시하고, 그 입력 전압값에 따른 디지털값을 생성한다. 복수의 A/D 변환기(22A ~ 22L)는 생성한 디지털값을 당해 A/D 변환기(22A ~ 22L)에 대응하는 FIFO 데이터 버퍼(23A ~ 23L)에 출력한다.The plurality of A / D converters 22A to 22L input voltage values output from the corresponding signal readers 21A to 21L, and perform A / D conversion processing on the input voltage values (analog values). The digital value is generated according to the input voltage value. The plurality of A / D converters 22A to 22L output the generated digital values to the FIFO data buffers 23A to 23L corresponding to the A / D converters 22A to 22L.

복수의 FIFO 데이터 버퍼(23A ~ 23L)는 화소 배열(10A)에 포함되는 NA열, 및 화소 배열(10B)에 포함되는 NB열의 각각에 대응하는 모든 디지털값이 갖추어진 후, 당해 디지털값을 데이터 버스(DB)에 출력한다. 이 때, FIFO 데이터 버퍼(23A ~ 23F)는 화소 배열(10A)의 제1열로부터 제n열(22

Figure pct00004
n〈NA)까지의 각 열에 대응하는 디지털값(도 3의 경계선(E)으로부터 좌측에 배치된 6개의 FIFO 데이터 버퍼(23A ~ 23F)에 격납된 디지털값)을 순차로 데이터 버스(DB)에 출력한다. 그리고 이 출력 동작과 병행하여, FIFO 데이터 버퍼(23G ~ 23L)는 화소 배열(10A)의 제(n+1)열로부터, 제NA열 및 화소 배열(10B)의 제1열을 경유하여 제NB열까지의 각 열에 대응하는 디지털값(도 3의 경계선(E)으로부터 우측에 배치된 6개의 FIFO 데이터 버퍼(23G ~ 23L)에 격납된 디지털값)을 순차로 데이터 버스(DB)에 출력한다. 즉, 데이터 버스(DB)를 제어하는 CPU 등의 처리 장치로부터 본 경우, 경계선(E)으로부터 좌측에 배치된 6개의 FIFO 데이터 버퍼(23A ~ 23F)가 하나의 출력 포트를 구성하고, 경계선(E)으로부터 우측에 배치된 6개의 FIFO 데이터 버퍼(23G ~ 23L)가 별도의 출력 포트를 구성한다.The plurality of FIFO data buffers 23A to 23L have all digital values corresponding to each of the NA column included in the pixel array 10A and the NB column included in the pixel array 10B, and then the data is converted into data. Output to bus DB. At this time, the FIFO data buffers 23A to 23F are arranged from the first column to the nth column 22 of the pixel array 10A.
Figure pct00004
The digital values (digital values stored in six FIFO data buffers 23A to 23F arranged on the left side from the boundary line E in FIG. 3) corresponding to each column up to n <NA) are sequentially placed on the data bus DB. Output In parallel with this output operation, the FIFO data buffers 23G to 23L are formed from the (n + 1) th column of the pixel array 10A via the NA column and the first column of the pixel array 10B. The digital values (digital values stored in six FIFO data buffers 23G to 23L disposed on the right side from the boundary line E in FIG. 3) corresponding to each column up to the columns are sequentially output to the data bus DB. That is, when viewed from a processing device such as a CPU controlling the data bus DB, six FIFO data buffers 23A to 23F arranged on the left side from the boundary line E constitute one output port, and the boundary line E Six FIFO data buffers (23G to 23L) arranged on the right side from the top panel) constitute a separate output port.

계속해서, 본 실시 형태에 관한 고체 촬상 장치(1)의 상세한 구성에 대해 설명한다. 도 5는 고체 촬상 장치(1)의 내부 구성을 나타내는 도면으로서, 복수의 신호 독출부(21A ~ 21L) 중 하나의 신호 독출부에 대응하는 화소 배열(10A(10B))의 부분(화소 블록)을 대표하여 나타내고 있다. 화소 배열(10A(10B))에 있어서 당해 화소 블록은 화소(P1 ,i ~ PM ,k)가 M행(k-i+1)열에 2차원 배열되어 이루어진다. 화소(Pm ,j)는 제m행 제j열에 위치한다. 여기서, i, k는 1 이상의 정수이고, 1

Figure pct00005
i
Figure pct00006
k
Figure pct00007
NA(또는 NB)를 만족시킨다. 또, m은 1 이상 M 이하의 각 정수이고, j는 i 이상 k 이하의 각 정수이다. 제m행의 (k-i+1)개의 화소(Pm ,i ~ Pm ,k) 각각은 제m행 선택용 배선(LV ,m)에 의해 주사 시프트 레지스터(30A(또는 30B))와 접속되어 있다. 또한, 도 5에 있어서, 주사 시프트 레지스터(30A 및 30B)는 제어부(6)에 포함되어 있다.제j열의 M개의 화소(P1 ,j ~ PM ,j) 각각의 출력단은 제j열 독출용 배선(LO ,j)에 의해, 신호 독출부(21A ~ 21L)의 적분 회로(Sj)와 접속되어 있다.Next, the detailed structure of the solid-state imaging device 1 which concerns on this embodiment is demonstrated. FIG. 5 is a diagram showing the internal structure of the solid-state imaging device 1, and is a portion (pixel block) of the pixel array 10A (10B) corresponding to one signal reading portion among the plurality of signal reading portions 21A to 21L. It represents on behalf of. In the pixel array 10A (10B), the pixel block is formed by arranging pixels P 1 , i to P M , k two-dimensionally in M rows (k-i + 1) columns. Pixel P m , j is Located in the m th row j column. Where i and k are integers of 1 or more, and 1
Figure pct00005
i
Figure pct00006
k
Figure pct00007
Satisfies NA (or NB). Moreover, m is each integer of 1 or more and M or less, and j is each integer of i or more and k or less. Each of the (k-i + 1) pixels P m , i to P m , k in the m th row is scanned shift register 30A (or 30B) by the m th row selection wiring L V , m . Is connected to. In addition, in Fig. 5, the scan shift registers 30A and 30B are included in the control section 6. The output terminal of each of the M pixels P 1 , j to P M , j in the jth column is read in the jth column. chulyong is connected to the integrating circuit (S j) of the wire (L O, j), the signal reading unit (21A ~ 21L) by.

신호 독출부(21A ~ 21L)의 각각은 (k-i+1)개의 적분 회로(Si ~ Sk) 및 (k-i+1)개의 홀딩 회로(Hi ~ Hk)를 포함한다. 각 적분 회로(Sj)는 공통의 구성을 가지고 있다. 또, 각 홀딩 회로(Hj)는 공통의 구성을 가지고 있다. 각 적분 회로(Sj)는 독출용 배선(LO ,j)과 접속된 입력단을 가지며, 이 입력단에 입력된 전하를 축적하고, 그 축적 전하량에 따른 전압값을 출력단으로부터 홀딩 회로(Hj)에 출력한다. (k-i+1)개의 적분 회로(Si ~ Sk)는 리셋용 배선(LR)에 의해 제어부(6)와 접속되고, 또 게인 설정용 배선(LG)에 의해 제어부(6)와 접속되어 있다. 각 홀딩 회로(Hj)는 적분 회로(Sj)의 출력단과 접속된 입력단을 가지며, 이 입력단에 입력되는 전압값을 홀딩하고, 그 홀딩한 전압값을 출력단으로부터 전압 출력용 배선(Lout)에 출력한다. (k-i+1)개의 홀딩 회로(Hi ~ Hk) 각각은 홀딩용 배선(LH)에 의해 제어부(6)와 접속되어 있다. 또, 각 홀딩 회로(Hj)는 제j열 선택용 배선(LH ,j)에 의해 제어부(6)의 독출 시프트 레지스터(31A(또는 31B))와 접속되어 있다.Each of the signal reading sections 21A to 21L includes (k-i + 1) integrating circuits S i. ~ S k ) and (k-i + 1) holding circuits (H i To H k ) . Each integration circuit S j has a common configuration. In addition, each holding circuit H j is It has a common configuration. Each integrating circuit (S j) is a poison chulyong wiring (L O, j) a has an input stage, the accumulated electric charges, and holding a voltage value according to the accumulated charge amount from an output terminal circuit (H j) inputted to the input terminal connected to the Output to. (k-i + 1) integral circuits (S i S ~ k) is connected to the control unit 6 by a wire (L G) for being connected to the control unit 6, and the gain set by the reset line (L R) for. Each holding circuit H j is It has an input terminal connected to the output terminal of the integrating circuit S j , and holds the voltage value input to this input terminal, and outputs the held voltage value from the output terminal to the voltage output wiring L out . (k-i + 1) holding circuits (H i H k ) are each connected to the control part 6 by the holding wiring L H. In addition, each holding circuit H j is It is connected to the read shift register 31A (or 31B) of the control part 6 by the jth column selection wiring LH , j .

A/D 변환기(22A ~ 22L)는 (k-i+1)개의 홀딩 회로(Hi ~ Hk) 각각으로부터 전압 출력용 배선(Lout)에 출력되는 전압값을 입력하고, 그 입력한 전압값(아날로그값)에 대해 A/D 변환 처리를 행하고, 그 입력 전압값에 따른 디지털값을 FIFO 데이터 버퍼(23A ~ 23L)에 각각 출력한다.The A / D converters 22A to 22L have (k-i + 1) holding circuits (H i ~ H k ) inputs the voltage value output to the voltage output wiring L out from each other, performs A / D conversion on the input voltage value (analog value), and converts the digital value according to the input voltage value. Output to the FIFO data buffers 23A to 23L, respectively.

제어부(6)의 주사 시프트 레지스터(30A(30B)는 제m행 선택 제어 신호(Vsel(m))를 제m행 선택용 배선(LV ,m)에 출력하고, 이 제m행 선택 제어 신호(Vsel(m))를 제m행의 (k-i+1)개의 화소(Pm ,i ~ Pm ,k) 각각에 준다. M개의 행 선택 제어 신호(Vsel(1) ~ Vsel(M))는 순차로 유의값(有意値)이 된다. 또, 제어부(6)의 독출 시프트 레지스터(31A(31B))는 제j열 선택 제어 신호(Hsel(j))를 제j열 선택용 배선(LH ,j)에 출력하고, 이 제j열 선택 제어 신호(Hsel(j))를 홀딩 회로(Hj)에 준다. (k-i+1)개의 열 선택 제어 신호(Hsel(i) ~ Hsel(k))도 순차로 유의값이 된다.The scan shift register 30A (30B) of the control unit 6 outputs the m-th row selection control signal Vsel (m) to the m-th row selection wiring L V , m , and this m-th row selection control signal (Vsel (m)) to each of the (k-i + 1) pixels P m , i to P m , k in the mth row, M rows selection control signals Vsel (1) to Vsel (M )) Becomes a significant value sequentially, and the read shift register 31A (31B) of the controller 6 sends the j-th column selection control signal Hsel (j) to the j-th column selection wiring. It outputs to (L H , j ) and supplies this j-th column selection control signal Hsel (j) to the holding circuit H j . (K-i + 1) column selection control signals Hsel (i) Hsel (k)) also becomes a significant value sequentially.

또, 제어부(6)는 리셋 제어 신호(Reset)를 리셋용 배선(LR)에 출력하고, 이 리셋 제어 신호(Reset)를 (k-i+1)개의 적분 회로(Si ~ Sk) 각각에 준다. 제어부(6)는 게인 설정 신호(Gain)을 게인 설정용 배선(LG)에 출력하고, 이 게인 설정 신호(Gain)를 (k-i+1)개의 적분 회로(Si ~ Sk) 각각에 준다. 제어부(6)는 홀딩 제어 신호(Hold)를 홀딩용 배선(LH)에 출력하고, 이 홀딩 제어 신호(Hold)를 (k-i+1)개의 홀딩 회로(Hi ~ Hk) 각각에 준다. 또한, 제어부(6)는 도시하고 있지는 않으나, A/D 변환기(22A ~ 22L)에 있어서 A/D 변환 처리까지도 제어한다.The control unit 6 also outputs the reset control signal Reset to the reset wiring L R , and outputs the reset control signals Reset to the (k−i + 1) integral circuits Si. ~ S k ) to each. The control part 6 outputs the gain setting signal Gain to the gain setting wiring LG , and outputs this gain setting signal Gain (k-i + 1) integral circuits Si. ~ S k ) to each. The control part 6 outputs the holding control signal Hold to the holding wiring L H , and outputs the holding control signal Hold with (k−i + 1) holding circuits Hi. ~ H k ) to each. Although not illustrated, the control unit 6 also controls the A / D conversion process in the A / D converters 22A to 22L.

도 6은 고체 촬상 장치(1)의 상기 화소 블록에 포함되는 화소(Pm ,j), 적분 회로(Sj) 및 홀딩 회로(Hj) 각각의 회로도이다. 여기서는 화소(P1 ,i ~ PM ,k)를 대표하여 화소(Pm ,j)의 회로도를 나타내고, (k-i+1)개의 적분 회로(Si ~ Sk)를 대표하여 적분 회로(Sj)의 회로도를 나타내고, 또 (k-i+1)개의 홀딩 회로(Hi ~ Hk)를 대표하여 홀딩 회로(Hj)의 회로도를 나타낸다. 즉, 제m 행 제j열의 화소(Pm ,j) 및 제j열 독출용 배선(LO ,j)에 관련하는 회로 부분을 나타낸다.FIG. 6 is a circuit diagram of each of the pixels P m , j , the integration circuit S j , and the holding circuit H j included in the pixel block of the solid-state imaging device 1. Here, the pixels P 1 , i to P M , k Representatively, a circuit diagram of the pixels P m and j is shown, and (k−i + 1) integral circuits S i S k ) is represented, and a circuit diagram of the integrating circuit S j is shown, and (k-i + 1) holding circuits H i H k ) is represented as a circuit diagram of the holding circuit (H j ). That is, the circuit portion associated with the pixels P m , j in the mth row jth column and the jth column readout line L 0 , j is shown.

화소(Pm ,j)는 포토다이오드(PD) 및 독출용 스위치(SW1)를 포함한다. 포토다이오드(PD)의 애노드 단자는 접지되고, 포토다이오드(PD)의 캐소드 단자는 독출용 스위치(SW1)를 통해 제j열 독출용 배선(LO ,j)과 접속되어 있다. 포토다이오드(PD)는 입사광 강도에 따른 양의 전하를 발생하고, 그 발생한 전하를 접합 용량부에 축적한다. 독출용 스위치(SW1)는 제어부(6)로부터 제m행 선택용 배선(LV ,m)을 통과한 제m행 선택 제어 신호(Vsel(m))가 주어진다. 제m행 선택 제어 신호(Vsel(m))는 화소 배열(10A)에 있어서 제m행의 NA개의 화소(Pm ,1 ~ Pm , NA), 및 화소 배열(10B)에 있어서 제m행의 NB개의 화소(Pm ,1 ~ Pm , NB) 각각의 독출용 스위치(SW1)의 개폐 동작을 지시하는 것이다.Pixel P m , j is Photodiode (PD) and readout switch (SW 1 ) . The anode terminal of the photodiode PD is grounded, and the cathode terminal of the photodiode PD switches the read switch SW 1 . With the j-th column is connected to the dock chulyong wiring (L O, j). The photodiode PD generates a positive charge in accordance with the incident light intensity, and accumulates the generated charge in the junction capacitor portion. Read switch SW 1 The control unit 6 the m-th row wiring (L V, m) the m-th row selection control signals (Vsel (m)) that passed for a given selected from. The mth row selection control signal Vsel (m) includes NA pixels P m , 1 to P m , NA in the m th row in the pixel array 10A, and the m th row in the pixel array 10B. The switching operation of the read switch SW 1 of each of the NB pixels P m , 1 to P m and NB is indicated.

이 화소(Pm ,j)에서는 제m행 선택 제어 신호(Vsel(m))가 로 레벨일 때에 독출용 스위치(SW1)가 열리고, 포토다이오드(PD)에서 발생한 전하는 제j열 독출용 배선(Lo ,j)에 출력되는 일 없이 접합 용량부에 축적된다. 한편, 제m행 선택 제어 신호(Vsel(m))가 하이 레벨일 때에 독출용 스위치(SW1)가 닫히고, 그 때까지 포토다이오드(PD)에서 발생하여 접합 용량부에 축적되어 있던 전하는 독출용 스위치(SW1)를 경유하여 제j열 독출용 배선(Lo ,j)에 출력된다.In this pixel P m , j , the read switch SW 1 is opened when the m- th row select control signal Vsel (m) is at the low level, and the charge generated in the photodiode PD is transferred to the j-th column readout wiring. It accumulates in the junction capacitance portion without being output to (L o , j ). On the other hand, when the mth row selection control signal Vsel (m) is at a high level, the read switch SW 1 is turned on. The electric charge generated by the photodiode PD and accumulated in the junction capacitor until then is output to the j-th column readout line L o , j via the read switch SW 1 .

제j열 독출용 배선(Lo ,j)은 화소 배열(10A(또는 10B))에 있어서 제j열의 M개의 화소(P1 ,j ~ PM ,j) 각각의 독출용 스위치(SW1)와 접속되어 있다. 제j열 독출용 배선(Lo ,j)은 M개의 화소(P1 ,j ~ PM ,j) 중 어느 화소의 포토다이오드(PD)에서 발생한 전하를, 이 화소의 독출용 스위치(SW1)를 통해 독출하고, 적분 회로(Sj)에 전송한다.The jth column readout wiring (L o , j ) In the pixel array 10A (or 10B), the read switch SW 1 of each of the M pixels P 1 , j to P M , j in the jth column is connected. The j-th column readout line L o , j receives charges generated in the photodiode PD of one of the M pixels P 1 , j to P M , j , and the switch SW 1 for reading out the pixel. Read through) and transmit to the integration circuit (S j ).

적분 회로(Sj)는 앰프(A2), 적분용 용량 소자(C21), 적분용 용량 소자(C22), 방전용 스위치(SW21) 및 게인 설정용 스위치(SW22)를 포함한다. 적분용 용량 소자(C21) 및 방전용 스위치(SW21)는 서로 병렬적으로 접속되어, 앰프(A2)의 입력 단자와 출력 단자 사이에 마련되어 있다. 또, 적분용 용량 소자(C22) 및 게인 설정용 스위치(SW22)는 서로 직렬적으로 접속되어, 게인 설정용 스위치(SW22)가 앰프(A2)의 입력 단자측에 접속되도록 앰프(A2)의 입력 단자와 출력 단자 사이에 마련되어 있다. 앰프(A2)의 입력 단자는 제j열 독출용 배선(LO ,j)과 접속되어 있다.The integrating circuit S j uses the amplifier A 2 , the integrating capacitor C 21 , the integrating capacitor C 22 , the discharge switch SW 21 and the gain setting switch SW 22 . . The integrating capacitive element C 21 and the discharge switch SW 21 are They are connected in parallel to each other and are provided between the input terminal and the output terminal of the amplifier A 2 . In addition, the integrating capacitor C 22 and the gain setting switch SW 22 are connected in series to each other, so that the gain setting switch SW 22 is connected to the input terminal side of the amplifier A 2 . A 2 ) is provided between the input terminal and the output terminal. The input terminal of the amplifier A 2 is connected to the j-th row readout wiring L 0 , j .

방전용 스위치(SW21)에는 제어부(6)로부터 리셋용 배선(LR)을 경유한 리셋 제어 신호(Reset)가 주어진다. 리셋 제어 신호(Reset)는 화소 배열(10A)에 대응하는 NA개의 적분 회로(S1 ~ SNA), 및 화소 배열(10B)에 대응하는 NB개의 적분 회로(S1 ~ SNB) 각각의 방전용 스위치(SW21)의 개폐 동작을 지시하는 것이다. 게인 설정용 스위치(SW22)는 제어부(6)로부터 게인 설정용 배선(LG)을 경유한 게인 설정 신호(Gain)가 주어진다. 게인 설정 신호(Gain)는 화소 배열(10A)에 대응하는 NA개의 적분 회로(S1 ~ SNA), 및 화소 배열(10B)에 대응하는 NB개의 적분 회로(S1 ~ SNB) 각각의 게인 설정용 스위치(SW22)의 개폐 동작을 지시하는 것이다.The discharge switch SW 21 is given a reset control signal Reset from the control unit 6 via the reset wiring L R. The reset control signal Reset includes NA integrating circuits S 1 corresponding to the pixel array 10A. N NA integrated circuits S 1 corresponding to ˜S NA and the pixel array 10B. S NB ) instructs the opening and closing operation of each discharge switch SW 21 . The gain setting switch (SW 22 ) Gain setting wiring (L G ) from the control unit (6) The gain setting signal Gain is given. The gain setting signal Gain includes NA integrating circuits S 1 to S NA corresponding to the pixel array 10A, and NB integrating circuits S 1 corresponding to the pixel array 10B. S NB ) instructs the opening / closing operation of each gain setting switch SW 22 .

이 적분 회로(Sj)에서, 적분용 용량 소자(C21, C22) 및 게인 설정용 스위치(SW22)는 용량값이 가변인 귀환 용량부를 구성하고 있다. 즉, 게인 설정 신호(Gain)가 로 레벨이고 게인 설정용 스위치(SW22)가 열려 있을 때는 귀환 용량부의 용량값은 적분용 용량 소자(C21)의 용량값과 같다. 한편, 게인 설정 신호(Gain)가 하이 레벨로서 게인 설정용 스위치(SW22)가 닫혀져 있을 때는 귀환 용량부의 용량값은 적분용 용량 소자(C21, C22) 각각의 용량값의 합과 같다. 리셋 제어 신호(Reset)가 하이 레벨일 때에, 방전용 스위치(SW21)가 닫히고, 귀환 용량부가 방전되어, 적분 회로(Sj)로부터 출력되는 전압값이 초기화된다. 한편, 리셋 제어 신호(Reset)가 로 레벨일 때에, 방전용 스위치(SW21)가 열리고, 입력단에 입력된 전하가 귀환 용량부에 축적되고, 그 축적 전하량에 따른 전압값이 적분 회로(Sj)로부터 출력된다.In this integrating circuit S j , the integrating capacitors C 21 and C 22 and the gain setting switch SW 22 constitute a feedback capacitor having a variable capacitance value. That is, the gain setting signal Gain is at low level and the gain setting switch SW 22 is When it is open, the capacitance of the feedback capacitor is equal to the capacitance of the integrating capacitor C 21 . On the other hand, when the gain setting switch (Gain) is at a high level and the gain setting switch SW 22 is closed, the capacitance value of the feedback capacitance portion is equal to the sum of the capacitance values of the integrating capacitance elements C 21 and C 22 . When the reset control signal Reset is at the high level, the discharge switch SW 21 is closed, the feedback capacitor is discharged, and the voltage value output from the integrating circuit S j is initialized. On the other hand, when the reset control signal Reset is at the low level, the discharge switch SW 21 is opened, and the charge input to the input terminal is accumulated in the feedback capacitor portion, and the voltage value corresponding to the accumulated charge amount is integrated circuit S j. Is output from

홀딩 회로(Hj)는 입력용 스위치(SW31), 출력용 스위치(SW32) 및 홀딩용 용량 소자(C3)를 포함한다. 홀딩용 용량 소자(C3)의 일단은 접지되어 있다. 홀딩용 용량 소자(C3)의 타단은 입력용 스위치(SW31)를 통해 적분 회로(Sj)의 출력단과 접속되고, 출력용 스위치(SW32)를 통해 전압 출력용 배선(Lout)과 접속되어 있다. 입력용 스위치(SW31)에는 제어부(6)로부터 홀딩용 배선(LH)을 통과한 홀딩 제어 신호(Hold)가 주어진다. 홀딩 제어 신호(Hold)는 화소 배열(10A)에 대응하는 NA개의 홀딩 회로(H1 ~ HNA), 및 화소 배열(10B)에 대응하는 NB개의 홀딩 회로(H1 ~ HNB)의 입력용 스위치(SW31)의 개폐 동작을 지시하는 신호이다. 출력용 스위치(SW32)에는 제어부(6)로부터 제j열 선택용 배선(LH ,j)을 통과한 제j열 선택 제어 신호(Hsel(j))가 주어진다. 제j열 선택 제어 신호(Hsel(j))는 홀딩 회로(Hj)의 출력용 스위치(SW32)의 개폐 동작을 지시하는 신호이다.Holding circuit H j is Input switch (SW 31 ), output switch (SW 32 ) and holding capacitor (C 3 ) . One end of the holding capacitor C 3 is grounded. Of the holding capacitor C 3 The other end of the input switch (SW 31 ) Is connected to the output terminal of the integrating circuit S j , and the output switch SW 32 It is connected to the voltage output wiring L out via the said wiring. Switch input (SW 31), the holding wire (L H) for from the control unit 6 a The holding control signal Hold passed is given. The holding control signal Hold includes NA holding circuits H 1 corresponding to the pixel array 10A. To N NA and NB holding circuits H 1 corresponding to the pixel array 10B. H NB ) is a signal instructing the opening and closing operation of the input switch SW 31 . The output switch SW 32 is connected to the j-th column selection wiring L H , j from the control unit 6. The j th column selection control signal Hsel (j) is given. The j-th column selection control signal Hsel (j) is a signal for instructing the opening and closing operation of the output switch SW 32 of the holding circuit H j .

이 홀딩 회로(Hj)에서는 홀딩 제어 신호(Hold)가 하이 레벨로부터 로 레벨로 변하면, 입력용 스위치(SW31)가 닫힘 상태로부터 열림 상태로 변하고, 그 때에 입력단에 입력되어 있는 전압값이 홀딩용 용량 소자(C3)에 홀딩된다. 또, 제j열 선택 제어 신호(Hsel(j))가 하이 레벨일 때에, 출력용 스위치(SW32)가 닫히고, 홀딩용 용량 소자(C3)에 홀딩되어 있는 전압값이 전압 출력용 배선(Lout)에 출력된다.In the holding circuit H j , when the holding control signal Hold changes from the high level to the low level, the input switch SW 31 is turned on. It changes from the closed state to the open state, and the voltage value input at the input terminal at that time is held by the holding capacitor C 3 . In addition, when the j-th column selection control signal Hsel (j) is at a high level, the output switch SW 32 is turned off. It is closed and the voltage value held in the holding capacitor C 3 is output to the voltage output wiring L out .

제어부(6)는 화소 배열(10A(또는 10B))에 있어서 제m행의 (k-i+1)개의 화소(Pm ,i ~ Pm ,k) 각각의 수광 강도에 따른 전압값을 출력할 때에, 리셋 제어 신호(Reset)에 의해, (k-i+1)개의 적분 회로(Si ~ Sk) 각각의 방전용 스위치(SW21)를 일단 닫은 후에 열도록 지시한 후, 제m행 선택 제어 신호(Vsel(m))에 의해, 화소 배열(10A(10B))에 있어서 제m행의 (k-i+1)개의 화소(Pm ,i ~ Pm ,k) 각각의 독출용 스위치(SW1)를 소정 기간에 걸쳐 닫도록 지시한다. 제어부(6)는 그 소정 기간에 홀딩 제어 신호(Hold)에 의해, (k-i+1)개의 홀딩 회로(Hi ~ Hk) 각각의 입력용 스위치(SW31)를 닫힘 상태로부터 열림 상태로 변하도록 지시한다. 그리고 제어부(6)는 그 소정 기간 뒤에, 열 선택 제어 신호(Hsel(i) ~ Hsel(k))에 의해, (k-i+1)개의 홀딩 회로(Hi ~ Hk) 각각의 출력용 스위치(SW32)를 순차로 일정 기간만 닫도록 지시한다. 제어부(6)는 이상과 같은 제어를 각 행에 대해 순차로 행한다.The control unit 6 outputs a voltage value corresponding to the received light intensity of each of the (k-i + 1) pixels P m , i to P m , k in the m -th row in the pixel array 10A (or 10B). when, by the reset control signal (reset), (k-i + 1) of the integration circuit (S i Sk ) After instructing each of the discharge switches SW 21 to be closed once, the m- th row is arranged in the pixel array 10A (10B) by the mth row selection control signal Vsel (m). Read switch SW 1 of each of the (k-i + 1) pixels P m , i to P m , k in the row It is instructed to close over a predetermined period. Control unit 6 by a holding control signal (Hold) for the predetermined period of time, (k-i + 1) of the holding circuit (H i To H k ) Switch for each input (SW 31 ) Instructs to change from closed state to open state. And the control unit 6 by that after a predetermined period of time, the column selection control signal (Hsel (i) ~ Hsel (k)), (k-i + 1) of the holding circuit (H i ~ H k ) instructs each output switch SW 32 to be closed only for a certain period of time. The control part 6 performs the above control sequentially about each row.

이와 같이, 제어부(6)는 화소 배열(10A(10B))의 각 화소 블록에 포함되는 화소(P1 ,i ~ PM ,k) 각각의 독출용 스위치(SW1)의 개폐 동작을 제어함과 아울러, 신호 독출부(21A ~ 21L)에 있어서 전압값의 홀딩 동작 및 출력 동작을 제어한다. 이로 인해, 제어부(6)는 M×(k-i+1)개의 화소(P1 ,i ~ PM ,k) 각각의 포토다이오드(PD)에서 발생한 전하의 양에 따른 전압값을 각 프레임마다 신호 독출부(21A ~ 21L)로부터 반복하여 출력시킨다.As such, the controller 6 controls the opening / closing operation of the read switch SW 1 of each of the pixels P 1 , i to P M , k included in each pixel block of the pixel array 10A (10B). In addition, the signal reading units 21A to 21L control the holding operation and the output operation of the voltage value. For this reason, the control unit 6 generates a voltage value corresponding to the amount of charge generated in each photodiode PD of each of the M × (k−i + 1) pixels P 1 , i to P M , k . The signals are repeatedly output from the signal reading units 21A to 21L.

다음에, 고체 촬상 장치(1)의 동작에 대해 상세하게 설명한다. 고체 촬상 장치(1)에서는 제어부(6)에 의한 제어 하에서, M개의 행 선택 제어 신호(Vsel(1) ~ Vsel(M)), (NA+NB)개의 열 선택 제어 신호(Hsel(1) ~ Hsel(NA)) 및 Hsel(1) ~ Hsel(NB), 리셋 제어 신호(Reset) 및 홀딩 제어 신호(Hold) 각각이 소정의 타이밍에서 레벨 변화함으로써, 화소 배열(10A 및 10B)에 입사된 광의 상을 촬상하여 프레임 데이터가 얻어진다. 또한, 이하의 설명에 있어서, 게인 설정용 스위치(SW22)는 닫혀 있는 것으로 한다.Next, the operation of the solid-state imaging device 1 will be described in detail. In the solid-state imaging device 1, under the control of the control unit 6, M row selection control signals Vsel (1) to Vsel (M) and (NA + NB) column selection control signals Hsel (1) to Hsel (NA)) and Hsel (1) to Hsel (NB), the reset control signal Reset and the holding control signal Hold each level change at a predetermined timing, so that the light incident on the pixel arrays 10A and 10B Image data is captured to obtain frame data. In the following description, the gain setting switch SW 22 It is assumed to be closed.

도 7은 화소 배열(10A)의 제1열 ~ 제n열(도 3에 나타낸 경계선(E)으로부터 좌측의 화소 배열)에 포함되는 화소 블록의 동작과, 이 화소 블록에 대응하는 신호 출력부(20)의 동작을 설명하는 타이밍차트이다. 이 도면에는 위로부터 순서대로, (a) 적분 회로(Si ~ Sk) 각각의 방전용 스위치(SW21)의 개폐 동작을 지시하는 리셋 제어 신호(Reset), (b) 당해 화소 블록에 있어서 제1행의 화소(P1 ,i ~ P1 ,k) 각각의 독출용 스위치(SW1)의 개폐 동작을 지시하는 제1행 선택 제어 신호(Vsel(1)), (c) 당해 화소 블록에 있어서 제2행의 화소(P2 ,i ~ P2 ,k) 각각의 독출용 스위치(SW1)의 개폐 동작을 지시하는 제2행 선택 제어 신호(Vsel(2)), 및 (d) 홀딩 회로(Hi ~ Hk) 각각의 입력용 스위치(SW31)의 개폐 동작을 지시하는 홀딩 제어 신호(Hold)가 나타나 있다.FIG. 7 shows the operation of the pixel block included in the first to nth columns (the pixel array on the left side from the boundary line E shown in FIG. 3) of the pixel array 10A, and the signal output unit corresponding to the pixel block ( 20 is a timing chart illustrating the operation of step 20). In this figure, in order from the top, (a) Integrating circuit Si S k ) a reset control signal Reset for instructing the opening and closing operation of each discharge switch SW 21 , and (b) the pixels P 1 , i to P 1 , k of the first row in the pixel block. First row selection control signal Vsel (1) for instructing opening / closing operation of each read switch SW 1 , (c) Pixels P 2 , i to P 2 , of the second row in the pixel block. k) each dock chulyong switch (second row selection control signals (Vsel (2 which indicates the opening and closing operation of the SW 1))), and (d) a holding circuit (H i ~ H k ) The holding control signal Hold instructing the opening and closing operation of each input switch SW 31 is shown.

또, 이 도면에는 다시 계속해서 순서대로, (e) 홀딩 회로(Hi)의 출력용 스위치(SW32)의 개폐 동작을 지시하는 제i열 선택 제어 신호(Hsel(i)), (f) 홀딩 회로(Hj)의 출력용 스위치(SW32)의 개폐 동작을 지시하는 제j열 선택 제어 신호(Hsel(j)), (g) 홀딩 회로(Hk -2)의 출력용 스위치(SW32)의 개폐 동작을 지시하는 제(k-2)열 선택 제어 신호(Hsel(k-2)), (h) 홀딩 회로(Hk -1)의 출력용 스위치(SW32)의 개폐 동작을 지시하는 제(k-1)열 선택 제어 신호 Hsel(k-1), 및, (i) 홀딩 회로(Hk)의 출력용 스위치(SW32)의 개폐 동작을 지시하는 k열 선택 제어 신호(Hsel(k))가 나타나 있다. Incidentally, in this figure again and again, ( i ) holding of the i-th column selection control signals Hsel (i) and (f) for instructing the opening and closing operation of the output switch SW 32 of the holding circuit Hi; J- th column selection control signal Hsel (j) for instructing the opening and closing operation of the output switch SW 32 of the circuit H j , and (g) of the output switch SW 32 of the holding circuit H k -2 . (K-2) the column selection control signal Hsel (k-2) instructing the opening and closing operation, (h) the agent instructing the opening and closing operation of the output switch SW 32 of the holding circuit H k -1 ( k-1) column selection controlling signal Hsel (k-1), and, (i) a holding circuit (k column selection control signal (Hsel (k indicating the opening and closing operations of the output switch (SW 32) of the H k))) Is shown.

제1행의 (k-i+1)개의 화소(P1 ,i ~ P1 ,k) 각각의 포토다이오드(PD)에서 발생하여 접합 용량부에 축적된 전하의 독출은 이하와 같이 하여 행해진다. 시각 t10 전에는 M개의 행 선택 제어 신호(Vsel(1) ~ Vsel(M)), (k-i+1)개의 열 선택 제어 신호(Hsel(i) ~ Hsel(k)), 리셋 제어 신호(Reset) 및 홀딩 제어 신호(Hold) 각각은 로 레벨로 되어 있다.Reading of charges generated in the photodiodes PD of each of the (k-i + 1) pixels P 1 , i to P 1 , k in the first row and accumulated in the junction capacitor portion is performed as follows. . Before time t 10 , M row selection control signals (Vsel (1) to Vsel (M)), (k-i + 1) column selection control signals (Hsel (i) to Hsel (k)), and reset control signals ( Each of Reset) and holding control signal Hold is at a low level.

시각 t10으로부터 시각 t11까지의 기간, 제어부(6)로부터 리셋용 배선(LR)에 출력되는 리셋 제어 신호(Reset)가 하이 레벨로 되고, 이로 인해 (k-i+1)개의 적분 회로(Si ~ Sk) 각각에 있어서, 방전용 스위치(SW21)가 닫히고, 적분용 용량 소자(C21, C22)가 방전된다. 또, 시각 t11보다 후의 시각 t12로부터 시각 t15까지의 기간, 제어부(6)로부터 제1행 선택용 배선(LV ,1)에 출력되는 제1행 선택 제어 신호(Vsel(1))가 하이 레벨로 되고, 이로 인해 당해 화소 블록에 있어서 제1행의 (k-i+1)개의 화소(P1 ,i ~ P1,k) 각각의 독출용 스위치(SW1)가 닫힌다.During the period from the time t 10 to the time t 11 , the reset control signal Reset output from the control unit 6 to the reset wiring L R becomes high level, thereby causing (k−i + 1) integrating circuits. (S i In each of ~ S k ), the discharge switch SW 21 It is closed and the integrating capacitors C 21 and C 22 are discharged. In addition, the first row selection control signal Vsel (1) output from the control section 6 to the first row selection wiring L V , 1 from the period t 12 to the time t 15 after the time t 11 . Becomes high level, and the read switch SW 1 of each of the (k-i + 1) pixels P 1 , i to P 1, k in the first row is closed in the pixel block.

이 기간(t12 ~ t15) 내에 있어서, 시각 t13으로부터 시각 t14까지의 기간, 제어부(6)로부터 홀딩용 배선(LH)에 출력되는 홀딩 제어 신호(Hold)가 하이 레벨로 되고, 이로 인해 (k-i+1)개의 홀딩 회로(Hi ~ Hk) 각각에 있어서 입력용 스위치(SW31)가 닫힌다.This period (t 12 ~ In t 15 ), during the period from time t 13 to time t 14 , the holding control signal Hold output from the control section 6 to the holding wiring L H becomes a high level, thereby (k-i +1 holding circuits (H i ~ H k ) for each input switch SW 31 is closed.

기간(t12 ~ t15) 내에서는 제1행의 각 화소(P1 ,i)의 독출용 스위치(SW1)가 닫혀 있고, 각 적분 회로(Sj)의 방전용 스위치(SW21)가 열려 있다. 따라서, 그 때까지 화소(P1 ,j)의 포토다이오드(PD)에서 발생하여 접합 용량부에 축적되어 있던 전하는 그 화소(P1 ,j)의 독출용 스위치(SW1) 및 제j열 독출용 배선(LO ,j)을 통해, 적분 회로(Sj)의 적분용 용량 소자(C21, C22)에 전송되어 축적된다. 그리고 각 적분 회로(Sj)의 적분용 용량 소자(C21, C22)에 축적되어 있는 전하의 양에 따른 전압값이 적분 회로(Sj)의 출력단으로부터 출력된다. Duration (t 12 ~ In t 15 ), the read switch SW 1 of each pixel P 1 and i in the first row is Closed, the discharge switch (SW 21 ) of each integration circuit (S j ) Open. Accordingly, then the pixel (P 1, j) of the photodiode dock chulyong switch (SW 1) and the j-th column venom of the pixel (P 1, j) generated in (PD) charge accumulated in the unit junction capacitance to Output wiring (L O , j ) Through this, it is transferred to and accumulated in the integrating capacitors C 21 and C 22 of the integrating circuit S j . And a voltage value according to the amount of charges accumulated in each integration circuit integrating capacitive element (C 21, C 22) for of (S j) is output from the output terminal of the integrating circuit (S j).

그 기간(t12 ~ t15) 내의 시각 t14에, 홀딩 제어 신호(Hold)가 하이 레벨로부터 로 레벨로 변함으로써, (k-i+1)개의 홀딩 회로(Hi ~ Hk) 각각에 있어서, 입력용 스위치(SW31)가 닫힘 상태로부터 열림 상태로 변하고, 그 때에 적분 회로(Sj)의 출력단으로부터 출력되어 홀딩 회로(Hj)의 입력단에 입력되어 있는 전압값이 홀딩용 용량 소자(C3)에 홀딩된다.The period (t 12 ~ At time t 14 in the t 15), by holding the control signal (Hold) it is changed to the low level from the high level, (k-i + 1) of the holding circuit (H i ~ H k ), each switch for input SW 31 It changes from the closed state to the open state, and at that time, the voltage value output from the output terminal of the integrating circuit S j and input to the input terminal of the holding circuit H j is held in the holding capacitor C 3 .

그리고 기간(t12 ~ t15)의 후, 제어부(6)로부터 열 선택용 배선(LH ,i ~ LH ,k)에 출력되는 열 선택 제어 신호(Hsel(i) ~ Hsel(k))가, Hsel(k)로부터 개시되어 역순으로(즉, 열 번호가 내림순으로 되는 순서로) 일정 기간만 하이 레벨로 되고, 이로 인해 (k-i+1)개의 홀딩 회로(Hi ~ Hk) 각각의 출력용 스위치(SW32)가 역순으로 일정 기간만 닫히고, 각 홀딩 회로(Hj)의 홀딩용 용량 소자(C3)에 홀딩되어 있는 전압값은 출력용 스위치(SW32)를 경유하여 전압 출력용 배선(Lout)에 역순으로 출력된다. 이 전압 출력용 배선(Lout)에 출력되는 전압값(Vout)은 제1행의 (k-i+1)개의 화소(P1 ,i ~ P1 ,k)의 포토다이오드(PD)에 있어서 수광 강도를 나타내는 것이다. (k-i+1)개의 홀딩 회로(Hi ~ Hk) 각각으로부터 역순으로 출력된 전압값은 A/D 변환기(22A ~ 22L) 중 어느 것에 입력되고, 그 입력 전압값에 따른 디지털값으로 변환된다.And the period (t 12 ~ t 15 ), and then from the control section 6 to the line for selecting the heat L H , i to L H , k . The output column selection control signals Hsel (i) to Hsel (k) are started from Hsel (k) and go high level only for a predetermined period in the reverse order (i.e., in descending order of column numbers). (K-i + 1) holding circuits (H i) To H k ) Each output switch SW 32 is closed for a predetermined period in the reverse order, and the voltage value held in the holding capacitor C 3 of each holding circuit H j is for outputting the voltage via the output switch SW 32 . The wiring L out is output in the reverse order. The voltage value V out output to the voltage output wiring L out is in the photodiode PD of the (k-i + 1) pixels P 1 , i to P 1 , k in the first row. It shows the light receiving intensity. (k-i + 1) holding circuits (H i H k ), the voltage values output in the reverse order are input to any of the A / D converters 22A to 22L and converted into digital values corresponding to the input voltage values.

계속해서, 제2행의 (k-i+1)개의 화소(P2 ,i ~ P2 ,k) 각각의 포토다이오드(PD)에서 발생하여 접합 용량부에 축적된 전하의 독출이 이하와 같이 하여 행해진다.Subsequently, reading of charges generated in the photodiodes PD of each of the (k-i + 1) pixels P 2 , i to P 2 , k in the second row and accumulated in the junction capacitor portion is as follows. Is done.

상술한 동작에 있어서 열 선택 제어 신호(Hsel(k))가 하이 레벨로 되는 시각 t20으로부터, 열 선택 제어 신호(Hsel(i))가 한 번 하이 레벨로 되고 나서 로 레벨로 되는 시각보다 후의 시각 t21까지의 기간, 제어부(6)로부터 리셋용 배선(LR)에 출력되는 리셋 제어 신호(Reset)가 하이 레벨로 되고, 이로 인해 (k-i+1)개의 적분 회로(Si ~ Sk) 각각에 있어서, 방전용 스위치(SW21)가 닫혀서, 적분용 용량 소자(C21, C22)가 방전된다. 또, 시각 t21보다 후의 시각 t22로부터 시각 t25까지의 기간, 제어부(6)로부터 제2행 선택용 배선(LV ,2)에 출력되는 제2행 선택 제어 신호(Vsel(2))가 하이 레벨로 되고, 이로 인해 당해 화소 블록에 있어서 제2행의 (k-i+1)개의 화소(P2 ,i ~ P2 ,k) 각각의 독출용 스위치(SW1)가 닫힌다.In the above-described operation, from the time t 20 at which the column selection control signal Hsel (k) becomes the high level, it is later than the time at which the column selection control signal Hsel (i) becomes the high level after the high level has been once made high. In the period up to the time t 21 , the reset control signal Reset output from the control unit 6 to the reset wiring L R becomes high level, whereby (k−i + 1) integral circuits S i. In each of ~ S k ), the discharge switch SW 21 By closing, the integrating capacitors C 21 and C 22 Discharged. In addition, the second row selection control signal Vsel (2) output from the control section 6 to the second row selection wiring L V , 2 from the period t 22 to the time t 25 after the time t 21 . Becomes a high level, so that the read switch SW 1 of each of the (k-i + 1) pixels P 2 , i to P 2 , k in the second row of the pixel block is Closed.

이 기간(t22 ~ t25) 내에 있어서, 시각 t23으로부터 시각 t24까지의 기간, 제어부(6)로부터 홀딩용 배선(LH)에 출력되는 홀딩 제어 신호(Hold)가 하이 레벨로 되고, 이로 인해 (k-i+1)개의 홀딩 회로(Hi ~ Hk) 각각에 있어서 입력용 스위치(SW31)가 닫힌다.This period (t 22 ... In t 25 ), during the period from time t 23 to time t 24 , the holding control signal Hold output from the control part 6 to the holding wiring L H becomes a high level, thereby (k-i +1) of the holding circuit (H i ~ H k) closes the switch (SW 31 for input) in each.

그리고 기간(t22 ~ t25)의 후에, 제어부(6)로부터 열 선택용 배선(LH ,i ~ LH ,k)에 출력되는 열 선택 제어 신호(Hsel(i) ~ Hsel(k))가 Hsel(k)로부터 개시되어 역순으로 일정 기간만 하이 레벨로 되고, 이로 인해 (k-i+1)개의 홀딩 회로(Hi ~ Hk) 각각의 출력용 스위치(SW32)가 역순으로 일정 기간만 닫힌다. 이상과 같이 하여, 제2행의 (k-i+1)개의 화소(P2 ,i ~ P2 ,k) 각각의 포토다이오드(PD)에 있어서 수광 강도를 나타내는 전압값(Vout)이 전압 출력용 배선(Lout)에 출력된다. (k-i+1)개의 홀딩 회로(Hi ~ Hk) 각각으로부터 역순으로 출력된 전압값은 A/D 변환기(22A ~ 22L) 중 어느 것에 입력되고, 그 입력 전압값에 따른 디지털값으로 변환된다.After the period t 22 to t 25 , the column selection control signals Hsel (i) to Hsel (k) output from the control unit 6 to the column selection wirings L H , i to L H , k . It is started from Hsel (k) in reverse order, only a certain period of time and at a high level, causing (k-i + 1) of the holding circuit (H i ~ H k), each output switch (SW 32) Only a period of time is closed in reverse order. As described above, in the photodiode PD of each of the (k-i + 1) pixels P 2 , i to P 2 , k in the second row, the voltage value V out indicating the light receiving intensity is It is output to the voltage output wiring L out . (k-i + 1) holding circuits (H i H k ), the voltage values output in the reverse order are input to any of the A / D converters 22A to 22L and converted into digital values corresponding to the input voltage values.

도 8은 화소 배열(10A)의 제(n+1)열 ~ 제NA열, 및 화소 배열(10B)의 제1열 ~ 제NB열(도 3에 나타낸 경계선(E)으로부터 우측의 화소 배열)에 포함되는 화소 블록의 동작과, 이 화소 블록에 대응하는 신호 출력부(20)의 동작을 설명하는 타이밍차트이다. 이 도면에는 위로부터 순서대로, (a) 리셋 제어 신호(Reset), (b) 제1행 선택 제어 신호(Vsel(1)), (c) 제2행 선택 제어 신호(Vsel(2)), 및 (d) 홀딩 제어 신호(Hold)가 나타나 있다. 또한, 이 신호의 동작은 도 7(a) ~ (d)에 나타낸 바와 동일하고, 화소(P1 ,i ~ PM ,k), 적분 회로(Si ~ Sk), 및 홀딩 회로(Hi ~ Hk)의 동작도 또, 홀딩 회로(Hi ~ Hk)의 출력순을 제외하고 상술한 동작과 동일하므로, 이에 관한 상세한 설명을 생략한다.8 shows the (n + 1) th to NAth columns of the pixel array 10A, and the first to NB columns of the pixel array 10B (pixel array on the right side from the boundary line E shown in FIG. 3). Is a timing chart for explaining the operation of the pixel block included in the operation and the operation of the signal output unit 20 corresponding to this pixel block. In this figure, (a) reset control signal (Reset), (b) first row selection control signal (Vsel (1)), (c) second row selection control signal (Vsel (2)), And (d) holding control signal Hold. In addition, the operation of this signal is the same as that shown in Figs. 7A to 7D, and the pixels P 1 , i to P M , k and the integrating circuit Si ~ S k ), and holding circuit (H i The operation of ˜H k is also performed by the holding circuit H i. Except for the output order of ˜H k ), the operation is the same as that described above, and thus a detailed description thereof will be omitted.

또, 이 도면에는 다시 계속해서 순서대로, (e) 홀딩 회로(Hi)의 출력용 스위치(SW32)의 개폐 동작을 지시하는 제i열 선택 제어 신호(Hsel(i)), (f) 홀딩 회로(Hi+1)의 출력용 스위치(SW32)의 개폐 동작을 지시하는 제(i+1)열 선택 제어 신호(Hsel(i+1)), (g) 홀딩 회로(Hi +2)의 출력용 스위치(SW32)의 개폐 동작을 지시하는 제(i+2)열 선택 제어 신호(Hsel(i+2)), (h) 홀딩 회로(Hj)의 출력용 스위치(SW32)의 개폐 동작을 지시하는 제j열 선택 제어 신호(Hsel(j)), 및 (i) 홀딩 회로(Hk)의 출력용 스위치(SW32)의 개폐 동작을 지시하는 제k열 선택 제어 신호(Hsel(k))가 나타나 있다. Incidentally, in this figure again and again, ( i ) holding of the i-th column selection control signals Hsel (i) and (f) for instructing the opening and closing operation of the output switch SW 32 of the holding circuit Hi; circuit of the (i + 1) column selection control signal (Hsel (i + 1)), (g) a holding circuit (H i +2) for instructing opening and closing operations of the output switch (SW 32) of the (H i + 1) (I + 2) th column selection control signal Hsel (i + 2) for instructing the opening and closing operation of the output switch SW 32 of the output switch SW 32 and (h) the opening and closing of the output switch SW 32 of the holding circuit H j . J-th column selection control signal Hsel (j) for instructing operation, and (i) k- th column selection control signal Hsel (k for instructing opening / closing operation of output switch SW 32 of holding circuit Hk. )) Is shown.

제1행의 (k-i+1)개의 화소(P1 ,i ~ P1 ,k) 각각의 포토다이오드(PD)에서 발생하여 접합 용량부에 축적된 전하의 독출이 행해지고, 각 홀딩 회로(Hj)의 홀딩용 용량 소자(C3)에 홀딩되는 기간(t10 ~ t15)의 후, 제어부(6)로부터 열 선택용 배선(LH ,i ~ LH,k)에 출력되는 열 선택 제어 신호(Hsel(i) ~ Hsel(k))가, Hsel(i)로부터 개시되어 정순(正順)으로(즉, 열 번호사 오름순으로 되는 순서로) 일정 기간만 하이 레벨로 되고, 이로 인해 (k-i+1)개의 홀딩 회로(Hi ~ Hk) 각각의 출력용 스위치(SW32)가 정순으로 일정 기간만 닫히고, 각 홀딩 회로(Hj)의 홀딩용 용량 소자(C3)에 홀딩되어 있는 전압값은 출력용 스위치(SW32)를 경유하여 전압 출력용 배선(Lout)에 정순으로 출력된다. (k-i+1)개의 홀딩 회로(Hi ~ Hk) 각각으로부터 정순으로 출력된 전압값은 A/D 변환기(22A ~ 22L) 중 어느 것에 입력되고, 그 입력 전압값에 따른 디지털값으로 변환된다.The charges generated in the photodiodes PD of each of the (k-i + 1) pixels P 1 , i to P 1 , k in the first row and accumulated in the junction capacitor are read out, and each holding circuit ( The period held by the holding capacitor C 3 of H j (t 10 ~ After t 15 , the column selection control signals Hsel (i) to Hsel (k) output from the control unit 6 to the column selection wirings L H , i to L H, k are Hsel (i). It starts at jeongsun (正順) to a high level (i.e., the column number is four ascending order in the order that they are) only a certain period of time, causing (k-i + 1) of the holding circuit (H i ~ H k ) each output switch (SW 32 ) Only a certain period of time is closed in order, and the voltage value held in the holding capacitor C 3 of each holding circuit H j is output in the order of order to the voltage output wiring L out via the output switch SW 32 . do. (k-i + 1) holding circuits (H i H k ), the voltage value outputted in order from each of them is input to any of the A / D converters 22A to 22L and converted into a digital value according to the input voltage value.

계속해서, 제2행의 (k-i+1)개의 화소(P2 ,i ~ P2 ,k) 각각의 포토다이오드(PD)에서 발생하여 접합 용량부에 축적된 전하의 독출이 행해지고, 각 홀딩 회로(Hj)의 홀딩용 용량 소자(C3)에 홀딩되는 기간(t21 ~ t25)의 후, 제어부(6)로부터 열 선택용 배선(LH ,i ~ LH ,k)에 출력되는 열 선택 제어 신호(Hsel(i) ~ Hsel(k))가 Hsel(i)로부터 개시되어 정순으로 일정 기간만 하이 레벨로 되고, 이로 인해 (k-i+1)개의 홀딩 회로(Hi ~ Hk) 각각의 출력용 스위치(SW32)가 정순으로 일정 기간만 닫힌다. 이상과 같이 하여, 제2행의 (k-i+1)개의 화소(P2 ,i ~ P2 ,k) 각각의 포트다이오드(PD)에 있어서 수광 강도를 나타내는 전압값(Vout)이 전압 출력용 배선(Lout)에 출력된다. (k-i+1)개의 홀딩 회로(Hi ~ Hk) 각각으로부터 정순으로 가지고 출력된 전압값은 A/D 변환기(22A ~ 22L) 중 어느 것에 입력되고, 그 입력 전압값에 따른 디지털값으로 변환된다.Subsequently, the charges generated in the photodiodes PD of each of the (k-i + 1) pixels P 2 , i to P 2 , k in the second row and accumulated in the junction capacitor are read out. The period t 21 to be held in the holding capacitor C 3 of the holding circuit H j . ~ After t 25 , the column selection control signals Hsel (i) to Hsel (k) output from the control unit 6 to the column selection wirings L H , i to L H , k are transmitted from Hsel (i). It is disclosed as being jeongsun only a period of time at a high level, causing (k-i + 1) of the holding circuit (H i ~ H k ) Each output switch (SW 32 ) is closed for a certain period in order. As described above, in the port diode PD of each of the (k-i + 1) pixels P 2 , i to P 2 , k in the second row, the voltage value V out indicating the light receiving intensity is It is output to the voltage output wiring L out . (k-i + 1) holding circuits (H i H k ) and the voltage value outputted in sequence from each of them is input to any of the A / D converters 22A to 22L and converted into a digital value according to the input voltage value.

도 7 및 도 8에 나타낸 제1행 및 제2행에 대한 동작에 이어서, 그 후 제3행으로부터 제M행까지 동일한 동작이 행해져서, 1회의 촬상에서 얻어지는 화상을 나타내는 프레임 데이터가 얻어진다. 또, 제M행에 대해 동작이 종료되면, 다시 제1행으로부터 제M행까지의 범위에서 동일한 동작이 행해져서, 다음의 화상을 나타내는 프레임 데이터가 얻어진다. 이와 같이, 일정 주기로 동일한 동작을 반복함으로써, 당해 화소 블록이 수광한 광상의 2차원 강도 분포를 나타내는 전압값(Vout)이 전압 출력용 배선(Lout)에 출력되고, 반복하여 프레임 데이터가 얻어진다.Subsequent to the operations for the first row and the second row shown in Figs. 7 and 8, the same operation is then performed from the third row to the Mth row, thereby obtaining frame data representing an image obtained by one imaging. When the operation is finished for the Mth row, the same operation is performed again in the range from the first row to the Mth row to obtain frame data indicating the next image. As described above, by repeating the same operation at a constant period, the voltage value V out indicating the two-dimensional intensity distribution of the optical image received by the pixel block is reduced. It is output to the voltage output wiring L out , and frame data is obtained repeatedly.

계속해서, FIFO 데이터 버퍼(23A ~ 23L)의 동작에 대해 설명한다. 도 9는 화소 배열(10A)의 제1열 ~ 제n열(도 3에 나타낸 경계선(E)으로부터 좌측의 화소 배열)에 포함되는 화소 블록에 대응하여 마련된 FIFO 데이터 버퍼(23A ~ 23F)의 입출력 동작을 설명하는 타이밍차트이다. 이 도면에는 위로부터 순서대로, (a) A/D 변환기(22A ~ 22F)로부터 FIFO 데이터 버퍼(23A ~ 23F)에 디지털값이 기입되는 타이밍, (b) FIFO 데이터 버퍼(23A)에 기억된 디지털값이 독출되는 타이밍, (c) FIFO 데이터 버퍼(23B)에 기억된 디지털값이 독출되는 타이밍, (d) FIFO 데이터 버퍼(23C)에 기억된 디지털값이 독출되는 타이밍, (e) FIFO 데이터 버퍼(23D)에 기억된 디지털값이 독출되는 타이밍, (f) FIFO 데이터 버퍼(23E)에 기억된 디지털값이 독출되는 타이밍, 및 (g) FIFO 데이터 버퍼(23F)에 기억된 디지털값이 독출되는 타이밍이 나타나 있다.Subsequently, the operation of the FIFO data buffers 23A to 23L will be described. FIG. 9 shows input / output of FIFO data buffers 23A to 23F provided corresponding to pixel blocks included in the first to nth columns (pixel array on the left side from boundary line E shown in FIG. 3) of pixel array 10A. A timing chart describing the operation. In this figure, in order from the top, (a) timing at which digital values are written from the A / D converters 22A to 22F to the FIFO data buffers 23A to 23F, and (b) digital stored in the FIFO data buffer 23A. The timing at which the value is read, (c) The timing at which the digital value stored in the FIFO data buffer 23B is read out, (d) The timing at which the digital value stored in the FIFO data buffer 23C is read out, (e) The FIFO data buffer The timing at which the digital value stored in the 23D is read out, the timing at which the digital value stored in the FIFO data buffer 23E is read out, and the digital value stored in the FIFO data buffer 23F is read out. Timing is shown.

도 9(a)에 나타내는 바와 같이, A/D 변환기(22A ~ 22F)로부터 FIFO 데이터 버퍼(23A ~ 23F)로의 디지털값의 기입 동작은 FIFO 데이터 버퍼(23A ~ 23F)의 각각에 있어서 동시에 병행하여 행해진다. 그리고 화소 배열(10A, 10B)을 구성하는 제1행 ~ 제M행 중에서, 제m행에 대응하는 디지털값을 FIFO 데이터 버퍼(23A ~ 23F)에 기입하는 동작이 개시되는 타이밍(도면 중 시각 t30)과 거의 같은 타이밍에서, 그 전의 제(m-1)행에 대응하는 디지털값이, FIFO 데이터 버퍼(23A ~ 23F)로부터 데이터 버스(DB; 도 3 참조)를 통해 독출되기 시작한다.As shown in Fig. 9A, the write operation of the digital values from the A / D converters 22A to 22F to the FIFO data buffers 23A to 23F is performed simultaneously in each of the FIFO data buffers 23A to 23F. Is done. The timing at which the operation of writing the digital value corresponding to the mth row into the FIFO data buffers 23A to 23F from the first to Mth rows constituting the pixel arrays 10A and 10B is started (time t in the figure). At approximately the same timing as 30 ), the digital value corresponding to the previous (m-1) row starts reading from the FIFO data buffers 23A to 23F via the data bus DB (see FIG. 3).

이 때, FIFO 데이터 버퍼(23A ~ 23F)에 기억된 디지털값은 FIFO 데이터 버퍼(23F)로부터 개시되어 FIFO 데이터 버퍼(23A)까지, 화소 배열(10A, 10B)의 열 번호와 역순으로 독출된다. 구체적으로, FIFO 데이터 버퍼(23F)로부터의 독출 동작(도 9(g))이 종료된 후에 FIFO 데이터 버퍼(23E)로부터의 독출 동작이 개시되고(도 9(f)), FIFO 데이터 버퍼(23E)로부터의 독출 동작이 종료된 후에 FIFO 데이터 버퍼(23D)로부터의 독출 동작이 개시되고(도 9(e)), 그 후 FIFO 데이터 버퍼(23A)의 독출이 종료될 때까지(도 9(b)), 각 FIFO 데이터 버퍼로부터 디지털값이 이 순서로 독출된다.At this time, the digital values stored in the FIFO data buffers 23A to 23F are read out from the FIFO data buffer 23F and up to the FIFO data buffer 23A in the reverse order of the column numbers of the pixel arrays 10A and 10B. Specifically, after the read operation (FIG. 9 (g)) from the FIFO data buffer 23F is finished, the read operation from the FIFO data buffer 23E is started (FIG. 9 (f)), and the FIFO data buffer 23E is performed. After the read operation is completed, the read operation from the FIFO data buffer 23D is started (Fig. 9 (e)), and then until the readout of the FIFO data buffer 23A is terminated (Fig. 9 (b). )), Digital values are read from each FIFO data buffer in this order.

상술한 바와 같이, 신호 독출부(21A ~ 21F)의 각각에 있어서 홀딩되어 있는 각 열마다의 전압값은 대응하는 A/D 변환기(22A ~ 22F)에 열 번호와는 반대인 순서로 출력된다. 그리고 A/D 변환기(22A ~ 22F)로부터 출력된 디지털값은 동시에 병행하여 FIFO 데이터 버퍼(23A ~ 23F)에 기입되고, 데이터 버스(DB)를 통해 디지털값이 독출될 때에도, 이 순서로(즉 열 번호와는 역순으로) 독출된다. 따라서, 상기와 같이 FIFO 데이터 버퍼(23F)로부터 독출을 개시함으로써, 신호 출력부(20)는 화소 배열(10A)의 제1열로부터 제n열까지의 각 열에 대응하는 디지털값을, 제n열로부터 개시되어 제1열까지 순차로, 열 번호와는 역순으로 출력하게 된다.As described above, the voltage value for each column held in each of the signal reading sections 21A to 21F is output to the corresponding A / D converters 22A to 22F in the order opposite to the column numbers. The digital values output from the A / D converters 22A to 22F are simultaneously written in the FIFO data buffers 23A to 23F in parallel, and in this order even when the digital values are read out through the data bus DB. In reverse order with the column number). Therefore, by starting reading from the FIFO data buffer 23F as described above, the signal output section 20 receives the digital values corresponding to the respective columns from the first column to the nth column of the pixel array 10A in the nth column. Are output from the first to the first column, and are output in the reverse order from the column number.

FIFO 데이터 버퍼(23A ~ 23F)는 이와 같이 하여 제(m-1)행에 대응하는 디지털값을 데이터 버스(DB)에 출력한 후, 이 디지털값의 출력 동작과 병행하여 입력한 제m행에 대응하는 디지털값을, 도면 중 시각 t31(제m+1행에 대응하는 디지털값을 FIFO 데이터 버퍼(23A ~ 23F)에 기입하는 동작이 개시되는 타이밍)과 거의 같은 타이밍에서, 또한 제(m-1)행에 대응하는 디지털값을 출력했을 때와 같은 순서로, 데이터 버스(DB)에 출력한다. 이와 같은 동작이 제1행으로부터 제M행까지 행해짐으로써, 프레임 데이터가 데이터 버스(DB)에 출력된다. 또, 제M행에 대해 동작이 종료되면, 다시 제1행으로부터 제M행까지의 범위에서 동일한 동작이 행해져서, 다음의 화상을 나타내는 프레임 데이터가 출력된다. In this way, the FIFO data buffers 23A to 23F output the digital value corresponding to the (m-1) th row to the data bus DB, and then input the mth row in parallel with the output operation of the digital value. At the same timing as the corresponding digital value at time t 31 (the timing at which the operation of writing the digital value corresponding to the m + 1th row into the FIFO data buffers 23A to 23F is started), Output to the data bus DB in the same order as when the digital value corresponding to the line -1) was output. Such an operation is performed from the first row to the Mth row so that the frame data is output to the data bus DB. When the operation is finished for the Mth row, the same operation is performed again in the range from the first row to the Mth row, and frame data indicating the next image is output.

도 10은 화소 배열(10A)의 제(n+1)열 ~ 제NA열 및 화소 배열(10B)의 제1열 ~ 제NB열(도 3에 나타낸 경계선(E)으로부터 우측의 화소 배열)에 포함되는 화소 블록에 대응하여 마련된 FIFO 데이터 버퍼(23G ~ 23L)의 입출력 동작을 설명하는 타이밍차트이다. 이 도면에는 위로부터 순서대로, (a) A/D 변환기(22G ~ 22L)로부터 FIFO 데이터 버퍼(23G ~ 23L)에 디지털값이 기입되는 타이밍, (b) FIFO 데이터 버퍼(23G)에 기억된 디지털값이 독출되는 타이밍, (c) FIFO 데이터 버퍼(23H)에 기억된 디지털값이 독출되는 타이밍, (d) FIFO 데이터 버퍼(23I)에 기억된 디지털값이 독출되는 타이밍, (e) FIFO 데이터 버퍼(23J)에 기억된 디지털값이 독출되는 타이밍, (f) FIFO 데이터 버퍼(23K)에 기억된 디지털값이 독출되는 타이밍, 및 (g) FIFO 데이터 버퍼(23L)에 기억된 디지털값이 독출되는 타이밍이 나타나 있다.FIG. 10 shows the (n + 1) th to NAth columns of the pixel array 10A and the first to NB columns of the pixel array 10B (the pixel array on the right side from the boundary line E shown in FIG. 3). This is a timing chart for explaining input / output operations of the FIFO data buffers 23G to 23L provided corresponding to the pixel blocks included. In this figure, in order from the top, (a) timing at which digital values are written from the A / D converters 22G to 22L to the FIFO data buffers 23G to 23L, and (b) digital stored in the FIFO data buffer 23G. The timing at which the value is read, (c) The timing at which the digital value stored in the FIFO data buffer 23H is read out, (d) The timing at which the digital value stored in the FIFO data buffer 23I is read out, (e) The FIFO data buffer The timing at which the digital value stored in (23J) is read out, (f) The timing at which the digital value stored in the FIFO data buffer 23K is read out, and (g) The digital value stored in the FIFO data buffer 23L is read out. Timing is shown.

도 10(a)에 나타내는 바와 같이, A/D 변환기(22G ~ 22L)로부터 FIFO 데이터 버퍼(23G ~ 23L)로의 디지털값의 기입 동작은 FIFO 데이터 버퍼(23G ~ 23L)의 각각에 있어서 동시에 병행하여 행해진다. 그리고 화소 배열(10A, 10B)을 구성하는 제1행 ~ 제M행 중에서, 제m행에 대응하는 디지털값을 FIFO 데이터 버퍼(23G ~ 23L)에 기입하는 동작이 개시되는 타이밍(도면 중 시각 t30)과 거의 같은 타이밍에서, 그 전의 제(m-1)행에 대응하는 디지털값이, FIFO 데이터 버퍼(23G ~ 23L)로부터 데이터 버스(DB; 도 3 참조)를 통해 독출되기 시작한다.As shown in Fig. 10A, the operation of writing digital values from the A / D converters 22G to 22L to the FIFO data buffers 23G to 23L is performed in parallel with each of the FIFO data buffers 23G to 23L. Is done. The timing at which the operation of writing the digital value corresponding to the mth row into the FIFO data buffers 23G to 23L is started among the first to Mth rows constituting the pixel arrays 10A and 10B (time t in the figure). At about the same timing as 30 ), the digital value corresponding to the previous (m-1) row starts reading from the FIFO data buffers 23G to 23L via the data bus DB (see FIG. 3).

이 때, FIFO 데이터 버퍼(23G ~ 23L)에 기억된 디지털값은 FIFO 데이터 버퍼(23G)로부터 개시되어 FIFO 데이터 버퍼(23L)까지, 화소 배열(10A, 10B)의 열 번호에 대해 정순으로 독출된다. 구체적으로, FIFO 데이터 버퍼(23G)로부터의 독출 동작(도 10(b))이 종료된 후에 FIFO 데이터 버퍼(23H)로부터의 독출 동작이 개시되고(도 10(C)), FIFO 데이터 버퍼(23H)로부터의 독출 동작이 종료된 후에 FIFO 데이터 버퍼(23H)로부터의 독출 동작이 개시되고(도 10(d)), 그 후 FIFO 데이터 버퍼(23L)의 독출이 종료될 때까지(도 10(g)), 각 FIFO 데이터 버퍼로부터 디지털값이 이 순서로 독출된다.At this time, the digital values stored in the FIFO data buffers 23G to 23L are read out in order from the column numbers of the pixel arrays 10A and 10B starting from the FIFO data buffer 23G and up to the FIFO data buffer 23L. . Specifically, after the read operation (FIG. 10 (b)) from the FIFO data buffer 23G ends, the read operation from the FIFO data buffer 23H is started (FIG. 10 (C)), and the FIFO data buffer 23H is performed. After the read operation is completed, the read operation from the FIFO data buffer 23H is started (Fig. 10 (d)), and until the readout of the FIFO data buffer 23L is finished (Fig. 10 (g) )), Digital values are read from each FIFO data buffer in this order.

상술한 바와 같이, 신호 독출부(21G ~ 21L)의 각각에 있어서 홀딩되어 있는 각 열마다의 전압값은 대응하는 A/D 변환기(22G ~ 22L)에 열 번호에 대해 정순으로 출력된다. 그리고 A/D 변환기(22G ~ 22L)로부터 출력된 디지털값은 동시에 병행하여 FIFO 데이터 버퍼(23G ~ 23L)에 기입되고, 데이터 버스(DB)를 통해 디지털값이 독출될 때에도, 이 순서로(즉 열 번호에 대해 정순으로) 독출된다. 따라서, 상기와 같이 FIFO 데이터 버퍼(23G)로부터 독출을 개시함으로써, 신호 출력부(20)는 화소 배열(10A)의 제(n+1)열로부터, 제NA열 및 화소 배열(10B)의 제1열을 경유하여 제NB열까지의 각 열에 대응하는 디지털값을 정순으로, 즉 화소 배열(10A)의 제1열 내지 제n열의 각 열에 대응하는 디지털값의 출력순과는 반대인 순서로 순차 출력한다.As described above, the voltage value for each column held in each of the signal reading sections 21G to 21L is output in the order of the column numbers to the corresponding A / D converters 22G to 22L. The digital values output from the A / D converters 22G to 22L are simultaneously written in the FIFO data buffers 23G to 23L in parallel, and in this order even when the digital values are read out via the data bus DB (i.e., Are read in order of column number). Accordingly, by starting reading from the FIFO data buffer 23G as described above, the signal output unit 20 is configured to store the NA column and the pixel array 10B from the (n + 1) th column of the pixel array 10A. The digital values corresponding to each column up to the NB column via one column are in sequential order, that is, in the order in which the digital values corresponding to the respective columns of the first to nth columns of the pixel array 10A are reversed. Output

FIFO 데이터 버퍼(23G ~ 23L)는 이와 같이 하여 제(m-1)행에 대응하는 디지털값을 데이터 버스(DB)에 출력한 후, 이 디지털값의 출력 동작과 병행하여 입력한 제m행에 대응하는 디지털값을, 도면 중 시각 t31(제m+1행에 대응하는 디지털값을 FIFO 데이터 버퍼(23G ~ 23L)에 기입하는 동작이 개시되는 타이밍)과 거의 같은 타이밍에서, 또한 제(m-1)행에 대응하는 디지털값을 출력했을 때와 같은 순서로, 데이터 버스(DB)에 출력한다. 이와 같은 동작이 제1행으로부터 제M행까지 행해짐으로써, 프레임 데이터가 데이터 버스(DB)에 출력된다. 또, 제M행에 대해 동작이 종료되면, 다시 제1행으로부터 제M행까지의 범위에서 동일한 동작이 행해져서, 다음의 화상을 나타내는 프레임 데이터가 출력된다.In this way, the FIFO data buffers 23G to 23L output a digital value corresponding to the (m-1) th row to the data bus DB in this manner, and then input the mth row in parallel with the output operation of the digital value. At the same timing as the corresponding digital value at time t 31 (the timing at which the operation of writing the digital value corresponding to the m + 1th row into the FIFO data buffers 23G to 23L is started) in the drawing, Output to the data bus DB in the same order as when the digital value corresponding to the line -1) was output. Such an operation is performed from the first row to the Mth row so that the frame data is output to the data bus DB. When the operation is finished for the Mth row, the same operation is performed again in the range from the first row to the Mth row, and frame data indicating the next image is output.

이상에서 설명한 본 실시 형태의 고체 촬상 장치(1)에 의해 얻어지는 효과에 대해, 종래의 고체 촬상 장치에 있어서 과제와 함께 설명한다. 일반적으로, 고체 촬상 장치의 화소 배열에 요구되는 크기는 그 촬상 용도에 따라 다양하지만, 예를 들어 치과의 진단에 있어서 세팔로 촬영에서, 고체 촬상 장치의 화소 배열은 22㎝ 이상의 장척인 것이 요구된다. 세팔로 촬영에서는 환자의 두개골 및 상하 턱뼈의 위치 관계를 파악하고, 어느 부위를 발치(拔齒)할 것인지, 또는 환자의 교정 치료가 간단한지 어려운지 등의 정보를 얻지만, 그와 같은 정보를 얻기 위해서는 화소 배열의 상하 방향의 폭이 성인의 머리 부분의 거의 전체를 커버할 필요가 있기 때문이다.The effect obtained by the solid-state imaging device 1 of this embodiment demonstrated above is demonstrated with the subject in the conventional solid-state imaging device. In general, the size required for the pixel arrangement of the solid-state imaging device varies depending on the imaging purpose thereof, but for example, in cephalograph imaging in the dental diagnosis, the pixel arrangement of the solid-state imaging device is required to be 22 cm or more long. . The cephalograph captures the positional relationship between the skull and upper jaw bone of the patient and obtains information such as which areas to extract or whether the patient's orthodontic treatment is simple or difficult. This is because the width in the vertical direction of the pixel array needs to cover almost the entire head of the adult.

그러나 이와 같은 장척의 화소 배열이 요구되면, 고체 촬상 장치의 생산에 사용되는 반도체 웨이퍼의 직경에 의해서는 단일의 기판 상에 당해 화소 배열을 제작하는 것이 곤란한 경우가 있다. 이와 같은 경우, 화소 배열에 요구되는 치수보다 짧은 2매의 기판을 장척 방향에 늘어놓고, 각각의 화소 배열을 합쳐서 하나의 고체 촬상 장치로서 사용(이른바 타일링)함으로써, 요구 치수를 만족시킬 수 있다.However, if such a long pixel array is required, it may be difficult to produce the pixel array on a single substrate depending on the diameter of the semiconductor wafer used for the production of the solid-state imaging device. In such a case, the required dimensions can be satisfied by arranging two substrates shorter than the dimensions required for the pixel array in the long direction, and combining the respective pixel arrays as one solid-state imaging device (so-called tiling).

그렇지만 2매의 기판을 늘어놓아 사용하는 경우, 도 3에 나타낸 바와 같이 화소 배열끼리의 경계 부분(이음매)에 데드 에어리어(C)가 생기고 만다. 그리고 촬상 용도에 따라서는 이와 같은 데드 에어리어(C)의 위치에 제한이 있는 경우가 있다. 치과 진단에 있어서 X선 촬영의 경우, 도 11(a)에 나타나는 바와 같이 2개의 화소 배열(110A, 110B)가 상하 방향에 타일링되어 수평 방향에 평행 이동하면서 촬상을 행하지만, 화소 배열(110A, 110B)의 상하 방향의 폭이 서로 동일한 경우, 동일 도면 나타내는 바와 같이 화소 배열(110A)와 화소 배열(110B)의 경계 부분이 피사체(A)의 귀(耳) 근처를 통과하게 된다. 또한, 도면 중에 나타내는 영역(FA 및 FB)은 각각 화소 배열(110A 및 110B)에 의한 촬상 범위를 나타내고 있다. 세팔로 촬영에 있어서는 도 11(a)에 나타낸 피사체(A)의 턱으로부터 귀를 포함하는 근처까지의 영역(G)에 관한 정보가 중요하지만, 화소 배열(110A)과 화소 배열(110B)의 경계 부분이 영역(G)의 내부를 통과하는 것은 이 영역(G)에 관한 정보의 결핍으로 이어져 바람직하지 않다. 따라서, 이와 같은 경우에는 도 11(b)에 나타내는 바와 같이, 두 화소 배열(120A, 120B) 각각의 장척 방향의 폭을 서로 다르게 함으로써, 화소 배열끼리의 경계 부분, 즉 데드 에어리어의 이동 경로를 영역(G)으로부터 제외할 수 있다.However, when two substrates are used side by side, as shown in Fig. 3, the dead area C is generated at the boundary portions (seams) of the pixel arrays. And depending on the imaging use, there exists a limit in the position of such dead area C. In the dental diagnosis, as shown in FIG. 11A, the two pixel arrays 110A and 110B are tiled in the vertical direction and imaged while being moved in parallel in the horizontal direction. However, the pixel arrays 110A, When the widths in the vertical direction of the 110B are the same, as shown in the same figure, the boundary portion between the pixel array 110A and the pixel array 110B passes near the ear of the subject A. As shown in FIG. In addition, the area | regions FA and FB shown in the figure have shown the imaging range by pixel array 110A and 110B, respectively. In cephalographing, information about the area G from the jaw of the subject A to the vicinity of the ear shown in FIG. 11A is important, but the boundary between the pixel array 110A and the pixel array 110B is important. Passing the part inside the area G leads to a lack of information about this area G, which is undesirable. Therefore, in such a case, as shown in FIG. 11 (b), the widths of the two pixel arrays 120A and 120B in the long direction are different from each other, so that the boundary portions of the pixel arrays, i.e., the moving paths of the dead area are defined. It can be excluded from (G).

또, 타일링되는 두개의 화소 배열의 장척 방향의 폭을 서로 다르게 하는 것에는 다음과 같은 이점도 있다. 도 12(a)는 실리콘 웨이퍼(W)에 있어서, 장척 방향의 폭이 넓은 복수의 화소 배열(120A) 및 장척 방향의 폭이 좁은 복수의 화소 배열(120B)의 면붙임을 행한 형태를 나타내는 도면이다. 또, 도 12(b)는 실리콘 웨이퍼(W)에 있어서 장척 방향의 폭이 동일한 복수의 화소 배열(110)의 면붙임을 행한 형태를 나타내는 도면이다. 이 도면으로부터 명백한 바와 같이, 장척 방향의 폭이 동일한 복수의 화소 배열(110)을 면붙임하는 것보다도, 장척 방향의 폭이 넓은 복수의 화소 배열(120A)과, 장척 방향의 폭이 좁은 복수의 화소 배열(120B)을 조합하여 면붙임하는 쪽이, 실리콘 웨이퍼(W)에 있어서 쓸데없는 부분을 적게 하여, 보다 효율적으로 화소 배열을 취출할 수 있다.In addition, different widths of the long directions of the two tile arrays to be tiled also have the following advantages. FIG. 12A is a diagram illustrating a form in which a plurality of pixel arrays 120A having a wide long direction and a plurality of pixel arrays 120B having a narrow long direction are pasted in the silicon wafer W. FIG. to be. FIG. 12B is a diagram illustrating a form in which the plurality of pixel arrays 110 having the same width in the long direction are pasted in the silicon wafer W. As shown in FIG. As is apparent from this drawing, a plurality of pixel arrays 120A having a wider long direction and a plurality of narrower widths have a larger width than a surface paste of a plurality of pixel arrays 110 having the same width in a long direction. The surface pasting in combination with the pixel array 120B reduces the unnecessary portion of the silicon wafer W, so that the pixel array can be taken out more efficiently.

여기서, 상술한 타일링 방식을 실현하기 위해, PPS 방식의 고체 촬상 장치를 구성하는 2매의 기판을 각 화소 배열의 행 방향에 병치한 경우, 각 기판의 화소 배열의 장척 방향의 폭이 서로 다르면, 각 기판의 화소 배열의 열수가 서로 달라지게 되어, 이하에 설명하는 문제가 생긴다.Here, in order to realize the above-described tiling method, when two substrates constituting the PPS system solid-state imaging device are juxtaposed in the row direction of each pixel array, if the widths of the long array directions of the pixel array of each substrate are different from each other, The number of columns of the pixel array of each board | substrate differs, and the problem demonstrated below arises.

지금, 장척 방향의 폭이 넓은 일방의 화소 배열은 열수가 서로 동일한 8개의 화소 블록을 가지는 것으로 하고, 장척 방향의 폭이 좁은 타방의 화소 배열은 열수가 서로 동일한 4개 화소 블록을 가지는 것으로 한다. 도 13(a) ~ (h)는 일방의 화소 배열의 8개 화소 블록에 각각 대응하는 8개 FIFO 데이터 버퍼(1 ~ 8)로부터 디지털값이 출력되는 타이밍의 일례를 나타내는 타이밍차트이고, 도 13(i) ~ (l)은 타방의 화소 배열의 4개 화소 블록에 각각 대응하는 4개 FIFO 데이터 버퍼(9 ~ 12)로부터 디지털값이 출력되는 타이밍의 일례를 나타내는 타이밍차트이다. 통상, 일방의 기판 상에 형성된 화소 배열에 대응하는 FIFO 데이터 버퍼(1 ~ 8)에 의해 다른 하나의 출력 포트(Pa1)를 구성하고, 타방의 기판 상에 형성된 화소 배열에 대응하는 FIFO 데이터 버퍼(9 ~ 12)에 의해 다른 하나의 출력 포트(Pa2)를 구성하는 것이 일반적이지만, 그와 같은 구성으로 한 경우, 각 출력 포트(Pa1, Pa2)로부터 병행하여 디지털값을 출력할 때에, 모든 디지털값을 출력을 종료할 때까지 필요한 시간이 각 출력 포트(Pa1, Pa2)에서 다르다. 도 13에 나타내는 예에서는 시각 t4O에 있어서 출력 포트(Pa1)의 FIFO 데이터 버퍼(1) 및 출력 포트(Pa2)의 FIFO 데이터 버퍼(9)가 출력 동작을 개시하고 있으나, 출력 포트(Pa1)가 출력 포트(Pa2)보다 FIFO 데이터 버퍼의 수가 많기 때문에, 출력 포트(Pa1)의 출력동작이 종료되는 시각 t42는 출력 포트(Pa2)의 출력 동작이 종료되는 시각 t41보다 늦어진다. 따라서, 시각 t41 ~ t42의 동안, 출력 포트(Pa2)는 대기 상태로 되지 않을 수 없고, 1 프레임의 촬상에 필요한 시간이 길어지고 만다.Now, it is assumed that one pixel array having a long width in the long direction has eight pixel blocks with the same number of columns, and the other pixel array having a narrow width in the long direction has four pixel blocks with the same number of columns. 13A to 13H are timing charts showing an example of timings at which digital values are output from eight FIFO data buffers 1 to 8 respectively corresponding to eight pixel blocks of one pixel array. (i) to (l) are timing charts showing an example of timing at which digital values are output from four FIFO data buffers 9 to 12 respectively corresponding to four pixel blocks of the other pixel array. Normally, another output port Pa1 is formed by the FIFO data buffers 1 to 8 corresponding to the pixel array formed on one substrate, and the FIFO data buffer corresponding to the pixel array formed on the other substrate ( It is common to configure another output port Pa2 by 9 to 12). However, in such a configuration, when outputting digital values in parallel from each output port Pa1, Pa2, all digital values The time required to terminate the output is different at each output port (Pa1, Pa2). In the example shown in FIG. 13, the FIFO data buffer 1 of the output port Pa1 and the FIFO data buffer 9 of the output port Pa2 start the output operation at time t 4O . Since the number of FIFO data buffers is larger than that of the output port Pa2, the time t 42 at which the output operation of the output port Pa1 ends is It is later than the time t 41 at which the output operation of the output port Pa2 ends. Thus, time t 41 ~ During t 42 , the output port Pa2 is forced to the standby state, and the time required for imaging one frame becomes long.

이와 같은 문제점은, 일방의 출력 포트에 포함되는 화소 배열의 열수(FIFO 데이터 버퍼의 수)와, 타방의 출력 포트에 포함되는 화소 배열의 열수(FIFO 데이터 버퍼의 수)를 근접하게 함으로써(바람직하게는 동일하게 함으로써) 해결된다. 예를 들어, 도 14에 나타내는 바와 같이, 일방의 출력 포트(Pb1)에 6개의 FIFO 데이터 버퍼(1 ~ 6)를 할당하고, 이와 동수의 FIFO 데이터 버퍼(7 ~ 12)를 타방의 출력 포트(Pb2)에 할당함으로써, 모든 디지털값을 출력을 종료할 때까지 필요한 시간을 각 출력 포트(Pb1, Pb2)에서 동일하게 할 수 있다. 도 14에 나타내는 예에서는 시각 t50에 있어서 출력 포트(Pb1)의 FIFO 데이터 버퍼(1) 및 출력 포트(Pb2)의 FIFO 데이터 버퍼(7)가 출력 동작을 개시하고 있고, 출력 포트(Pb1)의 출력 동작이 종료되는 시각 t51은 출력 포트(Pb2)의 출력 동작이 종료되는 시각과 동일하게 된다.This problem is caused by making the number of columns (number of FIFO data buffers) of the pixel array included in one output port close to the number of columns (number of FIFO data buffers) of the pixel array included in the other output port (preferably). Is solved by the same). For example, as shown in Fig. 14, six FIFO data buffers 1 to 6 are allocated to one output port Pb1, and the same number of FIFO data buffers 7 to 12 are allocated to the other output port (Pb1). By allocating to Pb2), the time required until all digital values are outputted can be made the same at each output port Pb1, Pb2. In the example shown in FIG. 14, the FIFO data buffer 1 of the output port Pb1 and the FIFO data buffer 7 of the output port Pb2 start the output operation at the time t 50 . The time t 51 at which the output operation ends is equal to the time at which the output operation at the output port Pb2 ends.

이와 같은 점에 감안하여, 본 실시 형태의 고체 촬상 장치(1)에 있어서는 신호 출력부(20)의 FIFO 데이터 버퍼(23A ~ 23L)가, 각 화소(P)에서 발생한 전하의 양에 따른 디지털값을 데이터 버스(DB)에 출력할 때, 화소 배열(10A)의 제n열 이전의 각 열(즉 제1열로부터 제n열까지)에 대응하는 디지털값을 FIFO 데이터 버퍼(23A ~ 23F)로부터, 제(n+1)열 이후의 각 열 및 화소 배열(10B)의 제1열 내지 제NB열(즉, 화소 배열(10A)의 제(n+1)열로부터 제NA열 및 화소 배열(10B)의 제1열을 경유하여 제NB열까지)에 대응하는 디지털값을 FIFO 데이터 버퍼(23G ~ 23L)로부터, 각각 병행하여 출력한다. 이와 같이, 열수가 많은 화소 배열(10A)의 제1열과 제NA열 사이의 열(제n열)을 경계로 출력 동작을 분할하고 디지털값을 병행하여 출력시킴으로써, 분할된 일방의 영역(도 3에 있어서 경계선(E)으로부터 좌측의 영역)의 열수와, 분할된 타방의 영역(도 3에 있어서 경계선(E)으로부터 우측의 영역)의 열수를 서로 같거나 또는 가까운 열수로 할 수 있다.In view of the above, in the solid-state imaging device 1 of the present embodiment, the FIFO data buffers 23A to 23L of the signal output unit 20 have digital values corresponding to the amount of charges generated in each pixel P. FIG. Is output to the data bus DB, the digital values corresponding to the respective columns (i.e., the first to nth columns) before the nth column of the pixel array 10A are transferred from the FIFO data buffers 23A to 23F. Columns from the (n + 1) th column and the first to the NBth columns of the pixel array 10B (that is, the NA column and the pixel array from the (n + 1) th column of the pixel array 10A). The digital values corresponding to the column NB) via the first column of 10B) are output in parallel from the FIFO data buffers 23G to 23L, respectively. In this manner, by dividing the output operation at the boundary between the first column and the NA column (nth column) of the pixel array 10A having a large number of columns and outputting the digital values in parallel, one divided region (Fig. 3). The number of columns of the region on the left side from the boundary line E and the number of columns of the divided other region (the region on the right side from the boundary line E in FIG. 3) can be equal to or close to each other.

따라서, 본 실시 형태에 관한 고체 촬상 장치(1)에 의하면, 예를 들어 화소 배열(10A)의 제1열 내지 제NA열로부터 디지털값을 출력시키고, 이와 병행하여 화소 배열(10B)의 제1열 내지 제NB열로부터 디지털값을 출력시키는 방식에 비해, 출력 동작에 있어서 대기 시간을 제로에 가깝게 할 수 있고, 1 프레임의 촬상에 필요한 시간을 효과적으로 단축시킬 수 있다.Therefore, according to the solid-state imaging device 1 according to the present embodiment, for example, a digital value is output from the first to NAth columns of the pixel array 10A, and in parallel thereto, the first value of the pixel array 10B. Compared with the method of outputting the digital value from the column to the NB column, the standby time can be made close to zero in the output operation, and the time required for imaging of one frame can be effectively shortened.

이와 같은 효과는, 화소 배열(10A)에 있어서 제1열 내지 제n열의 열수가 화소 배열(10A)에 있어서 제(n+1)열 내지 제NA열의 열수와, 화소 배열(10B)에 있어서 제1열 내지 제NB열의 열수의 합과 동일한 경우에, 특히 현저하게 된다. 즉, 제n열을 경계로 분할된 일방의 영역(도 3에 있어서 경계선(E)으로부터 좌측의 영역)의 열수와, 타방의 영역(도 3에 있어서 경계선(E)으로부터 우측의 영역)의 열수를 동일하게 함으로써, 디지털값의 출력 동작에 있어서 대기 시간이 거의 제로로 되어, 1 프레임의 촬상에 필요한 시간을보다 효과적으로 단축시킬 수 있다.The effect is that the number of columns of the first to nth columns in the pixel array 10A is the number of columns of the (n + 1) to NAth columns in the pixel array 10A and the number of columns in the pixel array 10B. It becomes especially remarkable when it is equal to the sum of the number of columns of column 1 to column NB. That is, the number of columns of one region (region on the left side from boundary line E in FIG. 3) divided by the nth column and the number of columns of the other region (region on the right side from boundary line E in FIG. 3) By making the same, the waiting time becomes almost zero in the digital value output operation, and the time required for imaging one frame can be shortened more effectively.

또, 본 실시 형태에 관한 고체 촬상 장치(1)에서는 화소 배열(10A)의 제1열을 포함하는 하나 또는 복수의 연속된 열, 및 화소 배열(10B)의 제NB열을 포함하는 하나 또는 복수의 연속된 열이, X선 차폐 부재(5)에 의해 입사 X선으로부터 차폐된 불감 영역으로 되어 있다(예를 들어 도 4(b)를 참조). 신호 출력부(20)로부터 출력되는 디지털값 중에서, 이 불감 영역에 포함되는 화소와 대응하는 디지털값은 X선상과 관계 없는 무효 데이터로 된다.In the solid-state imaging device 1 according to the present embodiment, one or more contiguous columns including the first column of the pixel array 10A, and one or more convoluted columns including the NB th column of the pixel array 10B. The continuous row of becomes a dead zone shielded from the incident X-rays by the X-ray shielding member 5 (see, for example, FIG. 4 (b)). Of the digital values output from the signal output section 20, the digital values corresponding to the pixels included in this dead zone become invalid data irrespective of X-rays.

이와 같은 경우, 제n열을 경계로 분할된 일방의 영역에 있어서 디지털값의 출력순과, 타방의 영역에 있어서 디지털값의 출력순을 같은 순서로 하면, 다음과 같은 문제가 생긴다. 즉, 도 14에 있어서, X선 차폐 부재(5)에 기인하는 무효 데이터는 부호 Q1, Q2로 표시되는 개소(箇所)에 존재하지만, 동일 도면과 같이 각 열의 디지털값의 출력순을 쌍방 모두 정순(오름순)으로 하면, 일방의 포트(Pb1)로부터는 무효 데이터(Q1)가 최초로 출력되고, 타방의 포트(Pb2)에서는 무효 데이터(Q2)가 마지막에 출력되게 된다. 이와 같이, 디지털값의 출력순서에 있어서 무효 데이터(Q1, Q2)의 위치가 각 출력 포트(Pb1, Pb2)에서 서로 다르면, 다른 전자 회로에서 실시간 처리를 행할 때 장벽이 될 수 있다.In such a case, if the output order of the digital values in one region divided by the nth column and the output order of the digital values in the other region are in the same order, the following problems arise. That is, in FIG. 14, the invalid data resulting from the X-ray shielding member 5 exists at the locations indicated by the symbols Q1 and Q2, but the order of output of the digital values in each column is shown in the same order as in the same drawing. In ascending order, the invalid data Q1 is first outputted from one port Pb1, and the invalid data Q2 is finally outputted from the other port Pb2. In this way, if the positions of the invalid data Q1 and Q2 in the output order of the digital values differ from each other at the output ports Pb1 and Pb2, there may be a barrier when real time processing is performed in other electronic circuits.

이와 같은 문제점에 대해, 본 실시 형태에 관한 고체 촬상 장치(1)에서는 제n열을 경계로 분할된 일방의 영역(도 3에 있어서 경계선(E)으로부터 좌측의 영역)에 있어서 디지털값의 출력순과, 타방의 영역(도 3에 있어서 경계선(E)으로부터 우측의 영역)에 있어서 디지털값의 출력순이 서로 역순으로 되어 있다(도 7(e) ~ (i), 도 8(e) ~ (i), 도 9(b) ~ (g), 및 도 10(b) ~ (g)를 참조). 즉, 신호 출력부(20)는 화소 배열(10A)의 제1열로부터 제n열까지의 각 열에 대응하는 디지털값을, 제n열로부터 개시되어 제1열까지 순차로 출력시킴과 아울러, 화소 배열(10A)의 제(n+1)열로부터, 제NA열 및 화소 배열(10B)의 제1열을 경유하여 제NB열까지의 각 열에 대응하는 디지털값을, 화소 배열(10A)의 제1열 내지 제n열과는 반대인 순서로 순차 출력시키고 있다.In response to such a problem, in the solid-state imaging device 1 according to the present embodiment, the output order of the digital values in one region (the region on the left side from the boundary line E in FIG. 3) divided by the nth column as a boundary. And in the other area (the area on the right side from the boundary E in FIG. 3), the output order of the digital values is reversed from each other (Figs. 7 (e) to (i) and 8 (e) to (i). ), Figures 9 (b)-(g), and Figures 10 (b)-(g)). That is, the signal output unit 20 outputs digital values corresponding to each column from the first column to the nth column of the pixel array 10A in sequence from the nth column to the first column, A digital value corresponding to each column from the (n + 1) th column of the array 10A to the NB column via the NA column and the first column of the pixel array 10B is obtained from the pixel array 10A. Output is sequentially performed in the order opposite to the first to nth columns.

도 15는 각 FIFO 데이터 버퍼(23A ~ 23L)로부터의 이와 같은 디지털값의 출력순을 나타내는 타이밍차트이다. 도 15(a) ~ (f)는 FIFO 데이터 버퍼(23A ~ 23F)에 있어서 출력 타이밍을 나타내고 있고, 도 9(b) ~ (g)와 대응하고 있다. 또, 도 15(g) ~ (l)은 FIFO 데이터 버퍼(23G ~ 23L)에 있어서 출력 타이밍을 나타내고 있고, 도 10(b) ~ (g)와 대응하고 있다. 동일 도면을 참조하면, 시각 t6O에 있어서 출력 포트(Pc1)의 FIFO 데이터 버퍼(23F) 및 출력 포트(Pc2)의 FIFO 데이터 버퍼(23G)가 출력 동작을 개시하고 있고, 시각 t61에 있어서, FIFO 데이터 버퍼(23A 및 23L)의 독출이 완료함으로써 출력 포트(Pc1, Pc2)의 출력 동작이 종료된다. 이와 같은 순서로 신호 출력부(20)가 디지털값을 출력함으로써, 각 출력 포트(Pc1, Pc2)로부터의 무효 데이터(Q1, Q2)의 출력 타이밍을 서로 일치시킬 수 있으므로, 다른 전자 회로에서 실시간 처리를 용이하게 행할 수 있다.Fig. 15 is a timing chart showing the output order of such digital values from the respective FIFO data buffers 23A to 23L. 15A to 15F show output timings in the FIFO data buffers 23A to 23F, and correspond to Figs. 9B to 9G. 15 (g) to (l) show output timings in the FIFO data buffers 23G to 23L, and correspond to Figs. 10 (b) to (g). Referring to the same figure, the FIFO data buffer 23F of the output port Pc1 and the FIFO data buffer 23G of the output port Pc2 start the output operation at time t 6O , and at time t 61 , When the reading of the FIFO data buffers 23A and 23L is completed, the output operation of the output ports Pc1 and Pc2 is terminated. By outputting the digital value in this order, the signal output section 20 can match the output timings of the invalid data Q1 and Q2 from the respective output ports Pc1 and Pc2, so that other electronic circuits perform real-time processing. Can be easily performed.

또한, 본 실시 형태에 관한 고체 촬상 장치(1)에서는 반도체 기판(3A 및 3B)를 병치함으로써 화소 배열(10A, 10B)의 타일링을 행하고 있으나, 타일링의 방식으로서는 예를 들어 다음과 같은 것이 있다. 예를 들어 도 16(a)에 나타내는 바와 같이, 막 형상의 신틸레이터(4A, 4B)가 표면에 각각 증착된 반도체 기판(3A, 3B)을 동일 평면 상에서 인접시켜 늘어놓는다. 이 방식으로는 신틸레이터(4A, 4B)는 반도체 기판(3A, 3B)의 측면(엣지)에 조금 돌아 들어가므로, 데드 에어리어(C)의 폭은 화소 배열(10A, 10B) 각각의 가장 끝에 위치하는 화소(P)로부터 반도체 기판(3A, 3B) 각각의 엣지까지의 거리와, 반도체 기판(3A, 3B)의 엣지에 각각 돌아 들어간 신틸레이터(4A, 4B)의 당해 부분의 두께와, 반도체 기판(3A, 3B)의 사이에 확보되는 틈새(클리어런스)에 의해 결정된다.In addition, in the solid-state imaging device 1 according to the present embodiment, the pixel arrays 10A and 10B are tiled by juxtaposing the semiconductor substrates 3A and 3B. However, for example, the following is a tiling method. For example, as shown in Fig. 16 (a), the semiconductor substrates 3A and 3B in which the film-like scintillators 4A and 4B are deposited on the surface are arranged adjacent to each other on the same plane. In this manner, since the scintillators 4A and 4B slightly enter the side surfaces (edges) of the semiconductor substrates 3A and 3B, the width of the dead area C is located at the end of each of the pixel arrays 10A and 10B. The distance from the pixel P to the edge of each of the semiconductor substrates 3A and 3B, the thickness of the corresponding portion of the scintillators 4A and 4B, which have been returned to the edges of the semiconductor substrates 3A and 3B, respectively, and the semiconductor substrate It is determined by the clearance (clearance) secured between 3A and 3B.

또, 도 16(b)는 도 16(a)와 같이 동일 평면 상에 반도체 기판(3A, 3B)을 인접시켜 늘어놓는 방식을 나타내고 있으나, 반도체 기판(3A, 3B)이 병치된 후에 신틸레이터(4A, 4B)가 일괄하여 증착되어 있다는 점에서 도 16(a)에 나타낸 방식과는 다르다. 도 16(b)에 나타내는 방식으로는 반도체 기판(3A, 3B)을 늘어놓은 후에 신틸레이터(4A, 4B)를 증착하므로, 도 16(a)에 나타낸 방식에 비해, 반도체 기판(3A, 3B)의 엣지로의 신틸레이터(4A, 4B)의 돌아 들어감이 없는 분만큼 데드 에어리어(C)의 폭을 좁게 할 수 있다.In addition, Fig. 16 (b) shows a method of arranging the semiconductor substrates 3A and 3B adjacent to each other on the same plane as in Fig. 16 (a). However, after the semiconductor substrates 3A and 3B are juxtaposed, the scintillator ( The method shown in Fig. 16A is different in that 4A and 4B are collectively deposited. In the method shown in Fig. 16B, since the scintillators 4A and 4B are deposited after the semiconductor substrates 3A and 3B are lined up, the semiconductor substrates 3A and 3B are compared with the method shown in Fig. 16A. The width of the dead area C can be made narrower by the one where the scintillators 4A and 4B do not return to the edge of the edge.

또, 도 16(c)는 반도체 기판(3A)의 단부에 반도체 기판(3B)의 단부가 겹치도록 반도체 기판(3A, 3B)을 늘어놓는 방식을 나타내고 있다. 이 방식으로는 반도체 기판(3A, 3B)의 화소 배열(10A, 10B)의 일단의 수평 방향 위치가 서로 일치하도록 반도체 기판(3A, 3B)을 배치하면 된다. 이로 인해, 데드 에어리어(C)를 극히 좁게 할 수 있다.16C shows a manner in which the semiconductor substrates 3A and 3B are arranged so that the ends of the semiconductor substrate 3B overlap with the ends of the semiconductor substrate 3A. In this manner, the semiconductor substrates 3A and 3B may be arranged so that the horizontal positions of one ends of the pixel arrays 10A and 10B of the semiconductor substrates 3A and 3B coincide with each other. For this reason, the dead area C can be made extremely narrow.

본 발명에 의한 고체 촬상 장치는 상기한 실시 형태에 한정되는 것은 아니며, 그 밖에 다양한 변형이 가능하다. 예를 들어 상기 실시 형태에서는 신호 출력부(20)가 화소 배열(10A)의 제1열로부터 제n열까지의 각 열에 대응하는 디지털값을 역순으로 순차 출력시키고, 화소 배열(10A)의 제(n+1)열로부터 화소 배열(1B)의 제NB열까지의 각 열에 대응하는 디지털값을 정순으로 순차 출력시키고 있다. 화소 배열(10A, 10B)의 각 열에 대응하는 디지털값의 출력순은 이에 한정되지 않으며, 화소 배열(10A)의 제1열로부터 제n열까지의 각 열에 대응하는 디지털값을 정순으로 순차 출력시킴과 아울러, 화소 배열(10A)의 제(n+1)열로부터 화소 배열(10B)의 제NB열까지의 각 열에 대응하는 디지털값을 역순으로 순차 출력시켜도 된다. 이 경우, 도15에 나타낸 무효 데이터(Q1, Q2)의 출력 타이밍은 모두 각 행마다의 데이터의 선두(시각 t6O의 직후)로 되지만, 각 출력 보트(Pc1, Pc2)로부터의 무효 데이터(Q1, Q2) 출력 타이밍이 서로 일치하므로, 본 발명의 고체 촬상 장치에 의한 효과를 바람직하게 얻을 수 있다. 또, 각 출력 포트로부터의 데이터를, 하나의 데이터 버스에 동시에 흘리도록 기술하고 있으나, 각 출력 포트마다 분리한 데이터 버스를 마련해도 되고, 각각이 각 출력 포트에 접속된 2개의 데이터 버스를 병렬로 하여 마련해도 된다.The solid-state imaging device according to the present invention is not limited to the above embodiment, and various other modifications are possible. For example, in the above embodiment, the signal output unit 20 sequentially outputs the digital values corresponding to the columns from the first column to the nth column of the pixel array 10A in the reverse order, and the The digital values corresponding to each column from the n + 1) column to the NB column of the pixel array 1B are sequentially outputted. The order of outputting the digital values corresponding to the columns of the pixel arrays 10A and 10B is not limited thereto, and the digital values corresponding to the columns from the first to the nth columns of the pixel array 10A are sequentially output. In addition, the digital values corresponding to the columns from the (n + 1) th column of the pixel array 10A to the NBth column of the pixel array 10B may be sequentially output in reverse order. In this case, the output timings of the invalid data Q1 and Q2 shown in Fig. 15 are all the heads of the data for each row (just after the time t 6O ), but the invalid data Q1 from the respective output boats Pc1 and Pc2 are shown. , Q2) Since the output timings coincide with each other, the effect of the solid-state imaging device of the present invention can be preferably obtained. In addition, although the data from each output port is described to flow to one data bus simultaneously, a separate data bus may be provided for each output port, and two data buses connected to each output port in parallel can be provided. You may provide it by making it.

여기서, 상기 실시 형태에 의한 고체 촬상 장치에서는, 입사한 X선상에 따른 화상 데이터를 생성하는 고체 촬상 장치로서, 포토다이오드를 각각 포함하는 M×NA개(M 및 NA는 2 이상의 정수)의 화소가 M행 NA열에 2차원 배열되어 이루어지는 제1 화소 배열을 가지는 제1 기판과, 포토다이오드를 각각 포함하는 M×NB개(NB는 NA보다 작은 2 이상의 정수)의 화소가 M행 NB열에 2차원 배열되어 이루어지고, 그 제1열이 제1 화소 배열의 제NA열을 따라 배치된 제2 화소 배열을 가지는 제2 기판과, 제1 및 제2 화소 배열의 각 열마다 배치되고, 대응하는 열의 화소에 포함되는 포토다이오드와 독출용 스위치를 통해 접속된 (NA+NB)개의 독출용 배선과, 독출용 배선을 경유하여 입력된 전하의 양에 따른 전압값을 홀딩하고, 그 홀딩한 전압값을 하나 또는 복수의 아날로그/디지털 변환기에 의해 디지털값으로 변환하여 출력하는 신호 출력부와, 입사한 X선에 따라 신틸레이션 광을 발생하여 X선상을 광상으로 변환하고, 이 광상을 제1 및 제2 화소 배열에 출력하는 신틸레이터를 구비하고, 제1 화소 배열의 제1열을 포함하는 하나 또는 복수의 연속된 열, 및 제2 화소 배열의 제NB열을 포함하는 하나 또는 복수의 연속된 열이, 입사 X선으로부터 차폐된 불감 영역으로 되어 있고, 신호 출력부는 제1 화소 배열의 제1열로부터 제n열(2

Figure pct00008
n
Figure pct00009
NA)까지의 각 열에 대응하는 디지털값을, 제1열로부터 개시되어 제n열까지, 또는 제n열로부터 개시되어 제1열까지 순차로 출력함과 아울러, 이 출력과 병행하여, 제1 화소 배열의 제(n+1)열로부터, 제NA열 및 제2 화소 배열의 제1열을 경유하여 제NB열까지의 각 열에 대응하는 디지털값을, 제1 화소 배열의 제1열 내지 제n열과는 반대인 순서로 순차 출력하는 구성을 사용하고 있다.Here, in the solid-state imaging device according to the embodiment, as a solid-state imaging device for generating image data according to incident X-rays, M × NA pixels (M and NA are integers of 2 or more) each containing a photodiode are included. A first substrate having a first pixel array that is two-dimensionally arranged in M rows and NA columns, and M × NB pixels (NB is an integer of 2 or more smaller than NA) each containing a photodiode in two rows in M rows and NB columns. A second substrate having a second pixel array arranged along the NA column of the first pixel array, and arranged in each column of the first and second pixel arrays, and having a corresponding column of pixels; (NA + NB) readout wirings connected through a photodiode and a readout switch included in the circuit, and a voltage value corresponding to the amount of charge input via the readout wiring, and the held voltage value is one. Or multiple analog / digital converters A signal output unit for converting the digital value into a digital value by means of a digital signal, and a scintillator for generating the scintillation light according to the incident X-ray to convert the X-ray image into an optical image, and outputting the optical image to the first and second pixel arrays. And a dead region in which one or a plurality of consecutive columns including the first column of the first pixel array and one or a plurality of consecutive columns including the NB column of the second pixel array are shielded from incident X-rays. And the signal output section is arranged from the first column to the nth column (2 in the first pixel array).
Figure pct00008
n
Figure pct00009
Outputs a digital value corresponding to each column up to NA) from the first column to the nth column, or sequentially from the nth column to the first column, and in parallel with this output, the first pixel The digital values corresponding to each column from the (n + 1) th column of the array to the NBth column via the NAth column and the first column of the second pixel array are assigned to the first to nth columns of the first pixel array. It uses a configuration that outputs sequentially in the reverse order of the columns.

또, 상기한 고체 촬상 장치는, 제1 화소 배열에 있어서 제1열 내지 제n열의 열수가, 제1 화소 배열에 있어서 제(n+1)열 내지 제NA열의 열수와, 제2 화소 배열에 있어서 제1열 내지 제NB열의 열수의 합과 동일한 구성으로 해도 된다. 즉, 제n열을 경계로 분할된 일방 영역의 열수와 타방 영역의 열수를 같게 함으로써, 디지털값의 출력 동작에 있어서 대기 시간이 거의 제로로 되어, 1 프레임의 촬상에 필요한 시간을 보다 효과적으로 단축시킬 수 있다.In the above-described solid-state imaging device, the number of columns in the first to nth columns in the first pixel array is the number of columns in the (n + 1) to NA columns and the second pixel array in the first pixel array. In this case, the configuration may be the same as the sum of the number of columns of the first to the NB columns. That is, by making the number of columns of one region divided by the nth column equal to the number of columns of the other region, the waiting time becomes almost zero in the operation of outputting a digital value, thereby effectively reducing the time required for imaging of one frame. Can be.

본 발명은 두 장의 기판 상에 형성된 각 화소 배열이 행 방향에 타일링된 구성을 구비하는 고체 촬상 장치에 있어서, 1 프레임의 촬상에 필요한 시간이 단축되는 고체 촬상 장치로서 사용 가능하다.The present invention can be used as a solid-state imaging device in which the time required for imaging of one frame is shortened in the solid-state imaging device having a configuration in which each pixel array formed on two substrates is tiled in the row direction.

1ㆍㆍㆍ고체 촬상 장치,
2ㆍㆍㆍ기재,
3A, 3Bㆍㆍㆍ반도체 기판,
4A, 4Bㆍㆍㆍ신틸레이터,
5ㆍㆍㆍX선 차폐 부재,
6ㆍㆍㆍ제어부,
10A, 10Bㆍㆍㆍ화소 배열,
20ㆍㆍㆍ신호 출력부,
21A ~ 21Lㆍㆍㆍ신호 독출부,
22A ~ 22LㆍㆍㆍA/D 변환기,
23A ~ 23LㆍㆍㆍFIFO 데이터 버퍼,
30A, 30Bㆍㆍㆍ주사 시프트 레지스터,
31A, 31Bㆍㆍㆍ독출 시프트 레지스터,
10OㆍㆍㆍX선 촬상 시스템,
104ㆍㆍㆍ선회 암,
106ㆍㆍㆍX선 발생 장치,
113ㆍㆍㆍ슬라이드 기구,
Aㆍㆍㆍ피사체,
A2ㆍㆍㆍ앰프,
Bㆍㆍㆍ이동 방향,
Cㆍㆍㆍ데드 에어리어,
C21, C22ㆍㆍㆍ적분용 용량 소자,
C3ㆍㆍㆍ홀딩용 용량 소자,
DBㆍㆍㆍ데이터 버스,
H1 ~ HNA, H1 ~ HNB ㆍㆍㆍ홀딩 회로,
LG ㆍㆍㆍ게인 설정용 배선,
LHㆍㆍㆍ홀딩용 배선,
LH ,jㆍㆍㆍ제j열 선택용 배선,
LO ,jㆍㆍㆍ제j열 독출용 배선,
Loutㆍㆍㆍ전압 출력용 배선,
L Rㆍㆍㆍ리셋용 배선,
LV ,mㆍㆍㆍ제m행 선택용 배선,
P, Pm ,jㆍㆍㆍ화소,
Pa1, Pa2, Pb1, Pb2, Pc1, Pc2ㆍㆍㆍ출력 포트,
PDㆍㆍㆍ포트다이오드,
Q1, Q2ㆍㆍㆍ무효 데이터,
Resetㆍㆍㆍ리셋 제어 신호,
S1 ~ SNA, S1 ~ SNBㆍㆍㆍ적분 회로,
SW1ㆍㆍㆍ독출용 스위치,
SW21ㆍㆍㆍ방전용 스위치,
SW22ㆍㆍㆍ게인 설정용 스위치,
SW31ㆍㆍㆍ입력용 스위치,
SW32ㆍㆍㆍ출력용 스위치,
Wㆍㆍㆍ실리콘 웨이퍼.1 ... solid-state imaging device,
2 ...
3A, 3B ... semiconductor substrate,
4A, 4B ... scintillator,
5. X-ray shield member,
6 ... control unit,
10A, 10B ... pixel arrangement,
20 signal output unit,
21 A to 21 L ... signal reading section,
22 A to 22 L ... A / D converter,
23 A to 23 L FIFO data buffer,
30A, 30B ... scan shift register,
31A, 31B ... Read shift register,
100 X-ray imaging system,
104 ... turning cancer
106 X-ray generator,
113 Slide mechanisms,
A ...
A 2...
B ... movement direction,
C ... dead area,
C 21 , C 22 Integral capacitive element,
C 3...
DB data bus,
H 1 ~ H NA , H 1 ~ H NB ㆍ ㆍ · holding circuit,
L G ㆍ ㆍ ・ Gain setting wiring,
L H...
L H , j ... j- th column selection wiring,
L O , j...
L out...
L R...
L V , m ... m- th line selection wiring,
P, P m , j
Pa1, Pa2, Pb1, Pb2, Pc1, Pc2 ... output port,
PD ... port diode,
Q1, Q2 ... invalid data,
Reset ... reset control signal,
S 1 ~ S NA , S 1 S NB Integral circuit,
SW 1 ㆍ · Reading switch,
SW 21 ㆍ · discharge switch,
SW 22 ... gain setting switch,
SW 31 ㆍ · Input switch,
SW 32 ... output switch,
W ... silicon wafer.

Claims (2)

입사한 X선상(線像)에 따른 화상 데이터를 생성하는 고체 촬상 장치로서,
포토다이오드를 각각 포함하는 M×NA개(M 및 NA는 2 이상의 정수)의 화소가 M행 NA열에 2차원 배열되어 이루어지는 제1 화소 배열을 가지는 제1 기판과,
포토다이오드를 각각 포함하는 M×NB개(NB는 NA보다 작은 2 이상의 정수)의 화소가 M행 NB열에 2차원 배열되어 이루어지고, 그 제1열이 상기 제1 화소 배열의 제NA열을 따라 배치된 제2 화소 배열을 가지는 제2 기판과,
상기 제1 및 제2 화소 배열의 각 열마다 배치되고, 대응하는 열의 상기 화소에 포함되는 상기 포토다이오드와 독출용 스위치를 통해 접속된 (NA+NB)개의 독출용 배선과,
상기 독출용 배선을 경유하여 입력된 전하의 양에 따른 전압값을 홀딩하고, 그 홀딩한 전압값을 하나 또는 복수의 아날로그/디지털 변환기에 의해 디지털값으로 변환하여 출력하는 신호 출력부와,
입사한 X선에 따라 신틸레이션 광을 발생하여 상기 X선상을 광상(光像)으로 변환하고, 이 광상을 상기 제1 및 제2 화소 배열에 출력하는 신틸레이터를 구비하고,
상기 제1 화소 배열의 제1열을 포함하는 하나 또는 복수의 연속된 열, 및 상기 제2 화소 배열의 제NB열을 포함하는 하나 또는 복수의 연속된 열이, 입사 X선으로부터 차폐(遮蔽)된 불감(不感) 영역으로 되어 있고,
상기 신호 출력부는 상기 제1 화소 배열의 제1열로부터 제n열(2
Figure pct00010
n
Figure pct00011
NA)까지의 각 열에 대응하는 상기 디지털값을, 제1열로부터 개시되어 제n열까지, 또는 제n열로부터 개시되어 제1열까지 순차로 출력함과 아울러, 이 출력과 병행하여, 상기 제1 화소 배열의 제(n+1)열로부터, 제NA열 및 상기 제2 화소 배열의 제1열을 경유하여 제NB열까지의 각 열에 대응하는 상기 디지털값을, 상기 제1 화소 배열의 제1열 내지 제n열과는 반대인 순서로 순차 출력하는 것을 특징으로 하는 고체 촬상 장치.A solid-state imaging device for generating image data according to an incident X-ray image,
A first substrate having a first pixel array in which M × NA pixels (M and NA are integers of 2 or more) each including a photodiode are two-dimensionally arranged in M rows and NA columns;
M × NB pixels each including a photodiode (NB is an integer of 2 or more smaller than NA) are arranged in two-dimensional arrays in M rows and NB columns, and the first column is along the NA column of the first pixel array. A second substrate having a second pixel array disposed thereon;
(NA + NB) readout wiring lines, arranged for each column of the first and second pixel arrays and connected to the photodiode included in the pixel of a corresponding column through a readout switch,
A signal output unit which holds a voltage value corresponding to the amount of charge input via the readout wiring, converts the held voltage value into a digital value by one or a plurality of analog / digital converters, and outputs the digital value;
A scintillator which generates scintillation light according to the incident X-rays, converts the X-ray image into an optical image, and outputs the optical image to the first and second pixel arrays,
One or a plurality of consecutive columns including the first column of the first pixel array and one or a plurality of consecutive columns including the NB column of the second pixel array are shielded from incident X-rays. Has become a dead zone,
The signal output unit may include the nth column (2) from the first column of the first pixel array.
Figure pct00010
n
Figure pct00011
The digital value corresponding to each column up to NA) is sequentially output from the first column to the nth column, or from the nth column to the first column, and in parallel with this output. The digital value corresponding to each column from the (n + 1) th column of the one pixel array to the NBth column via the NA column and the first column of the second pixel array is defined as the first pixel array of the first pixel array. A solid-state imaging device characterized by outputting sequentially in the order opposite to the first to nth columns. 청구항 1에 있어서,
상기 제1 화소 배열에 있어서 제1열 내지 제n열의 열수가, 상기 제1 화소 배열에 있어서 제(n+1)열 내지 제NA열의 열수와, 상기 제2 화소 배열에 있어서 제1열 내지 제NB열의 열수의 합과 같은 것을 특징으로 하는 고체 촬상 장치.The method according to claim 1,
The number of columns of the first to nth columns in the first pixel array is the number of columns of the (n + 1) to NA-th columns in the first pixel array, and the first to nth columns in the second pixel array. The same as the sum of the number of columns of NB columns.
KR1020107017324A 2008-06-18 2009-06-11 Solid-state image pickup device KR101552367B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008159363A JP5101402B2 (en) 2008-06-18 2008-06-18 Solid-state imaging device
JPJP-P-2008-159363 2008-06-18

Publications (2)

Publication Number Publication Date
KR20110026409A true KR20110026409A (en) 2011-03-15
KR101552367B1 KR101552367B1 (en) 2015-09-10

Family

ID=41434051

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107017324A KR101552367B1 (en) 2008-06-18 2009-06-11 Solid-state image pickup device

Country Status (7)

Country Link
US (1) US8368028B2 (en)
EP (2) EP2727532B1 (en)
JP (1) JP5101402B2 (en)
KR (1) KR101552367B1 (en)
CN (2) CN103142241B (en)
TW (1) TWI442906B (en)
WO (1) WO2009154136A1 (en)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5642451B2 (en) * 2010-08-18 2014-12-17 富士フイルム株式会社 Portable radiography equipment set, portable radiography equipment
US9357972B2 (en) 2012-07-17 2016-06-07 Cyber Medical Imaging, Inc. Intraoral radiographic sensors with cables having increased user comfort and methods of using the same
JP2013201309A (en) * 2012-03-26 2013-10-03 Seiko Npc Corp Semiconductor optical sensor device
US20130259194A1 (en) * 2012-03-30 2013-10-03 Kwok L. Yip Hybrid slot-scanning grating-based differential phase contrast imaging system for medical radiographic imaging
US9357975B2 (en) 2013-12-30 2016-06-07 Carestream Health, Inc. Large FOV phase contrast imaging based on detuned configuration including acquisition and reconstruction techniques
US10578563B2 (en) 2012-12-21 2020-03-03 Carestream Health, Inc. Phase contrast imaging computed tomography scanner
US9724063B2 (en) 2012-12-21 2017-08-08 Carestream Health, Inc. Surrogate phantom for differential phase contrast imaging
US10096098B2 (en) 2013-12-30 2018-10-09 Carestream Health, Inc. Phase retrieval from differential phase contrast imaging
US9700267B2 (en) 2012-12-21 2017-07-11 Carestream Health, Inc. Method and apparatus for fabrication and tuning of grating-based differential phase contrast imaging system
US9494534B2 (en) 2012-12-21 2016-11-15 Carestream Health, Inc. Material differentiation with phase contrast imaging
US9907524B2 (en) 2012-12-21 2018-03-06 Carestream Health, Inc. Material decomposition technique using x-ray phase contrast imaging system
JP2014192320A (en) * 2013-03-27 2014-10-06 Sony Corp Imaging device and imaging display system
NL2010770C2 (en) * 2013-04-18 2014-10-21 Gentleceph B V A method of taking an x-ray image, and an x-ray device.
JP6127935B2 (en) * 2013-11-27 2017-05-17 株式会社島津製作所 X-ray equipment
JP2016019708A (en) * 2014-07-16 2016-02-04 浜松ホトニクス株式会社 Solid-state imaging device, x-ray imaging system, and solid-state imaging device driving method
US9526468B2 (en) * 2014-09-09 2016-12-27 General Electric Company Multiple frame acquisition for exposure control in X-ray medical imagers
US10825848B2 (en) * 2015-09-11 2020-11-03 Teledyne Digital Imaging, Inc Image sensor and a method to manufacture thereof
JP6515152B2 (en) * 2017-08-30 2019-05-15 浜松ホトニクス株式会社 Intraoral sensor and method of manufacturing intraoral sensor
CN108919608B (en) * 2018-06-27 2023-07-25 上海联影医疗科技股份有限公司 Exposure flow control method, device, equipment and medium

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5436458A (en) * 1993-12-06 1995-07-25 Minnesota Mining And Manufacturing Company Solid state radiation detection panel having tiled photosensitive detectors arranged to minimize edge effects between tiles
GB2289983B (en) * 1994-06-01 1996-10-16 Simage Oy Imaging devices,systems and methods
US6035013A (en) * 1994-06-01 2000-03-07 Simage O.Y. Radiographic imaging devices, systems and methods
US5693948A (en) * 1995-11-21 1997-12-02 Loral Fairchild Corporation Advanced CCD-based x-ray image sensor system
JP2000032357A (en) * 1998-07-08 2000-01-28 Hamamatsu Photonics Kk Solid-state image pickup device
JP4724313B2 (en) * 2001-05-18 2011-07-13 キヤノン株式会社 Imaging apparatus, radiation imaging apparatus, and radiation imaging system using the same
JP3931314B2 (en) 2002-12-27 2007-06-13 朝日レントゲン工業株式会社 Dental X-ray equipment
CN100531294C (en) * 2003-01-16 2009-08-19 皇家飞利浦电子股份有限公司 Array of sensor elements
US7123687B2 (en) * 2003-04-10 2006-10-17 Varian Medical Systems Technologies, Inc. Method for displaying digital X-ray image data at high resolution
JP2005197379A (en) * 2004-01-06 2005-07-21 Sony Corp Solid state imaging device and signal processing circuit
KR101218521B1 (en) * 2004-05-11 2013-01-18 하마마츠 포토닉스 가부시키가이샤 Radiation imaging element and radiation imaging device including the same
JP4442578B2 (en) 2006-03-14 2010-03-31 ソニー株式会社 AD conversion device, physical quantity distribution detection device, and imaging device
JP4808557B2 (en) * 2006-07-04 2011-11-02 浜松ホトニクス株式会社 Solid-state imaging device

Also Published As

Publication number Publication date
JP5101402B2 (en) 2012-12-19
CN103142241A (en) 2013-06-12
WO2009154136A1 (en) 2009-12-23
CN102056543B (en) 2013-02-13
EP2305119B1 (en) 2014-04-02
CN102056543A (en) 2011-05-11
TWI442906B (en) 2014-07-01
KR101552367B1 (en) 2015-09-10
US8368028B2 (en) 2013-02-05
JP2010000136A (en) 2010-01-07
TW201014574A (en) 2010-04-16
EP2305119A4 (en) 2013-01-16
EP2727532B1 (en) 2017-07-26
US20110135057A1 (en) 2011-06-09
EP2727532A1 (en) 2014-05-07
CN103142241B (en) 2014-12-17
EP2305119A1 (en) 2011-04-06

Similar Documents

Publication Publication Date Title
KR20110026409A (en) Solid-state image pickup device
TWI480023B (en) Medical X - ray imaging system
KR101599564B1 (en) X-ray imaging system for medical use
US8953745B2 (en) Solid-state image pickup apparatus and X-ray inspection system
US8477907B2 (en) Solid-state image pickup apparatus and X-ray inspection system
JP5650349B1 (en) Medical X-ray imaging system
CN109561874B (en) Solid-state imaging device, radiation imaging system, and solid-state imaging device control method
JP5468114B2 (en) Medical X-ray imaging system
JP5395240B2 (en) Solid-state imaging device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180816

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190819

Year of fee payment: 5