KR20110021879A - Ｐ형 반도체 헤테로구조들의 광전기화학적 식각 - Google Patents

Ｐ형 반도체 헤테로구조들의 광전기화학적 식각 Download PDF

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KR20110021879A
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아델 탐볼리
에벌린 엘. 후
매튜 씨. 슈미트
슈지 나카무라
스티븐 피. 덴바스
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더 리전츠 오브 더 유니버시티 오브 캘리포니아
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Abstract

헤테로 구조가 상기 헤테로 구조에 내부적으로 생성된 내부 바이어스에서 비롯되는 구동력을 제공하고, 상기 헤테로구조 상의 식각될 p형 캡층의 표면을 향하여 정공들이 이동하도록 하는 구동력을 제공하는 단계; 식각될 상기 표면으로부터 분리된 상기 헤테로 구조의 영역에서 전자-정공 쌍들을 생성하는 단계; 및 상기 p-형층의 표면을 식각하기 위하여 식각제 용액을 사용하는 단계에 의하여 간단하고도 효율적으로 p형 반도체층을 광전기화학적(photoelectrochemical, PEC) 식각하는 방법.

Description

Ｐ형 반도체 헤테로구조들의 광전기화학적 식각{Photoelectrochemical etching of p-type semiconductor heterostructures}
본 발명은 P형 GaN층들을 거칠게 하는 것 및 P형 GaN층들을 식각하고 거칠게 하기 위한 광전기화학적 방법에 관한 것이다.
관련 출원들의 상호 참조
본 발명은 "PHOTOELECTROCHEMICAL ETCHING OF P-TYPE SEMICONDUCTOR HETEROSTRUCTURES" 이란 발명의 명칭으로 Adele Tamboli, Evelyn L. Hu, Mathew C. Schmidt, Shuji Nakamura 및 Steven P. DenBaars에 의해 2008년 5월 12일 출원되고, 대리인 문서번호 30794.272-US-P1 (2008-533-1)인, 공동-계류 중이고 공통-양수된 미국 임시 특허 출원 번호 제61/052,421호의 우선권을 35 U.S.C. Section 119(e)에 따라 주장하며, 상기 출원은 본 명세서에 인용되어 결합된다.
본 발명은 이하의 공동-계류중이고, 공통 양수된 미국 특허 출원들과 관련되어 있다.
35 U.S.C Section 365(c)에 따라, "HIGHLY EFFICIENT GALLIUM NITRIDE BASED LIGHT EMITTING DIODES VIA SURFACE ROUGHENING"이란 발명의 명칭으로 Tetsuo Fujii, Yan Gao, Evelyn L. Hu, 및 Shuji Nakamura에 의해 2003년 12월 9일에 출원된 PCT 출원 제 US2003/039211호(대리인 문서 번호 30794.108-WO-01 (2004-063))의 우선권을 주장하고, "HIGHLY EFFICIENT GALLIUM NITRIDE BASED LIGHT EMITTING DIODES VIA SURFACE ROUGHENING"이란 발명의 명칭으로 Tetsuo Fujii, Yan Gao, Evelyn L. Hu, 및 Shuji Nakamura 에 의해 2006년 6월 7일에 출원된 미국 특허 출원 제10/581,940호(대리인 문서 번호 30794.108-US-WO (2004-063));
35 U.S.C. Section 119(e)에 따라, "PHOTOELECTROCHEMICAL ROUGHENING OF Ga-FACE, P-SIDE-UP GaN BASED LIGHT EMITTING DIODES"이란 발명의 명칭으로 Adele Tamboli, Evelyn L. Hu, Steven P. DenBaars, 및 Shuji Nakamura 에 의해 2008년 5월 12일 출원된 미국 임시 특허 출원 번호 제61/052,417호(대리인 문서번호 30794.271-US-P1 (2008-535))의 우선권을 주장하는 "PHOTOELECTROCHEMICAL ROUGHENING OF P-SIDE-UP GaN-BASED LIGHT EMITTING DIODES"이란 발명의 명칭으로 Adele Tamboli, Evelyn L. Hu, Steven P. DenBaars 및 Shuji Nakamura에 의해 동일자로 출원된 미국 특허 출원 제 xx/xxx,xxx 호(30794.271-US-U1 (2008-535)); 및
"PHOTOELECTROCHEMICAL ETCHING FOR CHIP SHAPING OF LIGHT EMITTING DIODES"이란 발명의 명칭으로 Adele Tamboli, Evelyn L. Hu, 및 James S. Speck 에 의해 2008년 10월 9일 출원된 미국 임시 특허 출원 번호 제61/104,015호(대리인 문서번호 30794.289-US-P1 (2009-157)); 및
"PHOTOELECTROCHEMICAL ETCHING FOR LASER FACETS"이란 발명의 명칭으로 Adele Tamboli, Evelyn L. Hu, Arpan Chakraborty, 및 Steven P. DenBaars 에 의해 2009년 1월 30일 출원된 미국 임시 특허 출원 번호 제61/148,679호(대리인 문서번호 30794.301-US-P1 (2009-360))의 우선권을 주장하는 "PHOTOELECTROCHEMICAL ROUGHENING OF P-SIDE-UP GaN-BASED LIGHT EMITTING DIODES"이란 발명의 명칭으로 Adele Tamboli, Evelyn L. Hu, Steven P. DenBaars 및 Shuji Nakamura에 의해 동일자로 출원된 미국 특허 출원 제 xx/xxx,xxx 호(30794.271-US-U1 (2008-535)).
상기 출원들은 본 명세서에 인용되어 결합된다.
(비고: 본 명세서 전체를 통하여 표시된 바와 같이, 본 출원은 대괄호 내의 하나 이상의 참조 번호들, 예컨대 [x]에 의해 다수의 다른 간행물들을 참조한다.상기 참조 번호들에 따라 정렬된 상기 다른 간행물들의 목록은 "참고 문헌들"이란 제목의 항목 아래에서 찾을 수 있다. 각각의 상기 간행물들은 본 명세서에 인용되어 포함된다.)
광전기화학(photoelectrochemical, PEC) 습식 식각은 GaAs, InP 및 GaN를 포함하는 다양한 반도체에 적용되어 왔다. 특히 GaN에 있어서, 실온에서 습식 식각에 대한 대안이 매우 제한적이기 때문에, PEC 식각은 대단한 관심사이다.
도 1은 광원(예를 들어 상위-밴드갭 1000W Xe 램프, 100)과 전기화학 셀을 포함하는 본 발명에 따른 PEC 식각 설정을 나타낸다. 여기서, (예를 들어, GaN 발광 다이오드(LED) 샘플(102)의) 반도체는 시스템의 양극(anode)으로서 동작하며, 상기 반도체 바로 위에 패턴이 형성되고 음극(cathode)으로 동작하기 위한 금속(104)(대개 백금)을 갖는다. 빛(106)은 상기 반도체에서 전자-정공 쌍들을 생성하고, 전자들은 음극(cathode)을 통해서 추출되는 한편 정공들은 반도체 표면에서 산화반응에 참여하는데, 그 결과 상기 반도체 표면이 전해질(108) 내에서 용해된다. 반도체/전해질 계면에서의 표면 밴드 밴딩(band bending) 때문에, 정공들은 전형적으로 n형 물질의 표면에만 속박되고, 반면에 전자들은 p형 물질의 표면에만 속박되어 있다. 또한, p형 반도체 표면에서의 광발생 전자들의 축적은 그 물질의 식각을 제한한다. 따라서 p형 반도체의 PEC 식각은 성공하기에 어려움이 있었다. 광원(100)으로부터의 빛(106)은 예를 들어 GaN 필터(110)에 의해 필터링될 수 있으며, 상기 금속(104)은 음극(cathode)으로서 동작하는 불투명한 금속(예를 들어, Ti 및 Pt) 마스크일 수 있다. 그리고 상기 전해질 용액(108)은, 예를 들어 5M의 KOH 용액일 수 있다. 상기 LED(102)의 P-GaN는 PEC 식각을 위한 양극(anode)이고, 상기 전해질(108)은 용기(112)에 담겨져 있다.
PEC 식각은 n형 반도체 및 비의도적으로 도핑된 반도체들에 대하여 사용되는 확립된 공정이나 p형층의 식각에 있어서는 극히 제한된 성공을 보여왔다. 과거에 p형 반도체들의 PEC 식각에 대한 제한된 보고들이 있었으나, 그것들은 일반적으로 온도의 상승, 시스템에 대한 상당히 큰 외부 바이어스 또는 복잡한 실험 장치를 요구하였다. 또한, 식각 속도는 일반적으로 n형 물질들과 비교해볼 때 매우 느리다.
여러 그룹들은 p형 반도체들 의 PEC 식각을 실현하기 위하여 p형 샘플들에 상당히 큰 외부 바이어스 장치를 이용했다[1], [2]. 매우 큰 바이어스가 필요하거나 식각속도가 매우 느리다. 이들 두 그룹은 GaN을 사용했다. Borton 등[1]의 경우에는, 식각 전 고온의 KOH에 소킹(soaking)하는 것은 필수적이었다. 그리고 나서 식각은 작은(~2V) 바이어스 하에서 일어났으며, 그 결과 대략 1-5nm/분의 식각 속도 및 매우 거친 형태를 나타내었다. Yang 등[2]의 경우에는, 더 높은 식각 속도(2μm/분)를 실현하였으나, 10V의 외부 바이어스를 적용해야만 했다. Hwang 등[3]의 경우에는, 촙드(chopped) 자외선 광원을 사용해서 p형 GaN의 무전극 식각을 실현하였다. 이 기술을 사용하여 분당 2.8nm 의 식각 속도를 얻을 수 있었으나, n형 GaN의 유사한 식각 조건들과 비교해볼 때 증가된 조도라는 대가를 치러야 했다.
여러 그룹들은 순수하게 화학적인 방식으로 p-GaN을 식각하기 위한 KOH/에틸렌 글리콜(ethylene glycol) 혼합물들의 사용을 보고한 바 있다. 그러나 이 식각은 결정학적으로(crystallographically) 매우 선택적이고, 또한 상당한 고온의 사용이 요구된다. Na[5]에서 기술된 식각은 165℃의 온도를 필요로 한다.
심자외선(deep UV)의 조사는 p형 GaAs의 PEC 식각을 위해 사용되었다[6]. 이 기술은 심자외선의 투과 깊이가 GaAs에서 매우 얕다는 점에 의존하고 있다. 따라서 매우 높은 에너지 정공들이 표면 부근에서 생성되고, 반도체와 전해질 사이의 계면에 주입되며, 거기에서의 식각 반응에 참여할 수 있다.
벌크 p-GaAs를 PEC 식각하기 위해서 2-구획(two-compartment) 전기화학 셀이 사용되었다[7]. 이 경우, 웨이퍼의 한쪽 면 위에 염기성 용액을 사용하고 상기 웨이퍼 다른 면 위에 산성 용액을 사용하는 것은 정공들이 염기성 면을 향해 이동하기 위한 구동력을 제공한다. 전자들이 산성 면에 속박되도록 빛이 산성 면에 입사하는 한편, 광발생된 정공들은 염기성 면으로 확산하고, 상기 두 면 상의 표면 밴드벤딩에서의 차이로 인해 구동되어 전자들 없이 염기성 면 상에서 식각에 참여한다. 식각에 대한 기본적인 연구들이 실현가능한 것임에도 불구하고, 2-구획(two-compartment) 기하학은 GaN 장비들의 실질적인 식각을 쉽게 수용하지 않는다.
따라서 p형 반도체들의 PEC 식각을 위한 개선된 공정들이 당 기술분야에서 요구되며, 본 발명은 이러한 요구를 충족한다.
전술한 종래 기술의 한계들을 극복하기 위하여, 그리고 본 명세서를 읽고 이해하면 명백해질 다른 한계들을 극복하기 위하여, 본 발명은 헤테로 구조들의 사용을 통해 간단하면서도 효율적인 p형 반도체들의 식각(예를 들어, 습식 식각, PEC 식각)을 설명한다.
보다 구체적으로, 본 발명은 소자 구조에서 p형 반도체 층을 식각하는 방법을 개시하며, 상기 소자 구조의 내부 전기장을 사용하여 상기 p형층을 식각하는 단계를 포함한다. 상기 식각되는 p형층의 표면으로 정공들을 이동시키기 위하여 상기 내부 전기장이 사용될 수 있다. 상기 방법은 식각되는 상기 p형층의 표면으로부터 상기 소자 구조의 분리된 영역에서 전자-정공 쌍들을 발생시키는 단계를 더 포함할 수 있으며, 이 때 상기 내부 전기장이 정공들을 벌크보다는 상기 p형층의 표면 쪽으로 이동시키는 구동력을 제공한다. 발생(generation)은 상기 내부 전기장이 위치하는 상기 소자의 소정 영역에서만 빛이 흡수되도록 선택된 파장을 갖는 광원에 의한 조명을 통해 일어난다.
상술한 바와 같이, 상기 소자 구조는 통상 헤테로 구조이고, 상기 내부 전기장은 상기 구조에서 도핑된 결과이다.
본 발명은 상기 p형층을 식각하기 위하여 상당한 크기의 외부 바이어스가 상기 p형층에 인가될 필요가 없게 한다. 만약 외부 바이어스가 사용되면, 상기 내부 전기장은 상기 p형층을 식각하기 위하여 상기 소자 구조에 적용되는 외부 바이어스에 의해 발생되는 전기장과 비교해볼 때, 통상 더 강해지고, 그 결과 정공들을 상기 p형 반도체 층의 표면으로 더 빠르게 이동시킨다. 상기 내부 전기장은 n형 반도체 층의 식각속도에 필적하는 속도로 상기 p형 반도체 층을 식각할 수 있게 한다. 상기 식각속도는 2볼트보다 작은 외부 바이어스를 사용하여 적어도 분당 2.8nm가 될 수 있고, 상기 식각은 실질적으로 유사한 조건하에서 식각된 n형 반도체 층의 표면 거칠기(roughness)만큼 매끄러운 상기 p형층의 표면 거칠기를 가져올 수 있다.
상기 P형층의 식각은 실온의 전해질에서 행해질 수 있으며, 또는 예를 들어, 상기 p형층의 순수하게 화학적인 습식 식각에서 사용되는 온도보다 더 낮은 온도 또는 외부 바이어스를 사용하는 상기 p형층의 식각에서 사용되는 온도보다 더 낮은 온도의 전해질에서 행해질 수 있다.
본 발명을 통해 상기 p형층을 식각하여 결정학적 평면들(crystallographic planes)이 아닌, 그리고 상기 p형층에서 이방성이거나 등방성 트렌치들 일 수 있는 표면들을 얻을 수 있다. 상기 식각은 밴드갭 선택성, 결함 선택성 또는 양자 모두를 가질 수 있다.
본 발명은 식각되는 상기 소자 구조의 소정 위치로 정공들을 이동시키는 상기 내부 전기장을 생성하기 위하여 상기 소자 구조를 도핑하고나 또는 스트레인(strain)을 도입하는 단계를 포함할 수 있다.
본 발명은 식각된 표면을 가지는 p형 반도체를 포함하는 헤테로구조를 더 개시한다. PEC에 의하여 식각되는 상기 p형 반도체의 데미지는 이온-도움 플라즈마 식각 또는 건식 식각에 의해 식각되는 p형 반도체와 비교해볼 때 더 적다. 예를 들어, 상기 PEC 식각은 상기 p형 반도체에 어떤 데미지도 도입되지 않을 수 있다. 상기 헤테로구조는 상기 p형 반도체의 결정학적 평면이 아닌 식각 표면, 상기 p형 반도체에서 하나 이상의 이방성 트렌치들, 및/또는 n형 반도체의 식각된 표면에 필적하는 정도의 평활성 또는 거칠기를 포함할 수 있다.
도면들을 참조하며, 도면들에서 유사한 참조 번호들은 명세서 전체를 통하여 상응하는 부재들을 나타낸다:
도 1은 PEC 식각 장치를 도시하는 PEC 식각 개략도이다.
도 2(a)는 p-i-n 헤테로 구조의 개략적인 단면도이고, 도 2(b)는 LED의 p형층 표면에서의 에너지 밴드 다이어그램이고, 도 2(a)에서 상기 구조의 상기 층들을 관통하는 위치 함수로서 나타내었으며, LED/전해질 시스템에서의 캐리어 경로를 나타낸다.
도 3은 PEC 식각 전의 헤테로구조의 에피택셜(epitaxial) 구조를 나타내는 개략적인 단면도이고, 250nm 두께의 (Mg로 도핑된) p형 GaN 층, 세 주기(period)의 InGaN/GaN 다수 양자 우물(multi quantum well, MQW), 20nm 두께의 AlGaN 층, 200nm 두께의 InGaN 층, 및 m-평면 GaN 기판을 포함하며, 여기서 상부 p-GaN층은 식각후에 제거되었다.
도 4는 상부 p-GaN이 PEC 식각에 의해 제거된 도 3 구조의 주사전자현미경(scanning electron micrograph, SEM) 이미지이며, 상기 SEM은 매끄럽고 균일한 식각 표면을 나타낸다. 또 상기 스케일은 2μm이다.
도 5는 샘플을 식각하기 위한 PEC 장치의 개략적인 단면도이다.
도 6(a)는 n형 물질과 전해질 간의 계면에 대한 밴드 다이어그램이다.
도 6(b)는 p형 물질과 전해질간의 계면을 나타내는 밴드 다이어그램이다.
도 7(a)는 p-n 정션 샘플을 나타내는 개략적인 단면도이고, 도 7(b)는 식각 공정(길이 스케일 500μm)을 수행한 후에 도 7(a)의 샘플 상부 표면의 광학 현미경 사진이며, 도 7(c)는 p형 GaN/InGaN/n형 GaN 정션 샘플의 개략적인 단면도 및, 도 7(d)는 식각후(길이 스케일 500μm) 도 7(c)의 샘플 상부 표면에 대한 광학 현미경 사진이고, 도 7(d)에서 더 어두운 영역들은 도 7(b)의 더 밝은 영역들(식각되지 않은)과 비교해볼 때 식각된 부분을 나타낸다.
도 8은 본 발명의 방법을 나타내는 흐름도이다.
다음의 바람직한 실시예의 기술에서, 본 명세서의 일부를 이루는 첨부된 도면들에 대해 참조가 이루어지며, 본 발명이 실시될 수 있는 특정한 실시예를 기술하는 방식에 의해 도시된다. 본 발명의 범위를 벗어남이 없이, 다른 실시예들이 이용될 수 있고 구조적 변화들이 만들어질 수 있음이 이해될 것이다.
개요
과거에 p형 반도체들의 PEC 식각에 대한 제한된 보고들이 있었으며, 그것들은 일반적으로 온도의 상승, 시스템에 대한 상당한 크기의 외부 바이어스 또는 복잡한 실험 장치들을 요구했다. 또한, 식각 속도는 일반적으로 n형 물질들과 비교해볼 때 매우 느리다.
핵심 요구 조건들은 다음과 같다: (a) 정공들을 벌크 대신에 p형층의 표면으로 이동시킬 수 있는 구동력이 존재해야만 하고, (b) 전자-정공 쌍들은 식각될 상기 표면보다 상기 구조의 분리된 영역에서 생성되어야만 한다.
예를 들면, 표준 LED 구조를 사용함으로써, 양자 우물 영역에서만 흡수되는 광원이 선택될 수 있고, 상기 구조의 상기 도핑은 광발생된 캐리어들을 공간적으로 분리하여 전자들은 상기 n형층으로 이동하고, 상기 n형층에서 전자들은 음극을 통해 탈출한다. 그리고 정공들은 p형 캡 층으로 이동된다. 만약 KOH와 같은 강 염기성 용액을 전해질로 사용한다면, 상기 광발생된 정공들은 상기 표면으로 가서 식각 반응들에 참여할 수 있다. 이러한 방식으로 헤테로구조의 상기 p형 표면은 건식 습각할 필요없이 식각될 수 있다.
PEC 습식 식각 공정을 통해 p형 반도체 물질들을 식각하는 능력은 p형 물질의 식각을 요구하는 광범위한 소자 제조 공정들에 대한 가능성을 열어준다. 상기 공정의 상기 습식 식각 특성(nature)은 이온-도움 플라즈마 식각 기술들에 비해 빠르고 손상이 적은 식각 능력을 제공한다. 또한, PEC 식각은 전통적인 식각 기술들에 비하여 깊고 이방성인 트렌치들의 형성, 밴드갭 선택성 및, 결함 선택성과 같은 많은 장점을 제공한다. 일부 전자-정공 쌍들이 상기 p-형층에서도 생성되지만, 전자-정공 쌍들은 상기 p-형층들에서보다, 낮은 밴드갭의 층들에서 더 많이 생성되기 때문에, (필터링되지 않은) 광대역 광원이 사용될 수도 있다 (그러나, 이 경우 식각 속도는 더 느릴 것이다).
기술적 설명
특정한 과학적인 원리 또는 이론에 얽매이지 않고, 본 발명은 헤테로 구조의 사용을 통하여 p형 반도체들을 간단하고 효율적으로 식각(예컨대, PEC 식각)하는 것이 가능하다는 것을 개시한다. 헤테로구조들은 본질적으로 대부분의 소자 구조들의 근본을 형성하기 때문에, 상기 식각은 간단하게 실행될 수 있다. 핵심 요구 조건들은 다음과 같다: (a) 정공들을 벌크보다는 p형층의 표면으로 이동시킬 수 있는 구동력이 존재해야만 하고, (b) 전자-정공 쌍들은 식각될 상기 표면보다 상기 구조의 분리된 영역에서 주로 생성되야만 한다. 일부 전자-정공 쌍들이 상기 p-형층에서도 생성되지만, 전자-정공 쌍들은 상기 p-형층들에서보다, 낮은 밴드갭의 층들에서 더 많이 생성되기 때문에, (필터링되지 않은) 광대역 광원이 사용될 수도 있다 (그러나, 이 경우 식각 속도는 더 느릴 것이다).
예를 들어, 표준 LED 구조(200)를 사용하여, 양자 우물 영역(204)에서 주로 흡수되는 빛(202)을 방출하는 광원이 선택될 수 있고, 상기 구조(200)의 도핑은 광발생된 캐리어들을 공간적으로 분리한다. 그 결과 전자들(206)은 음극을 통하여 탈출할 수 있도록 n형층(210)으로 이동되고(208), 정공들(212)은 상기 p형 캡 층(216) 내로 이동된다(214)(도 2(a) 및 도 2(b)). 만약 KOH와 같은 강 염기성 용액을 전해질(218)로 사용한다면, 상기 광발생된 정공들(212)은 상기 표면(220)(예컨대, 전해질(218)과 p형층(216)의 임의의 계면(222))으로 가서 식각 반응들에 참여할 수 있다. 이러한 방식으로 헤테로구조(200)의 상기 p형 표면(220)은 건식 습각할 필요없이 식각될 수 있다. 상기 벌크(216, 210)의 상기 밴드갭 Eg(벌크)(224, 226)는 양자 우물들(230)(예컨대, MQWs)의 밴드갭 Eg(MQW)(228)보다 더 커서, 광자 에너지 hν(여기에서, h는 플랑크 상수이고, ν는 빛(202)의 주파수임)의 상기 빛(202)은 상기 양자 우물 영역(204)의 상기 양자 우물들(230)에서만 흡수된다.
P형 PEC 식각을 실행하기 위한 최선의 방법은 진성(intrinsic) 영역(204)에 저-밴드갭 층(230)이 있는 p-i-n 구조(200)를 사용하는 것이다. 빛은 필터링(110)되어 전자-정공 쌍들은 저-밴드갭 층(230)에서 생성되고, 상기 전자-정공 쌍들은 p-n 정션(200)의 상기 빌트-인 전계들(fields)에 의하여 분리되고, 상기 빌트-인-전계들은 상기 p형 영역(216)과 n형 영역(210)간의 전도 밴드 Ec와 가전자 밴드 Ev의 기울기에 비례한다. 상기 표면(또는 계면(222))에서 상기 밴드들(234)을 평탄화하기 위하여 KOH와 같은 고-pH 전해질(218)을 사용해야 하고, p-GaN 표면(220)에서 일부 캐리어들(212)이 상기 밴드들(234)의 잔여 밴드 벤딩을 극복하기 위한 충분한 수의 캐리어들(206,212)을 생성하기 위하여 1000 W Xe 램프(100)와 같은, 매우 강렬한 빛(202)을 사용해야 한다. 다른 헤테로 구조들은 그것들이 상술한 기준을 만족시키는 한 동작할 것이다. 상기 밴드 다이어그램들은 각 경우에 평가받을 필요가 있을 것이다. 충분한 밝기의 다른 광원(100)도 가능할 것이고(예컨대, 레이저), 다른 전해질들(예컨대, 산들)(218)도 가능할 것이다.
PEC 식각에서, 광-발생된 정공들은 식각 공정을 동작시키기 위해 사용된다. 전통적으로 p-GaN의 탑 다운 발광에서는, 원치 않는 환원 반응들과 정공 재결합을 선호하면서, 정공들은 표면으로부터 이동되고, 전자들은 표면에 축적된다. 도 2(a) 및 도 2(b)는 본 발명이 캐리어들(전자들(206) 및 정공들(212))을 보통처럼 광-발생시키나, 상기 전자들(206)을 상기 표면(220)으로부터 배척하고, 상기 정공들(212)을 상기 표면(220) 또는 계면(222)로 이끄는 것을 나타낸다. 헤테로구조들(220)의 전원과 밴드갭 엔지니어링은 전자들(206)과 정공들(212)을 표면 하부에(sub-surface) 생성하고, 정공들(212)에서 전자들(206)을 분리시키기 위해서 빌트인 전기장(232)을 사용하여, 정공들(212)은 상기 표면(220)에, 전자들(206)은 상기 물질(200) 깊숙이 있게 된다.
본 발명은 KOH 뿐만 아니라 저농도 HCl에서도 작용하며, 1000W Xe 램프로부터의 필터링되지 않은 발광뿐만 아니라 더 낮은 강도의 LED-기반 램프도 동일한 효과를 가져옴을 입증하였다(도 3 내지 도 4).
도 3은 PEC 식각 전의, 헤테로구조(300)의 에피택셜 구조를 나타내는 개략도로서, p형층(302)(예컨대, Mg가 도핑된 250nm 두께의 p형 GaN 층), 진성층(304)(예컨대, 3 주기(period)의 InGaN/GaN MQW), 20nm 두께의 AlGaN 층(306), InGaN 층(308)(예컨대, 200nm 두께의 InGaN), 및 m-평면 GaN 기판(310)을 포함한다. 두 층(308, 310) 모두 n형으로 도핑되어 있다. 음극은 층(310)과 접촉하도록 배치된다.
도 4는 본 발명을 사용한 식각 후의 도 3의 구조를 나타내는 SEM 이미지로서, PEC 식각에 의해 상부(top) p-GaN(320)이 식각 제거되었다. 여기서 상기 SEM은 매끄럽고 균일하게 식각된 진성층(304)의 표면(400)을 나타낸다. 또한 상기 InGaN층(308) 및 m-평면 GaN 기판(310)도 나타낸다.
도 5는 n형 샘플(502)를 PEC 식각하기 위한 장치(500)의 실시예를 나타낸 것으로, 상기 장치(500)는 광원(504); 및 전해질 용액 또는 전해질(508) 내에 상기 샘플(502)을 침지시키기 위한 용기(506)를 포함한다. 상기 전해질(식각제)(508)은 상기 광원(504) 없이는 낮은(예컨대, 0) 식각 속도를 가진다. 양극(510)에서 광발생된 정공들 h는 산화(식각)를 강화시키며, 환원 반응에 참가하는 전자들 e는 예컨대, 음극(512)과 같은 금속 콘택들에서 추출된다.
임의의 반도체의 PEC 식각에 대한 일반적인 지식은 n형 물질은 빠르게 식각될 수 있고, 비의도적으로 도핑된(unintentionally doped, UID) 물질은 꽤 느리게 식각되며, p형 물질은 전혀 식각되지 않는다는 것이다.
도 6(a)는 n형 물질(600)(예컨대, n형 GaN) 및 전해질(602)의 계면에서의 밴드 다이어그램을 나타내며, n형 물질(600)의 Ec 및 Ev의 밴드-벤딩(604) 효과를 보여준다. 여기서, 적어도 밴드갭 에너지(Ec-Ev)와 동일한 광자 에너지 hν를 가지는 입사광(606)은 전자들(e-)(610)및 정공들(612)을 생성하고(608), 상기 정공들(612)은 고립되거나 밴드-벤딩(604)에 의해서 상기 반도체-전해질 계면(616)으로 이동되며, 그것에 의하여 상기 광-발생된 정공들(612)의 상기 n형 물질(600)의 산화/식각을 위한 사용을 강화시킬 수 있다.
도 6(b)는 p형 물질(618)(예컨대, p형 GaN) 및 전해질(620)의 계면에 대한 밴드 다이어그램을 나타내며, 상기 p형 물질(618)의 Ec 및 Ev의 밴드-벤딩(622)의 효과를 보여준다. 여기서, 적어도 밴드갭 에너지(Ec-Ev)와 동일한 에너지 hν를 갖는 입사광(624)은 전자들(628) 및 정공들(630)을 생성하고(626), 상기 정공들(630)은 상기 밴드-벤딩(622)에 의해서 상기 반도체-전해질 계면(634)으로부터 배척되고, 상기 p형 물질(618)의 상기 표면(636) 또는 계면(634)에 있는 전자들(628)은 원치 않게도 환원 화학 반응 또는 정공들(630)과의 재결합에 참여한다.
도 7(a)는 상기 p형 GaN(p-GaN) 층(704) 상에 실리콘 질화물(SiNx) 마스크(702)를 갖고 n형 GaN(n-GaN) 층(708) 상에 Ti/Pt 음극(706)을 갖는 p-n 정션 샘플(700)을 나타낸다. 상기 샘플(700)은 전해질(예컨대, 5M KOH 전해질) 및 (예컨대, GaN 필터를 사용하여) InGaN 내의 캐리어들을 단지 여기만 시키도록 필터링된 빛(예컨대, 1000W Xe 램프에서 나오는)의 존재 하에서 식각되었다. 도 7(b)는 도 7(a)의 상기 샘플(700)의 식각 후의 상부 표면에 대한 광학 현미경 이미지로서 상기 p-GaN(704)이 실질적으로 식각되지 않은 것을 보여준다.
도 7(c)는 p형 GaN 층(714) 상에 SiNx 마스크(712)를 갖고 n형 GaN 층(718) 상에 Ti/Pt 음극(716)을 갖는 p-GaN/InGaN 양자 우물/n-GaN 샘플(710)을 나타낸다. InGaN 양자 우물층(720)은 p-GaN 층(714) 및 n-GaN 층(718) 사이에 위치한다. 상기 샘플(710)은 전해질(예컨대, 5M KOH 전해질) 및 (예컨대, GaN 필터를 사용하여) InGaN(720) 내의 캐리어들을 단지 여기만 시키도록 필터링된 빛(예컨대, 1000W Xe 램프에서 나오는)의 존재 하에서 식각되었다. 도 7(d)는 도 7(c)의 상기 샘플(710)의 식각 후의 최상위 표면에 대한 광학 현미경 이미지로서, 상기 p-GaN(714)이 식각(타원형의 점선(724) 내의 p-GaN(714)의 표면(722))된 것을 보여준다.. 도 7(d)에서 더 어둡게 표시된 표면(722)은, 도 7(b)에서 p-GaN(704)이 식각되지 않은 것을 나타내는 타원형의 점선(728) 이내의 더 밝게 표시된 표면(726)(p-GaN(704)의)과 비교해볼 때, p-GaN(714)이 식각된 것을 나타낸다. 또한, 필터링된 빛으로 상기 InGaN 샘플(710)만을 식각할 수 있으나, 필터링되지 않은 빛(GaN(704, 708, 714, 및 718)에서 캐리어들을 생성하는)으로 상기 InGaN 샘플(710)을 감소된 속도로 식각할 수 있다.
도 1, 도 2(a), 도 2(b) 및 도 7(c)는 헤테로구조(200, 710)의 p형층(714)을 PEC 식각하기 위한 장치의 다양한 실시예들을 나타내며, 광원(100); 및 전해질 용액(108)(또는 상기 p형층(216)의 표면(220) 위에 전해질(218)을 공급하거나 상기 표면(220)이 상기 전해질(218)과의 식각 반응들에 참여하게 하기 위한 다른 수단들)에 상기 헤테로구조(200, 710)를 침지시키기 위한 용기(112)를 포함하고, 상기 헤테로 구조(200, 710)는 상기 p형층(216, 714) 및 n형층(210, 718) 사이의 진성층(204, 720)을 포함하며, 상기 헤테로구조(200, 710)는 예컨대, 내부 바이어스나 장(field)(232)을 생성하기 위하여 도핑되고, 상기 진성층(204, 720)은 전자들(206) 및 정공들(212)을 생성하기 위한 광원에서 방출되는 빛(202)를 흡수하고, 상기 전자들(206)은 상기 n형층(718) 위에 배치된 음극(716)에 의해 추출되기 위하여 상기 n형층(210, 718) 내부로 내부 바이어스나 장(field)(232)에 의해 이동되고, 상기 정공들(212)은 상기 p형층(216, 714)의 상기 표면(220, 722) 위에서 전해질 용액(218)과의 식각 반응들에 참여하기 위하여 상기 p형층(216, 714)의 표면(220, 722)으로 내부 바이어스나 장(field)(232)에 의해 이동된다.
공정 단계들
도 8은 예를 들어, 도 2(a), 도 2(b) 및 도 7(a)-(d)에서 나타낸 바와 같이, 소자 구조에서 p형 반도체 층을 식각하는 방법을 나타내는 흐름도이다.
상기 방법은 다음 단계들의 하나 이상을 포함할 수 있다:
블록(800)은 내부 전기장(232)을 갖고 그에 의하여 정공들(212)에 구동력을 제공하는 소자 구조(예를 들어, 도 2(a) 및 2(b)에서 보여지는 상기 소자 구조(200))를 제공하거나 생성하는 단계를 나타내며, 상기 내부 전기장(232) 또는 구동력은 식각에 의해 식각될 상기 p형층(216)의 표면(또는 위치)까지 또는 상기 표면을 향하여 정공들(212)을 몰고, 가져오거나 몰아가도록 이용될 수 있다. 통상적으로, 상기 p형층(216)은 헤테로구조(200) 같은 소자 구조의 한 부분이다. 그리고나서 상기 헤테로구조(200)는 상기 헤테로구조(200) 내부에서 내부적으로 생성된 바이어스 또는 상기 내부 전기장(232)으로부터 구동력을 제공할 수 있다. 상기 헤테로구조는 예를 들어 p형층(216) 및 n형층(210) 사이에 위치하는 진성층(204)(예컨대, 양자 우물 영역), LED 소자 구조, 또는 트랜지스터 구조를 포함할 수 있다. 예를 들어, 상기 진성층(204) 및 양자 우물들(230)은 LED의 발광 활성영역이 될 수 있다.
상기 방법은 식각될 상기 소자 구조의 소정 위치로 정공들을 이동시키기 위한 상기 내부 전기장을 생성하기 위하여 상기 소자 구조를 도핑하거나, 또는 스트래인(strain)을 상기 소자 구조에 도입하는 것을 포함할 수 있다. 그러나, 통상적으로 상기 내부 전기장은 공핍계(depletion field)에 의해 생성되지 않는다.
블록(802)는 상기 식각될(예컨대, 표면 하부(sub-surface), 또는 상기 소자 구조의 내부이면서 표면으로부터 떨어진 곳) p형층의 상기 표면보다 상기 소자 구조의 분리된 영역에서 캐리어들(전자들 및 정공들, 또는 전자-정공 쌍들)을 생성하거나/발생하는 것을 나타낸다. 상기 발생은 광원으로부터 나오는 빛으로 상기 전자 정공 쌍들을 광-발생시키는 것과, 내부 전기장이 위치하는 상기 소자 장치의 분리된 영역에서만 빛이 흡수되거나 그 영역에서 주로 빛이 흡수되도록 상기 빛의 주파수를 선택하는 것일 수 있다. 하나의 실시예에서, 상기 분리 영역은 상기 전자들과 정공들을 생성하기 위해 광원으로부터 방출하는 빛을 흡수하는 진성층이고, 상기 광원은 상기 진성 영역(예컨대, 양자 우물 영역)에서만 흡수되는 빛을 방출하도록 선택된다. 예를 들어, 상기 소자 헤테로구조가 n형층, p형층, 및 상기 n형층과 상기 n형층 사이에 있는 상기 헤테로구조의 분리된 영역인 양자 우물 활성영역을 포함하는 LED라면, 상기 캐리어들은 상기 LED 의 상기 양자 우물 영역에서만 흡수되는 광원으로부터의 빛을 방출함으로써 생성될 수 있고, 그로 인하여 상기 전자들과 정공들을 광발생시킬 수 있다.
블록(804)는 식각될 상기 소자의 표면으로 상기 정공들을 이동시키기 위해 상기 내부 또는 자연적인 장(field)을 사용하는 것을 나타낸다. 예를 들어, 상기 구조의 도핑은 블록(802)의 상기 광발생된 전자들과 정공들을 공간적으로 분리하는 내부 전기장이나 바이어스를 공급하여, 상기 광발생된 전자들은 상기 소자 구조의 n형층 내로 유인되어, 거기에서 상기 광발생된 전자들은 음극을 통하여 탈출할 수 있고, 상기 광발생된 정공들은 상기 p형 캡 층 내로 유인되어, 거기에서 식각될 상기 소자 구조의 상기 p형층의 상기 표면에 도달할 수 있다. 헤테로구조/내부 장(field)의 적절한 디자인으로, 상기 내부는 캐리어들을 식각을 촉진시키는 곳(예컨대, 정공은 식각될 장소로, 및 전자들은 그 위치로부터 멀리)이면 어디든지 이동시키도록 사용될 수 있다.
블록 (806)은 상기 소자 구조의 내부 전기장을 사용하면서, 예를 들어, 광발생된 정공들이 전해질과 함께 식각 반응들에 참여하기 위해 상기 표면에 도달할 수 있도록 함으로써, 상기 p형층을 식각(예컨대, 습식 식각)하는 것을 나타낸다.
전형적으로 상기 전해질은 상기 식각을 수행하기에 충분히 염기성이다. 상기 p형층은 실온의 전해질에서 식각될 수 있다. 예를 들어, 상기 p형층의 식각은 상기 p형층의 순수하게 화학적인 습식 식각(즉, PEC 식각이 없는)에서 사용되는 온도보다 더 낮은 온도 또는 외부 바이어스를 사용하는 상기 p형층의 식각에서 사용되는 온도보다 더 낮은 온도의 전해질에서 할 수 있다. 예를 들어, 상기 식각은 약 300K에서 또는 25℃에서 할 수 있다. 전형적으로, GaN의 습식 식각은 훨씬 더 높은 온도, 즉 약 160℃에서 일어난다.
본 발명은 상기 p형층을 식각하기 위하여 상기 p형층/헤테로구조에 외부 바이어스가 실질적으로 인가될 필요가 없도록 한다. 그러나, 본 발명은 또한 외부 전계(external field)의 사용도 포함한다. 이 경우, 상기 내부 전기장은 통상적으로 더 강하며, 그로 인하여 상기 p형층을 식각하기 위하여 상기 소자 구조에 적용되는 외부 바이어스에 의해 생성되는 전기장과 비교해볼 때, 정공들을 상기 p형 반도체 층의 표면으로 더 빠르게 이동시킨다.
상기 내부 전기장은 적어도 n형 반도체 물질 층의 식각 속도에 필적하는 속도로 상기 p형 반도체 층을 식각하는 것을 가능케 한다. 예를 들어, 상기 식각 속도는 분당 적어도 2.8nm일 수 있고, 상기 외부 바이어스는 2V보다 더 작을 수 있고, 상기 식각은 적어도 실질적으로 유사한 조건하에서 식각되는 n형 반도체 층의 표면 거칠기 만큼 매끄러운 상기 p형층의 표면 거칠기를 가져올 수 있다.
본 발명은 다양한 (Al, In, Ga, B)N 조성들을 갖는 p형 3족-질화 물질들을 식각할 수 있다. 예를 들어, 상기 p형층은 GaN 층일 수 있고, 식각되는 상기 p형층의 상기 표면은 상기 GaN 층의 Ga-면이 될 수 있다. 그러나, 본 발명은 3족-질화물이나 임의의 특정한 물질 조성에 한정되지 않는다. 상기 p형층은 결정학적인 평면들이 아닌 표면들, 및/또는 상기 p형 층에서 하나 또는 이방성 트렌치들을 얻기 위하여 식각될 수 있다. 더욱이, 상기 p형층은 밴드갭 선택성, 결함 선택성, 또는 밴드갭 선택성 및 결함 선택성 둘 다 모두 가지며 식각될 수 있다.
블록들 (800) 내지 (806)에서 하나 이상의 단계들은 예를 들어, 실온에서 행해질 수 있으나, 본 발명은 특정 온도에 한정되지 않는다.
블록(808)은 방법, LED 구조, 레이저 구조, 또는 트랜지스터 구조와 같이, 제작된 소자 구조의 최종 결과를 나타낸다. 예를 들어, 상기 소자는 도 7(a)-7(d)(예컨대, 상이한 (Al, In, Ga, B)N 조성물의 층들을 갖는 3족-질화물 구조)에서 도시된 식각된 표면(722)을 갖는 p형 반도체(714)를 포함하는 구조를 포함할 수 있다. 여기서, PEC 식각에 의해 식각된 상기 p형 반도체(714)에 대한 데미지는 이온-도움 플라즈마 식각 또는 건식 식각에 의해 식각되는 p형 반도체와 비교해볼 때 더 적다. PEC 식각은 상기 물질에 어떤 결점들도 도입해서는 안 된다. 그러나, 단지 성장에 기인하는 결함이 있으므로, 본 발명의 방법은 상기 결함 밀도를 전혀 증가시키지 않는다.
원한다면, p형 반도체(714)의 결정학적인 평면이 아닌 상기 p형 반도체(714)의 식각된 표면(722), 및/또는 상기 p형 반도체 층(714) 내의 하나 이상의 이방성 트렌치들을 이루는 것이 가능하다.
또한, N형 반도체의 식각된 표면에 필적하는 정도의 매끄러움 또는 거칠기를 갖는 상기 식각된 표면(400)을 이루는 것이 가능하다. 상기 p형 표면을 어떤 종류의 식각 정지층도 없이 탑-다운으로 식각하는 경우에, 상기 식각은 유사한 방법으로 n형 GaN을 식각할 때처럼 매끄러울 수 있다. (도 4의 경우와 같이) 상기 식각을 멈추기 위해서 식각-정지 층, 즉, 상기 P-GaN 아래에 도핑되지 않거나 n형인 층을 사용하는 경우에, 상기 p형 표면의 결과는 (마치 상기 p형이 거기에서 성장되지 않았던 것처럼) 성장된 상태 그대로의 식각 정지 층만큼이나 매끄럽게 될 것이다.
상이한 밴드갭 및 상이한 결함 정도를 갖는 물질들은 상이한 양만큼 식각될 수 있다.
가능한 변형들 및 변경들
건식 식각과 비교해볼 때 PEC 식각을 사용하는 주된 이점은 이온 데미지의 제거이다. 상기 공정의 습식 식각 특성은 이온-도움 플라즈마 식각 기술들과 비교해볼 때, 빠르고 낮은-데미지의 식각 능력을 제공한다. 부가적으로, PEC 식각의 밴드갭과 결함 선택도 특성 때문에, 어떤 다른 기술로도 가능치 않은 장치 기하형상들을 구성하는데 이용될 수 있다.
PEC 습식 식각 공정을 통해 p형 반도체 물질들을 식각하는 능력은 p형 물질의 식각을 요구하는 광범위한 소자 제조 공정들에 대한 가능성을 열어준다. 또한, PEC 식각은 전통적인 식각 기술들과 비교하여 깊고 이방성인 트렌치들을 형성할 수 있는 능력, 밴드갭 선택성 그리고, 결함 선택성과 같은 많은 장점을 제공한다.
P형층의 식각을 요구하고, 상술된 기준을 만족하는 임의의 반도체 소자는 PEC 식각을 사용할 수 있다. 예를 들어, 대부분의 3족-N 광학 소자들은 식각의 몇몇 형태를 필요로 하고, PEC 식각은 물질에 이온 데미지를 입히지 않는 장점을 제공한다.
산(acid) 들을 포함하는 다른 전해질들을 이용할 수 있다.
이점들 및 개선점들
건식 식각과 비교해볼 때, PEC 식각을 사용하는 중요한 이점은 이온 데미지의 제거이다. 이 기술은 전자 및 광학 소자들과 같이, 이온 데미지에 특히 민감한 임의의 소자들의 성능을 향상시킬 것이다. 또한, PEC 식각이 허용하는 선택성은 완전히 새로운 소자들이나 제조 공정들의 발달을 가져올 수도 있다. 추가적인 이점은 이 식각 방법이 표준의 건식 식각 툴보다 훨씬 더 저렴하다는 점이다.
상술한 바와 같이 p형 반도체를 PEC 식각하는 다른 기술과 비교해볼 때, 본 발명의 기술은 여러가지 장점들을 제공한다:
(1) 실내온도에서 작동하며, 외부 바이어스를 필요로 하지 않는다.
(2) 매우 매끄러운 식각 표면을 얻을 수 있지만, 본 발명이 특정 표면 퀄리티에 한정되는 것은 아니다. (거친 표면들이 얻어질 수 있다. 예를 들어, 대리인 문서 번호가 30794.271-US-U1 (2008-535) 이고, "PHOTOELECTROCHEMICAL ROUGHENING OF Ga-FACE, P-SIDE-UP GaN-BASED LIGHT EMITTING DIODES"이란 발명의 명칭으로 Adele Tamboli, Evelyn L. Hu, Steven P. DenBaars 및 Shuji Nakamura에 의해 본원과 동일자로 출원된 미국 특허 출원 번호 제xx/xxx,xxx호의 발명을 참조. 상기 출원은 대리인 문서 번호 30794.271-US-P1 (2008-535)이고, "PHOTOELECTROCHEMICAL ROUGHENING OF Ga-FACE, P-SIDE-UP GaN BASED LIGHT EMITTING DIODES"이란 발명의 명칭으로 Adele Tamboli, Evelyn L. Hu, Steven P. DenBaars, 및 Shuji Nakamura에 의해 2008년 5월 12일 출원된 미국 임시 특허 출원 번호 제61/052,417호의 우선권을 35 U.S.C. Section 119(e)에 따라 주장함. 상기 출원들은 본 명세서에 참조로서 결합됨) 매끄럽거나 거친 표면이 형성될 것인지의 여부를 결정하는 인자의 하나는 사용되는 물질이다. 통상, c-평면이나 반극성(semipolar) GaN의 몇몇 방위(orientation)를 사용하는 것으로부터의 결정학적인 식각 또는 결함들은 거친 표면을 가져오는 반면, 비극성이나 낮은 결함 밀도 물질은 통상 매끄러운 표면들을 생성한다. 어떤 전해질이 선택되는지, 전해질의 농도, 조명 강도, 및 식각되는 동안에 용액을 교반하는지 여부에 기반한 조정가능성이 일부 있다. 거친 표면들을 위하여, 전해질로서 고농도의 KOH가 낮은 강도의 조명 하에서 교반 없이 사용될 수 있다. 또한, 임의의 식각-정지 층들에 도달하기 전에 상기 식각을 정지하는 것은, 상기 표면이 매끄럽게 되지 않는 것을 확실하게 할 것이다.
(3) 헤테로구조들의 식각은 가능하고 간단하다.
(4) 실험 설비는 간단하고 가격이 높지 않다.
(5) Ga-면(face) GaN은 이러한 기술을 사용하여 식각될 수 있다.
몇몇 선행기술들은 금속 콘택을 통한 외부 바이어스를 적용하여, 정공들이 식각될 표면 아래에 있을 때까지, 상기 외부 바이어스가 표면 에너지를 끌어내린다. 그러나, 이 기술에서 상기 금속 콘택은 대부분의 소자 표면을 덮고, 이는 바람직하지 않은 것이다.
다른 기술들은 고 에너지 광원을 사용하여 정공들을 식각될 표면의 작은 영역으로 이동하게 만드나, 이러한 방법은 효율적이지도 않고, 가격 또한 고가이다.
그러나 다른 기술들은 빛을 주기적으로(온(on) 및 오프(off)) 비추어서 캐리어들을 생성하고, 캐리어들이 완화될 수 있는 시간을 부여한다. 본 발명에서는 빛을 주기적으로 비출 필요가 없다.
본 발명과 달리, p형 물질을 식각하기 위하여 소자의 내부 구조를 사용하는 것을 고려한 선행 기술을 없다. 또한, 본 발명과 달리, p형층의 식각을 촉진하는 헤테로구조에서 내부 전계(internal field)를 이용하는 전자들 및 정공들을 광발생시키기 위하여 알맞은 빛의 주파수를 고려한 선행기술을 없다.
모든 참고문헌[1-8]([5]를 제외)에서, 사용된 상기 p형 샘플들은 단지 (n형층들이 없는) p형층이거나 p-n 호모정션이었다. 이러한 샘플들 중에 저(low)-밴드갭 층을 갖는 샘플은 없었다. 따라서, 저(low)-밴드갭 층에서 과잉의 정공들의 생성은 없다. 그래서 이 문헌들 [1-8]은 빌트-인 전계(field)를 가질 수 있었으나, 캐리어들의 생성은 매립된(buried) 저(low)-밴드갭 층 안에서보다는 표면에서 일어났다. [5]에서, 그들은 결함을 식각하기 위하여 PEC가 아닌 순수하게 화학적인 방법을 사용했다. 따라소 그들의 기술은 본 발명과 상이하다.
본 발명에 대한 추가적인 정보는 [9]에서 발견될 수 있다.
참고문헌들
다음의 참고문헌들이 본 명세서에 참조로서 포함된다.
[1] Borton et al., "Bias-assisted photoelectrochemical etching of p-GaN at 300 K," Applied Physics Letters, Vol. 77 (8) p. 1227 (2000).
[2] Yang et al., "Photoenhanced electrochemical etching for p-GaN," Electronics Letters 36, No. 1, p. 88 (2000).
[3] Hwang et al., "Efficient wet etching of GaN and p-GaN assisted with chopped UV source," Superlattices and Microstructures 35, p. 45 (2004).
[4] Stocker et al., "Crystallographic wet chemical etching of p-type GaN," Journal of the Electrochemical Society 147 (2), p. 763 (2000).
[5] Na et al., "Selective wet etching of p-GaN for efficient GaN-based light emitting diodes," IEEE Photonics Technology Letters 18, No. 14, p. 1512 (2006).
[6] Podlesnik et al., "Deep ultraviolet induced wet etching of GaAs," Applied Physics Letters 45 (5), p. 563 (1984).
[7] J. Van de Ven and H.J.P. Nabben, "Photo-assisted etching of p-type semiconductors," Journal Electrochemical Society, Vol. 138, No. 11, p. 3401 (1991).
[8] Fujii et. al. Appl. Phys. Lett. 84 (2004).
[9] Adele C. Tamboli, Asako Hirai, Shuji Nakamura, Steven P. DenBaars, and Evelyn Hu, "Photoelectrochemical etching of p-type GaN heterostructures," Applied Physics Letters 94, p 151113 (2009).
[10] Adele C. Tamboli, Kelly C. McGroddy, and Evelyn Hu, "Photoelectrochemical roughening of p-GaN for light extraction from GaN/InGaN light emitting diodes," physica status solidi, 27 October, 2008.
결론
본 발명의 바람직한 실시예의 설명의 결론이다. 앞서 설명된 본 발명의 하나 이상의 실시예들은 예시 및 설명의 목적으로 제공되었다. 이는 본 발명을 총망라하거나 개시된 형식대로 본 발명을 한정하려는 의도가 아니다. 많은 변형들 및 변경들이 상기 가르침의 관점에서 가능하다. 본 발명의 범위는 이러한 상세한 설명에 의해 제한되지 않으며, 오히려 본 명세서에 첨부된 청구 범위에 의해 정의되는 것이 의도된다.

Claims (23)

  1. 소자 구조의 내의 p형 반도체층의 식각 방법으로서,
    상기 소자 구조의 내부 전기장을 사용하여 상기 p형층을 식각하는 단계;
    를 포함하는 소자 구조 내의 p형 반도체층의 식각 방법.
  2. 제1항에 있어서,
    상기 내부 전기장은 정공들을 식각되는 상기 p형층의 표면으로 이동시키는 것을 특징으로 하는 p형 반도체층의 식각 방법.
  3. 제1항에 있어서,
    식각되는 상기 p형층의 표면으로부터 상기 소자 구조의 분리된 영역에서 전자-정공 쌍들을 생성하는 단계를 더 포함하고,
    상기 내부 전기장은 정공들이 상기 p형층의 벌크보다 상기 표면을 향해 이동시키는 구동력을 제공하는 것을 특징으로 하는 p형 반도체층의 식각 방법.
  4. 제3항에 있어서,
    광원으로부터의 빛으로 상기 전자 정공 쌍들을 광-발생시키는 단계; 및
    상기 내부 전기장이 위치하는 상기 소자 구조의 분리된 영역에서 상기 빛이 흡수만 되도록 상기 빛의 주파수를 선택하는 단계;
    를 더 포함하는 것을 특징으로 하는 p형 반도체층의 식각 방법.
  5. 제1항에 있어서,
    상기 소자 구조는 헤테로 구조이고,
    상기 내부 전기장은 상기 헤테로구조의 안에서 내부적으로 생성되는 것을 특징으로 하는 p형 반도체층의 식각 방법.
  6. 제1항에 있어서,
    상기 p형층을 식각하기 위하여 상기 p형층에 적용되는 외부 바이어스가 실질적으로 없는 것을 특징으로 하는 p형 반도체층의 식각 방법.
  7. 제1항에 있어서,
    상기 내부 전기장은 상기 p형층을 식각하기 위하여 상기 소자 구조에 적용되는 외부 바이어스에 의해 생성되는 외부 전기장과 비교해볼 때 더 강하고, 그에 의하여 정공들을 상기 p형층의 표면으로 더 빠르게 이동시키는 것을 특징으로 하는 p형 반도체층의 식각 방법.
  8. 제1항에 있어서,
    상기 내부 전기장은 적어도 n형층의 식각 속도에 필적하는 속도로 상기 p형층을 식각할 수 있도록 하는 것을 특징으로 하는 반도체층의 p형 식각 방법.
  9. 제8항에 있어서,
    상기 식각 속도는 적어도 분당 2.8nm이고, 외부 바이어스는 2V보다 작고, 상기 식각은 적어도, 실질적으로 유사한 조건하에서 식각된 n형층의 표면 거칠기만큼은 매끄럽게 상기 p형층의 표면 거칠기를 생성하는 것을 특징으로 하는 p형 반도체층의 식각 방법.
  10. 제1항에 있어서,
    상기 p형층을 실온의 전해질에서 식각하는 단계를 더 포함하는 것을 특징으로 하는 p형 반도체층의 식각 방법.
  11. 제1항에 있어서,
    상기 p형층의 화학적 습식 식각에서 사용되는 온도보다 낮은 온도 또는 외부 바이어스를 사용하는 p형층 식각에서 사용되는 온도보다 낮은 온도에서 상기 p형층을 전해질 내에서 식각하는 단계;
    를 더 포함하는 것을 특징으로 하는 p형 반도체층의 식각 방법.
  12. 제1항에 있어서,
    결정학적인 평면들이 아닌 표면들을 얻기 위하여 상기 p형층을 식각하는 단계;
    를 더 포함하는 것을 특징으로 하는 p형 반도체층의 식각 방법.
  13. 제1항에 있어서,
    상기 p형층에서 하나 또는 그 이상의 이방성 트렌치들을 식각하는 단계;
    를 더 포함하는 것을 특징으로 하는 p형 반도체층의 식각 방법.
  14. 제1항에 있어서,
    밴드갭 선택성, 결함 선택성, 또는 밴드갭 선택성과 결함 선택성 둘 모두를 가지고 상기 p형층을 식각하는 단계;
    를 더 포함하는 것을 특징으로 하는 p형 반도체층의 식각 방법.
  15. 제1항에 있어서,
    상기 식각은 습식식각인 것을 특징으로 하는 p형 반도체층의 식각 방법.
  16. 제1항에 있어서,
    상기 식각은 광전기화학적(photo-electrochemical, PEC) 식각인 것을 특징으로 하는 p형 반도체층의 식각 방법.
  17. 제1항에 있어서,
    식각되는 상기 소자 구조의 위치로 정공들을 이동시키는 상기 내부 전기장을 생성하기 위하여 상기 소자 구조를 도핑하는 단계;
    를 더 포함하는 것을 특징으로 하는 p형 반도체층의 식각 방법.
  18. 제1항에 있어서,
    식각되는 상기 소자 구조의 위치로 정공들을 이동시키는 상기 내부 전기장을 생성하기 위하여 상기 소자 구조에 스트래인(strain)을 도입하는 단계;
    를 더 포함하는 것을 특징으로 하는 p형 반도체층의 식각 방법.
  19. 식각된 표면을 가지는 p형 반도체를 포함하고,
    이온-도움 플라즈마 식각 또는 건식 식각에 의해 식각되는 p형 반도체와 비교해볼 때, 광전기화학적 식각에 의해 식각된 상기 p형 반도체에 대한 데미지가 더 작은 것을 특징으로 하는 헤테로구조.
  20. 제19항에 있어서,
    상기 식각된 표면은 상기 p형 반도체의 결정학적인 평면이 아닌 것을 특징으로 하는 헤테로 구조.
  21. 제19항에 있어서,
    상기 p형 반도체에서 하나 이상의 이방성 트렌치들을 더 포함하는 것을 특징으로 하는 헤테로 구조.
  22. 제19항에 있어서,
    상기 식각된 표면은 n형 반도체의 식각된 표면에 필적하는 정도의 매끄러움 또는 거칠기를 갖는 것을 특징으로 하는 헤테로구조.
  23. 제19항에 있어서,
    상기 PEC 식각은 상기 p형 반도체에 어떤 데미지도 도입하지 않는 것을 특징으로 하는 헤테로구조.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8053264B2 (en) * 2008-05-12 2011-11-08 The Regents Of The University Of California Photoelectrochemical etching of P-type semiconductor heterostructures
CN102089582A (zh) * 2008-05-12 2011-06-08 加利福尼亚大学董事会 P侧在上的GaN基发光二极管的光电化学粗化
WO2010042871A1 (en) * 2008-10-09 2010-04-15 The Regents Of The University Of California Photoelectrochemical etching for chip shaping of light emitting diodes
JP5200194B2 (ja) 2011-06-24 2013-05-15 パナソニック株式会社 窒化ガリウム系半導体発光素子、光源および凹凸構造形成方法
EP2597687B1 (en) * 2011-11-23 2016-02-03 Imec Method for producing a GaN LED device
CN102520212B (zh) * 2011-12-14 2013-10-30 中国科学院苏州纳米技术与纳米仿生研究所 多层材料的减薄装置及减薄待测样品的方法
KR102264072B1 (ko) 2012-06-01 2021-06-14 루미리즈 홀딩 비.브이. Led 표면 조면화에서의 피처 크기 및 형상 제어를 이용한 광 추출 개선
KR101977927B1 (ko) 2012-07-11 2019-05-13 인텔렉츄얼 키스톤 테크놀로지 엘엘씨 광전소자 및 그 제조방법
US20150226386A1 (en) * 2012-08-30 2015-08-13 The Regents Of The University Of California High-power, laser-driven, white light source using one or more phosphors
US8748324B1 (en) * 2013-02-26 2014-06-10 The Boeing Company Systems and methods for separating components of a multilayer stack of electronic components
CN105283946A (zh) * 2013-03-14 2016-01-27 阿卜杜拉国王科技大学 无缺陷单晶薄层
CN108519411A (zh) * 2018-03-30 2018-09-11 厦门大学 一种氮化物半导体材料除氢激活提升p型导电性的方法
JP6625260B1 (ja) * 2018-10-18 2019-12-25 株式会社サイオクス 構造体の製造方法および構造体の製造装置
CN109585286A (zh) * 2018-11-07 2019-04-05 三明学院 一种增强湿法刻蚀各向异性的方法及***
CN111261506A (zh) * 2018-11-30 2020-06-09 东泰高科装备科技有限公司 一种半导体器件光化学刻蚀方法及装置
JP2020096015A (ja) * 2018-12-10 2020-06-18 株式会社サイオクス 構造体の製造方法と製造装置、および光照射装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4369099A (en) * 1981-01-08 1983-01-18 Bell Telephone Laboratories, Incorporated Photoelectrochemical etching of semiconductors
US5773369A (en) * 1996-04-30 1998-06-30 The Regents Of The University Of California Photoelectrochemical wet etching of group III nitrides
US5824206A (en) * 1996-06-28 1998-10-20 The United States Of America As Represented By The Secretary Of The Air Force Photoelectrochemical etching of p-InP
EP1697983B1 (en) * 2003-12-09 2012-06-13 The Regents of The University of California Highly efficient gallium nitride based light emitting diodes having surface roughening
WO2008060530A1 (en) * 2006-11-15 2008-05-22 The Regents Of The University Of California Ion beam treatment for the structural integrity of air-gap iii-nitride devices produced by photoelectrochemical (pec) etching
US8053264B2 (en) * 2008-05-12 2011-11-08 The Regents Of The University Of California Photoelectrochemical etching of P-type semiconductor heterostructures
CN102089582A (zh) * 2008-05-12 2011-06-08 加利福尼亚大学董事会 P侧在上的GaN基发光二极管的光电化学粗化
US20100072518A1 (en) * 2008-09-12 2010-03-25 Georgia Tech Research Corporation Semiconductor devices and methods of fabricating same
WO2010042871A1 (en) * 2008-10-09 2010-04-15 The Regents Of The University Of California Photoelectrochemical etching for chip shaping of light emitting diodes
JP2012517104A (ja) * 2009-01-30 2012-07-26 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア レーザファセットのための光電気化学エッチング
EP2430652B1 (en) * 2009-05-12 2019-11-20 The Board of Trustees of the University of Illionis Printed assemblies of ultrathin, microscale inorganic light emitting diodes for deformable and semitransparent displays

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CN102089864A (zh) 2011-06-08

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