KR20110018891A - Semiconductor devices with non-punch-through semiconductor channels having enhanced conduction and methods of making - Google Patents
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Abstract
본 발명은 반도체소자와 그 제조방법에 관한 것이다. 전류는 p-n 접합부나 금속-반도체 접합부와 같은 정류접합부들 사이로 흐른다. 이 소자는 NPT 거동과 보강된 전도율을 보인다. 이 소자의 예로는 JFET(Junction Field Effect Transistor), SIT(Static Induction Transistor), JFET(Junction Field Effect Thyristor) 또는 JFET 전류제한기가 있고, SiC와 같은 광대역 반도체로 만들어진다. The present invention relates to a semiconductor device and a manufacturing method thereof. Current flows between rectifying junctions such as p-n junctions or metal-semiconductor junctions. The device exhibits NPT behavior and enhanced conductivity. Examples of these devices are junction field effect transistors (JFETs), static induction transistors (SITs), junction field effect thyristors (JFETs), or JFET current limiters, and are made of broadband semiconductors such as SiC.
Description
본 발명은 반도체소자와 그 제조방법에 관한 것이다. The present invention relates to a semiconductor device and a manufacturing method thereof.
전력스위칭 분야에 사용되는 JFET(junction field-effect transistor) 소자는 채널저항이 적어야 하고 MOSFET와 같은 스위칭 거동을 보이는 것이 좋다. 특히, 게이트에 걸린 임계전압에 의해 일단 채널이 핀치-오프(pinch-off)되면, 이런 전자소자가 최대전압이나 정격전압을 차단할 수 있는 것이 좋다. 이런 소자의 특성은 무한히 높은 전압차단이득 β을 필요로 한다. JFET 소자에서 낮은 채널저항과 높은 전압차단이득은 대개 소자특성으로 나타난다. 예컨대, 짧은 채널 JFET나 SIT에서 전체 소자저항 중의 채널성분은 비교적 작고 전류포화는 긴채널 JFET 구조보다 훨씬 더 낮다. 그러나, 전압차단이득도 작아지고, 최대 드레인전압을 차단하는데 필요한 게이트 바이어스와 임계전압 사이의 차가 아주 커져, 경우에 따라서는 수십볼트에 이르기도 한다(비특허문헌 [1] 참조). 한편, 전압차단이득이 높은 긴채널 보강모드 JFET에서는 전류가 너무 빨리 충전되어 선형 범위내의 비교적 낮은 온-상태 채널저항을 충분히 이용할 수 없다(비특허문헌 [2], [3] 참조). 이 문제는 전력 SiC VJFET의 경우에 특히 현저하다. 그 결과, 정상차단 스위칭소자의 개발이 지연되었다. Junction field-effect transistor (JFET) devices used in power switching applications require low channel resistance and exhibit the same switching behavior as MOSFETs. In particular, once the channel is pinch-off by the threshold voltage across the gate, it is desirable that such an electronic device can block the maximum voltage or the rated voltage. These devices require infinitely high voltage gain gain β. Low channel resistance and high voltage-gain gain in JFET devices are usually due to device characteristics. For example, in short channel JFETs or SITs, the channel component in the overall device resistance is relatively small and current saturation is much lower than in long channel JFET structures. However, the voltage cutoff gain is also small, and the difference between the gate bias and the threshold voltage required to cut off the maximum drain voltage becomes very large, sometimes in the tens of volts (see Non-Patent Document 1). On the other hand, in the long channel reinforcement mode JFET having a high voltage cutoff gain, the current is charged too fast to sufficiently utilize the relatively low on-state channel resistance in the linear range (see Non-Patent Documents [2] and [3]). This problem is particularly noticeable in the case of power SiC VJFETs. As a result, the development of the normally blocking switching element was delayed.
본 발명은 이와 같은 문제점을 감안하여 안출된 것으로, 온-상태 채널저항이 낮고 전압차단이득이 높은 접합필드효과 반도체소자들을 제공하는 것을 목적으로 한다. The present invention has been made in view of the above problems, and an object thereof is to provide a junction field effect semiconductor device having a low on-state channel resistance and a high voltage blocking gain.
이와 같은 목적 달성을 위해, 본 발명은,In order to achieve the above object, the present invention,
제1 도전형의 반도체재료로 된 기판층;A substrate layer made of a first conductive semiconductor material;
상기 기판층 위에 있고, 제1 도전형의 반도체재료로 된 제1 층;A first layer on the substrate layer, the first layer of a semiconductor material of a first conductivity type;
상기 제1 층 위에 있고, 제1 도전형의 반도체재료로 이루어졌으며, 윗면과 제1 및 제2 테이퍼 측벽들을 갖는 돌출부;A protrusion formed on the first layer and made of a first conductive semiconductor material, the protrusion having an upper surface and first and second tapered sidewalls;
상기 돌출부의 제1 및 제2 측벽들과 돌출부에 인접한 제1 층의 윗면 위에 있고, 제1 도전형과는 다른 제2 도전형의 반도체재료; 및First and second sidewalls of the protrusion and a second conductive semiconductor material on a top surface of the first layer adjacent to the protrusion and different from the first conductivity type; And
상기 돌출부의 윗면에 있고, 제1 도전형의 반도체재료로 된 제3 층;을 포함하고,A third layer of a first conductive semiconductor material on an upper surface of the protruding portion;
상기 돌출부는 제1 부위와 제2 부위를 갖는데, 제1 부위는 제3 층에 인접하고 제1 평균 도핑농도를 가지며, 제2 부위는 제1 부위와 제1 층 사이에 있고 제2 평균 도핑농도를 갖고, 상기 제1 평균 도핑농도는 제2 평균 도핑농도보다 낮으며, 제2 평균 도핑농도는 제1 층의 평균 도핑농도보다 높은 반도체소자를 제공한다.The protrusion has a first portion and a second portion, the first portion being adjacent to the third layer and having a first average doping concentration, the second portion is between the first portion and the first layer and the second average doping concentration. Wherein the first average doping concentration is lower than the second average doping concentration, and the second average doping concentration is higher than the average doping concentration of the first layer.
본 발명은 또한, 제1 도전형의 반도체재료로 된 기판층 위에 있는 제1 도전형의 반도체재료로 된 제1 층 위에 있는 제1 도전형의 반도체재료로 된 제2 층 위에 있는 제1 도전형의 반도체재료로 된 제3 층과 그 밑의 제2 층을 선택적으로 에칭하여 제1 도전형의 반도체재료로 된 돌출부를 형성하되, 돌출부 윗면에는 반도체재료로 된 제3층을 형성하고, 돌출부의 테이퍼형 측벽에는 반도체재료로 된 제2 층을 형성하는 단계; 및The invention also relates to a first conductivity type over a second layer of semiconductor material of a first conductivity type over a first layer of semiconductor material of a first conductivity type on a substrate layer of semiconductor material of a first conductivity type Selectively etching the third layer of the semiconductor material and the second layer below the semiconductor material of the first conductivity type to form a projection of the semiconductor material of the first conductivity type, the upper surface of the projection to form a third layer of the semiconductor material, Forming a second layer of semiconductor material on the tapered sidewalls; And
돌출부 측벽과, 돌출부에 인접한 제1 층의 윗면의 제2 층에 도펀트를 선택적으로 주입하여, 제1 도전형과는 다른 제2 도전형의 반도체재료 영역들을 형성하는 단계;를 포함하고,And selectively implanting dopants into the protrusion sidewalls and the second layer on top of the first layer adjacent to the protrusions to form semiconductor material regions of a second conductivity type different from the first conductivity type;
상기 제2 층은 제1 부위와 제2 부위를 갖는데, 제1 부위는 제3 층에 인접하고 제1 평균 도핑농도를 가지며, 제2 부위는 제1 부위와 제1 층 사이에 있고 제2 평균 도핑농도를 갖고, 상기 제1 평균 도핑농도는 제2 평균 도핑농도보다 낮으며, 제2 평균 도핑농도는 제1 층의 평균 도핑농도보다 높은 반도체소자 제조방법도 제공한다.The second layer has a first portion and a second portion, the first portion being adjacent to the third layer and having a first average doping concentration, the second portion being between the first portion and the first layer and having a second average. A semiconductor device manufacturing method having a doping concentration, the first average doping concentration is lower than the second average doping concentration, and the second average doping concentration is higher than the average doping concentration of the first layer.
본 발명에 있어서, 상기 돌출부는 돌출부의 제1 부위와 제1 층 사이에 있고 제3 평균 도핑농도를 갖는 제3 부위를 더 포함하고, 상기 제3 평균 도핑농도는 제1 층의 평균 도핑농도보다는 높과 제2 평균 도핑농도보다는 낮을 수 있다. 이 경우, 돌출부의 제3 부위의 두께는 둘출부 윗면에 수직인 방향으로 0.25~0.75 ㎛이다. 또, 돌출부의 제3 부위의 도핑농도가 돌출부 윗면에 수직인 방향으로 불균일하고, 돌출부의 제2 부위에 인접한 제3 부위의 도핑농도는 제1 층에 인접한 제3 부위의 도핑농도보다 높을 수 있다. 또, 상기 제3 평균 도핑농도는 1x1016cm-3 내지 1x1017cm-3일 수 있다. 본 발명에 있어서, 제1 도전형은 n형이고 제2 도전형은 p형이 바람직하고, 이런 반도체재료는 광대역 반도체재료인 것이 더 바람직하다. 본 발명에 따른 반도체재료는 SiC일 수 있다. In the present invention, the protrusion further comprises a third portion between the first portion of the protrusion and the first layer and having a third average doping concentration, wherein the third average doping concentration is greater than the average doping concentration of the first layer. High and lower than the second average doping concentration. In this case, the thickness of the third portion of the protrusion is 0.25-0.75 μm in the direction perpendicular to the upper surface of the head. Further, the doping concentration of the third portion of the protrusion may be non-uniform in a direction perpendicular to the upper surface of the protrusion, and the doping concentration of the third portion adjacent to the second portion of the protrusion may be higher than the doping concentration of the third portion adjacent to the first layer. . In addition, the third average doping concentration may be 1x10 16 cm -3 to 1x10 17 cm -3 . In the present invention, the first conductivity type is n-type, the second conductivity type is preferably p-type, and such semiconductor material is more preferably a broadband semiconductor material. The semiconductor material according to the present invention may be SiC.
본 발명에 있어서, 상기 돌출부의 제1 부위의 평균 폭은 돌출부 윗면에 평행한 방향으로 0.3~1.7 ㎛이고, 돌출부의 제1 부위의 두께는 둘출부 윗면에 수직인 방향으로 0.25~1 ㎛이며, 제1 평균 도핑농도는 1x1016cm-3 내지 1x1017cm-3이고, 제2 평균 도핑농도는 3x1016cm-3 내지 3x1017cm-3이며, 돌출부의 제2 부위의 두께는 둘출부 윗면에 수직인 방향으로 0.5~3 ㎛일 수 있다.In the present invention, the average width of the first portion of the protrusion is 0.3 to 1.7 μm in a direction parallel to the upper surface of the protrusion, and the thickness of the first portion of the protrusion is 0.25 to 1 μm in a direction perpendicular to the upper surface of the head. The first average doping concentration is 1x10 16 cm -3 to 1x10 17 cm -3 , and the second average doping concentration is 3x10 16 cm -3 to 3x10 17 cm -3 , and the thickness of the second portion of the protrusion is on the upper surface of the head. It may be 0.5 to 3 ㎛ in the vertical direction.
또, 돌출부의 제1 부위의 도핑농도가 불균일하고, 돌출부의 제2 부위의 도핑농도는 돌출부 윗면에 수직인 방향으로 계단식으로나 선형으로 변할 수 있다. 또는, 돌출부의 제1 부위와 제2 부위의 도핑농도가 돌출부 윗면에 수직인 방향으로 선형으로 변할 수 있다. Further, the doping concentration of the first portion of the protrusion is nonuniform, and the doping concentration of the second portion of the protrusion may vary stepwise or linearly in a direction perpendicular to the upper surface of the protrusion. Alternatively, the doping concentrations of the first and second portions of the protrusion may vary linearly in a direction perpendicular to the upper surface of the protrusion.
본 발명에 따른 반도체소자는 JFET(Junction Field Effect Transistor), SIT(Static Induction Transistor), JFET(Junction Field Effect Thyristor) 또는 JFET 전류제한기로서, 가급적 2.4 MV/cm 이하의 전기장에서 NPT(non-punch through) 거동을 보이는 것을 바람직하다.The semiconductor device according to the present invention is a junction field effect transistor (JFET), a static induction transistor (SIT), a junction field effect thyristor (JFET), or a JFET current limiter, and preferably a non-punch NPT at an electric field of 2.4 MV / cm or less. It is desirable to show through behavior.
본 발명에 따른 반도체소자는 또한, 상기 돌출부의 제1 측벽과 제1 측벽에 인접한 제1 층의 윗면의 제2 도전형의 반도체재료 위에 있는 제1 게이트 접점; 상기 돌출부의 제2 측벽과 제2 측벽에 인접한 제1 층의 윗면의 제2 도전형의 반도체재료 위에 있는 제2 게이트 접점; 제3층 위에 있는 소스 접점; 및 제1 층 반대쪽의 기판층 표면에 있는 드레인 접점;을 더 포함할 수 있다. 본 발명은 이런 반도체소자를 포함하는 회로, 더 구체적으로는 전술한 제1, 제2 게이트 접점들이 전기적으로 결합되거나 결합되지 않은 회로에 관한 것이기도 하다. 또한, 이상 설명한 반도체소자를 2개 포함하되, 첫번째 반도체소자의 소스 접점이 두번째 반도체소자의 게이트 접점에 전기적으로 결합되는 회로나, 집적회로를 제공할 수도 있다.The semiconductor device according to the present invention further comprises: a first gate contact over the first sidewall of the protrusion and a second conductivity type semiconductor material on an upper surface of the first layer adjacent to the first sidewall; A second gate contact over the second sidewall of the protrusion and a second conductivity type semiconductor material on the top surface of the first layer adjacent the second sidewall; A source contact over the third layer; And a drain contact on the surface of the substrate layer opposite to the first layer. The present invention also relates to a circuit including such a semiconductor device, and more particularly to a circuit in which the aforementioned first and second gate contacts are electrically coupled or uncoupled. In addition, a circuit including two semiconductor devices described above, wherein the source contact of the first semiconductor device is electrically coupled to the gate contact of the second semiconductor device, or an integrated circuit may be provided.
또, 본 발명에 따른 반도체소자의 제조방법에 있어서, 도펀트가 돌출부의 윗면에 수직인 방향에 대해 2도 이내의 각도로 주입되는 것이 바람직하다. 또, 돌출부가 제2 층의 제2 부위와 제1 층 사이에 제3 평균 도핑농도를 갖는 제3 부위를 더 포함하고, 상기 제3 평균 도핑농도는 제1 층의 평균 도핑농도보다는 높고 제2 평균 도핑농도보다는 낮을 수 있다. Further, in the method of manufacturing a semiconductor device according to the present invention, it is preferable that the dopant is injected at an angle within 2 degrees with respect to the direction perpendicular to the upper surface of the protrusion. Further, the protrusion further includes a third portion having a third average doping concentration between the second portion of the second layer and the first layer, wherein the third average doping concentration is higher than the average doping concentration of the first layer and the second portion. It may be lower than the average doping concentration.
본 발명에 따른 반도체소자 제조방법은, 상기 제1 층 위에 제1 도전형의 반도체재료를 에피택셜 성장시켜 제2 층을 형성하는 단계; 및 상기 제2 층 위에 제1 도전형의 반도체재료를 에피택셜 성장시켜 제3 층을 형성하는 단계;를 더 포함하고, 제1 층 위에서 에피택셜 성장하는 반도체재료는 제1 도전형의 반도체재료를 형성하도록 반응하는 다수의 기체들과 표면접촉하며, 상기 다수의 기체들의 농도는 제2 층의 도펀트 농도가 불균일하게 되도록 에피택셜 성장기간 동안 변하도록 할 수도 있다. A semiconductor device manufacturing method according to the present invention comprises the steps of: epitaxially growing a first conductive semiconductor material on the first layer to form a second layer; And epitaxially growing a first conductive semiconductor material on the second layer to form a third layer, wherein the semiconductor material epitaxially growing on the first layer comprises a first conductive semiconductor material. Surface contact with a plurality of gases reacting to form, the concentration of the plurality of gases may be changed during the epitaxial growth period such that the dopant concentration of the second layer is non-uniform.
도 1은 채널저항이 낮은 NPT 채널을 갖는 SiC VJFET의 단면도;
도 2는 불균일 도핑 NPT 채널의 도핑분포를 보여주는 그래프;
도 3A는 완만히 도핑된 전기장 억제층을 갖는 불균일 도핑 NPT 채널의 도핑분포 그래프;
도 3B는 계단형 도핑 전기장 억제층을 갖는 불균일 도핑 NPT 채널의 도핑분포 그래프;
도 4는 불균일 도핑농도가 5x1016㎝-3인 채널과 정류접합부가 0도 이온주입으로 형성된 1㎟ 정상차단 1500V 4H-SiC VJFET의 I-V 특성의 측정값과 시뮬레이션 값들을 겹쳐놓은 그래프;
도 5A는 채널 도핑농도가 불균일하고 정류접합부가 0도 이온주입으로 형성된 1㎟ 정상차단 800V SiC VJFET의 시뮬레이션 I-V 특성을 나타낸 그래프;
도 5B는 채널 도핑농도가 불균일하고 정류접합부가 0도 이온주입으로 형성된 1㎟ 정상차단 800V SiC VJFET의 전체 저항의 성분들을 보여주는 파이차트;
도 6A는 채널 도핑농도가 불균일하고 정류접합부가 0도 이온주입으로 형성된 1㎟ 정상차단 800V SiC VJFET의 시뮬레이션 I-V 특성을 나타낸 그래프;
도 6B는 채널 도핑농도가 불균일하고 정류접합부가 0도 이온주입으로 형성된 1㎟ 정상차단 800V SiC VJFET의 전체 저항의 성분들을 보여주는 파이차트.1 is a cross-sectional view of a SiC VJFET having an NPT channel with low channel resistance;
2 is a graph showing the doping distribution of non-uniformly doped NPT channels;
3A is a doping distribution graph of a heterogeneously doped NPT channel with a gently doped field suppression layer;
3B is a doping distribution graph of non-uniformly doped NPT channels with stepped doped field suppression layers;
4 is a graph superimposing the measured and simulated values of IV characteristics of a 1 mm2 normally blocked 1500V 4H-SiC VJFET formed with a channel having a non-uniform doping concentration of 5x10 16 cm -3 and a rectifying junction of 0 degree ion implantation;
FIG. 5A is a graph showing simulation IV characteristics of a 1
FIG. 5B is a pie chart showing the components of the overall resistance of a 1
FIG. 6A is a graph showing simulation IV characteristics of a 1
FIG. 6B is a pie chart showing the components of the overall resistance of a 1
과거에는 높은 채널저항과 낮은 전압차단 이득이 별개의 문제로 취급되었었다. 채널저항은 채널단자와 정류접합부에 걸린 바이어스의 비선형 함수이다. 채널저항이 일정할 경우 채널의 I-V 특성에서 조건부로 2개의 영역으로, 구체적으로는 선형영역과 포화영역으로 나뉠 수 있다. 선형영역에서는 채널저항이 채널길이에 비례하고 노핑농도와 전류통로의 단면적에 반비례한다. 포화영역에서는 채널저항이 급격히 상승하게되어, 이 영역은 대부분의 전력스위칭에 거의 사용하지 못하게 된다In the past, high channel resistance and low voltage-gain gain were treated separately. Channel resistance is a nonlinear function of bias across the channel terminals and rectifier junctions. If the channel resistance is constant, it can be conditionally divided into two regions, specifically, a linear region and a saturation region, in the I-V characteristic of the channel. In the linear region, the channel resistance is proportional to the channel length and inversely proportional to the nopping concentration and the cross-sectional area of the current path. In the saturation region, the channel resistance rises rapidly, and this region is rarely used for most power switching.
JFET에서의 전류포화 메커니즘은 Shockley[4]에 소개된바 있다. JFET에 걸린 드레인-소스 바이어스가 고정된 게이트-소스 바이어스로 증가하기 때문에, 전류경로를 따라 채널에서의 전압강하로 인해 채널 내부의 공핍층이 드레인쪽으로 확장된다. 이때문에 채널 내부의 전류경로가 드레인쪽으로 가면서 점점 좁아져 전류가 포화된다. Shockley에서 소개한 메커니즘은 높은 전기장에서의 캐리어 드리프트 속도의 포화로 인해 더 심각한 것으로 뒤에 밝혀졌다. 오옴 법칙 때문에, 드레인으로 갈수록 채널저항이 증가하면 전기장도 증가하여 캐리어 이동성이 악화되고, 이것이 채널저항을 더 높이고 심지어 드레인전류의 포화도 더 가속한다. The current saturation mechanism in JFETs was introduced in Shockley [4]. Because the drain-source bias across the JFET increases to a fixed gate-source bias, the voltage drop in the channel along the current path causes the depletion layer inside the channel to extend toward the drain. This causes the current path inside the channel to narrow toward the drain and saturate the current. The mechanism introduced by Shockley was later found to be more serious due to the saturation of the carrier drift rate in high electric fields. Because of Ohm's law, as the channel resistance increases toward the drain, the electric field increases, causing carrier mobility to deteriorate, which increases the channel resistance and even accelerates the saturation of the drain current.
조기 전류포화 문제를 해결할 방법들이 여러가지 제시되었다. 예를 들어 미국특허 2,984,752호에 소개된 채널은 p-n 접합부들 사이의 간격을 불균일하게 하여 전류포화 효과를 낮추었다. 접합부들의 간격은 바이어스가 더 높은 단자를 향해 선형으로 증가하므로, 간격-대전 영역들을 합쳐 핀치-오프 전에 채널을 통해 유도되는 전류가 더 높아진다. 그러나, 미국특허 2,984,752에 소개된 소자의 구조는 합금 접합부들 때문에 제조하기가 극히 어렵다.There are several ways to solve the early current saturation problem. For example, the channel introduced in US Pat. No. 2,984,752 lowers the effect of current saturation by uneven spacing between p-n junctions. The spacing of the junctions increases linearly towards the terminal with the higher bias, resulting in higher current drawn through the channel prior to pinching-off by combining the spacing-charge regions. However, the structure of the device introduced in US Pat. No. 2,984,752 is extremely difficult to manufacture due to alloy joints.
이 소자는 채널과 드레인 사이에 전압차단층(예, 드리프트층)이 없어 고전압에는 적당치 않기도 하다. 드리프트층의 저항은 아래 식에 맞춰 도핑 N dr 과 두께 t dr 을 선택하여 표적 항복전압 V b 과 최대허용 플레인-접합부 전기장 E 1DMAX 에 의해 최소화할 수 있다. This device is not suitable for high voltages because there is no voltage blocking layer (eg, drift layer) between the channel and drain. Resistance of the drift layer is doped N select dr dr and the thickness t to the target breakdown voltage V b and the maximum allowable plane according to the following formula: - can be minimized by the junction electric field E 1DMAX.
플라즈마 에칭으로 형성되고 이식된 정류접합부들에 의해 제한된 수직채널 구조를 갖는 소자가 미국특허 4,403,396에 소개되었다. A device having a vertical channel structure limited by rectified junctions formed and implanted by plasma etching has been introduced in US Pat. No. 4,403,396.
드리프트층을 갖고, 접합부들 사이의 불균일한 간격을 이용해 포화전류를 개선한 수직 SiC JFET가 미국특허 5,747,831에 소개되었다. 이 소자는 미국특허 2,984,752에 소개된 것보다 제조는 쉽지만, 후술하는 바와 같이 차단이득이 무한히 높은 MOSFET형 스위칭 거동을 보이는 고전압 소자에는 적절치 못하다. A vertical SiC JFET having a drift layer and using a non-uniform spacing between junctions to improve saturation current is described in US Pat. No. 5,747,831. This device is easier to manufacture than that described in US Pat. No. 2,984,752, but is not suitable for high voltage devices exhibiting MOSFET type switching behavior with infinitely high blocking gain as described below.
무한히 높은 차단이득은 아래 식으로 표현된다:The infinitely high blocking gain is expressed by the following equation:
채널축에 대칭인 정류접합(예; p-n 접합부)에 의해 소스(y=0)와 드레인(y=L) 사이로 전류경로가 한정된 길이 L의 가상의 채널을 고려할 수 있다. N(y)와 a(y)로 정의된 채널축에서의 도핑농도가 정류 접합부들 사이의 간격의 절반을 나타내면, 채널축에서의 핀치-오프 전압은 아래와 같다:Consider a hypothetical channel of length L whose current path is defined between the source (y = 0) and the drain (y = L) by a rectifying junction symmetrical to the channel axis (e.g. p-n junction). If the doping concentration in the channel axis defined by N (y) and a (y) represents half of the spacing between the rectifying junctions, the pinch-off voltage at the channel axis is:
V bi (y)가 내부전위이고, Em은 최대 드레인전압(V DS =V b )이걸렸을 때 채널의 드레인 입구에 생기는 최대 전기장을 나타내는 아래 NPT(non-punch-through) 조건을 채널축을 따라 설정할 수 있다: V bi (y) is the internal potential and Em sets the following non-punch-through (NPT) along the channel axis, which represents the maximum electric field at the drain inlet of the channel when the maximum drain voltage ( V DS = V b ) is applied. Can:
드리프트층이 최저 저항, 표적 항복전압(V b ), 및 최대 허용 플레인-접합부 전기장(E 1DMAX )에 최적화된 소자의 경우, 위의 조건 (3), (4)는 아래와 같이 표현될 수 있다:For devices in which the drift layer is optimized for the lowest resistance, target breakdown voltage ( V b ), and maximum allowable plane-junction electric field ( E 1DMAX ), the conditions (3) and (4) above can be expressed as:
채널 도핑농도가 일정할 경우, 위의 (5) 식은 아래와 같이 표현됨:If the channel doping concentration is constant, equation (5) above is expressed as:
미국특허 5,747,831에 소개된 수직 SiC JFET의 채널과 드리프트층의 도핑농도가 같기 때문에(N dr =N ch ), 위의 조건 (6)이 만족되면, 채널길이가 드리프트층 두께를 넘는다(L>t dr ). 그러나, 드리프트층의 도핑농도가 낮아야 하는 고전압 소자에는 이런 구조가 비실용적이다.Since the doping concentrations of the channel and drift layer of the vertical SiC JFET introduced in US Pat. No. 5,747,831 are equal ( N dr = N ch ), if the above condition (6) is satisfied, the channel length exceeds the drift layer thickness ( L > t dr ). However, this structure is impractical for high voltage devices where the doping concentration of the drift layer should be low.
도핑농도가 드리프트층보다 채널층에서 더 높은 수직 SiC SIT(Static Induction Transistor) 구조가 미국특허 5,945,701에 소개되었다.A vertical SiC static induction transistor (SIT) structure with a higher doping concentration in the channel layer than in the drift layer is disclosed in US Pat. No. 5,945,701.
불순물 농도가 아주 낮은 층을 갖는 소스와 분리되어 불순물 농도가 낮은 층으로 채널이 이루어진 SIT가 미국특허 4,364,072에 소개되었다. An SIT is described in US Pat. No. 4,364,072, which is separated from a source having a layer having a very low impurity concentration and channels into a layer having a low impurity concentration.
미국특허공개 2007/0187715에 소개된 소자는 채널에 도핑이 균일하게 이루어지고 NPT 성능을 보인다. 그러나, 이런 구조는 후술하는 것과 같은 제한을 갖는다.The device described in U.S. Patent Publication 2007/0187715 shows uniform doping in the channel and NPT performance. However, this structure has the same limitation as described later.
식 (1)에서 최적의 변수를 갖는 드리프트층의 비저항은 :In equation (1), the specific resistance of the drift layer with optimal parameters is:
(7)과 같이, 주어진 차단 조건에 대해 드리프트층의 비저항은 최대 1차원 전기장(E 1DMAX )의 3제곱에 반비례한다. 4H-SiC에서 제대로 종료된 계단형 접합부에 허용된 최대 전기장은 2.4 MV/cm를 넘을 수 있다(Sankin et al.,[5]). 이때문에 온상태 손실을 줄이기 위해 전력소자에 SiC 를 사용할 강력한 동기가 생겼다. 그러나, NPT 채널이 불균일하게 도핑된 JFET 소자에 SiC를 사용할 때는, 채널 도즈(channel dose) D ch =N ch L을 저임계 전기장을 갖는 반도체보다 훨씬 높게 선택해야 한다. 채널저항을 최소화하려면, 채널의 길이보다는 도핑량을 늘리는 것이 좋지만, 임계전압이 정해졌으면 채널도핑이 높을수록 정류 접합부 간격은 작아진다. 이것은 고가의 리소그래피 기술이 필요하다는 것을 의미하는데, 특히 양의 임계전압이 필요할 때 그렇다. p-n 접합을 주입한 경우, 채널 두께가 줄어들어 채널축에서 인접 주입성분들끼리 합쳐져 순수 채널도핑량은 줄어들고, 측벽으로부터 주입손상이 옆으로 퍼지기 때문에 채널의 전자이동도가 악화될 것이다. 이때문에 채널저항이 증가하고 채널전류가 조기에 포화된다. 미국특허공개 2007/0187715에 소개된 소자의 I-V 특성에서 포화전압이 아주 낮다(VGS=2.5V에서 Vsat<1). 그 결과, 게이트-소스 바이어스가 제어중인 p-n 접합부의 내부전위를 넘어서는 안되는 단극모드에서 이 소자를 작동시키기가 어렵다. As shown in (7), the resistivity of the drift layer is inversely proportional to the third square of the maximum one-dimensional electric field ( E 1DMAX ) for a given blocking condition. The maximum electric field allowed for a properly terminated stepped junction in 4H-SiC can exceed 2.4 MV / cm (Sankin et al., [5]). This created a strong motivation for using SiC in power devices to reduce on-state losses. However, when using SiC in non-uniformly doped NFET channels, the channel dose D ch = N ch L should be chosen to be much higher than a semiconductor with a low critical electric field. To minimize the channel resistance, it is better to increase the amount of doping rather than the length of the channel, but once the threshold voltage is established, the higher the channel doping, the smaller the rectifying junction spacing. This means that expensive lithography techniques are needed, especially when positive threshold voltages are required. When the pn junction is injected, the channel thickness is reduced and the adjacent injection components in the channel axis are combined to reduce the pure channel doping amount and the electron mobility of the channel is deteriorated because the injection damage spreads laterally from the sidewall. This increases the channel resistance and saturates the channel current prematurely. The saturation voltage is very low (V sat <1 at V GS = 2.5V) in the IV characteristics of the device described in US 2007/0187715. As a result, it is difficult to operate this device in monopolar mode where the gate-source bias must not exceed the internal potential of the controlling pn junction.
채널층과 드리프트층의 도핑레벨이 서로 다른 소자가 미국특허 7,187,021에 소개되었다. Devices having different doping levels of the channel layer and the drift layer are described in US Pat. No. 7,187,021.
보강층과 공핍층을 갖는 "불균일 게이트층"을 갖는 MOS 트랜지스터의 구조가 Nagata[6]에 소개되었다.The structure of a MOS transistor with a "non-uniform gate layer" having a reinforcing layer and a depletion layer was introduced in Nagata [6].
반도체소자는 채널 부분에 있는 정류 접합부들 사이에만 전류가 흐르는 것이라 할 수 있다. 정류접합부의 예로는 p-n 접합부나 금속-반도체 접합부가 있다. 이런 반도체 구조는 NPT 거동을 보이고 전도율이 높다. 이런 소자의 예로는 JFET, SIT(Static Induction Transistor), JFET(Junction Field Effect Thyristor), JFET 전류제한기 등이 있다. 이런 소자는 SIC와 같은 광대역 반도체로 만들어지지만, 정상차단(normally-off) SiC VJFET도 있다. In the semiconductor device, the current flows only between the rectifying junctions in the channel portion. Examples of rectifying junctions are p-n junctions or metal-semiconductor junctions. This semiconductor structure exhibits NPT behavior and high conductivity. Examples of these devices include JFETs, static induction transistors (SIT), junction field effect thyristors (JFETs), and JFET current limiters. These devices are made of broadband semiconductors such as SICs, but there are also normally-off SiC VJFETs.
채널구조를 갖는 소자가 NPT 성능을 보여, (5)의 조건을 만족할 수도 있다. 특히, 게이트에 걸린 임계전압에 의해 채널이 핀치-오프되면, 아래 식으로 표현되는 최대 전압을 차단할 수 있다:A device having a channel structure exhibits NPT performance and may satisfy the condition of (5). In particular, if the channel is pinched off by a threshold voltage across the gate, it can block the maximum voltage represented by
이 소자의 채널구조 역시 저항을 획기적으로 낮출 수 있고 조기 전류포화 문제를 경감하거나 제거할 수 있다. 이 소자는 채널과 저항의 드리프트 성분을 적절히 조절할 필요가 없어서 NPT JFET 소자에 광대역 반도체의 파괴강도를 완전히 활용할 수 있다. The device's channel structure can also dramatically lower resistance and reduce or eliminate premature current saturation problems. The device does not need to properly adjust the drift components of the channel and resistors, making it possible to take full advantage of the breakdown strength of broadband semiconductors in NPT JFET devices.
어떤 경우에는, 이 소자의 수직 채널 구조의 도핑농도가 불균일하여, 소스에 좀더 가까운 채널 부분의 평균 도핑농도는 채널 하부보다 더 낮기도 하다. 채널 중에서 길이가 비교적 짧고 도핑농도가 낮은 부분인 "VTH-컨트롤채널"은 소자 전체의 저항에 중요한 성분을 추가하지 않고도 필요한 임계전압에 상당하는 게이트 바이어스로 핀치-오프될 수 있다. 채널 하부의 고농도 도핑부인 "필드-스톱 채널"의 도핑농도는 NPT 성능을 제공하여 조건 (4)를 만족하기에 충분히 높게 선택할 수 있다. 강하게 도핑된 "필드-스톱 채널"의 정류접합부 사이의 간격이 "VTH-컨트롤채널"에서의 간격과 같거나 크기 때문에, 그 저항은 더 작을 수밖에 없다.In some cases, the doping concentration of the device's vertical channel structure is nonuniform, such that the average doping concentration of the portion of the channel closer to the source is lower than the bottom of the channel. A relatively short, low doping concentration of the channel, the “VTH-control channel” can be pinched off with a gate bias corresponding to the required threshold voltage without adding significant components to the resistance of the device as a whole. The doping concentration of the " field-stop channel ", which is a high concentration doping under the channel, can be selected high enough to provide NPT performance to satisfy condition (4). Since the spacing between the rectified junctions of the heavily doped "field-stop channels" is equal to or greater than the spacing in the "VTH-control channels", the resistance is inevitably smaller.
"VTH-컨트롤채널"과 "필드-스톱 채널" 사이의 분할이 조건부라는 것도 알아야 한다. 채널도핑농도 N(y)와 정류접합부 간격 a(y)는 조건 (5)를 만족할 수 있지만, 식 (2)에서 정의된 핀치-오프 전압 Vp(y)는 계단식 상승함수이거나 곡선형 상승함수이다. Note also that the split between the "VTH control channel" and the "field-stop channel" is conditional. The channel doping concentration N (y) and the rectifying junction spacing a (y) may satisfy condition (5), but the pinch-off voltage Vp (y) defined in Eq. (2) is a stepped rise function or a curved rise function. .
도 1은 도핑이 불균일한 NPT 채널을 갖춘 4H-SiC VJFET 구조의 단면도이다. 도 2는 이 채널의 도핑분포 그래프이다. 도면에서 1은 채널, 2는 정류접합부, 3은 드리프트층, 4는 P+ 게이트, 5는 N+ 드레인 기판, 6은 N+ 소스층, 101~104는 채널과 드리프트층의 도핑 분포, I와 II는 각각 길이 L1과 L2의 채널의 "VTH-컨트롤"과 "필드-스톱" 부분이다. 1 is a cross-sectional view of a 4H-SiC VJFET structure with non-doped NPT channels. 2 is a graph of the doping distribution of this channel. In the figure, 1 is a channel, 2 is a rectifying junction, 3 is a drift layer, 4 is a P + gate, 5 is an N + drain substrate, 6 is an N + source layer, 101-104 is a doping distribution of a channel and a drift layer, and I and II are respectively. The "VTH-Control" and "Field-Stop" parts of the channels L1 and L2.
도 2의 도핑분포는 예로 든 것일 뿐이다. 채널저항을 최소화하는 오프 상태에서는 최고의 전압이득을 제공하고 온 상태에서는 전류포화 효과를 내도록 채널의 도핑분포를 최적화할 수 있다. 예를 들어, 고차다항식이나 다른 해석함수로 도핑분포를 정의할 수 있다.The doping distribution of FIG. 2 is merely an example. The channel's doping distribution can be optimized to provide the best voltage gain in the off state, which minimizes channel resistance, and to produce a current saturation effect in the on state. For example, doping distributions can be defined by higher-order polynomials or other analysis functions.
전술한바와 같이, 이상 설명한 소자의 NPT 채널은 저항이 상당히 낮은데, 이는 정류접합부 간격을 충분히 유지하면서 도핑농도를 높였기 때문이다. 이렇게 되면 채널입구의 접합부가 현저하게 더 특이하게 되어, 게이트-드리프트 접합부에 걸린 최대허용 I-D 전기장을 낮추게 된다. 또, 트렌치의 폭을 줄여 채널 실장밀도를 높이면, 게이트 접합부의 "실린더"의 반경이 줄어들어 전기장이 강화된다. As described above, the NPT channel of the device described above has a very low resistance because the doping concentration is increased while maintaining sufficient spacing of the rectifier junctions. This results in a significantly more specific junction at the channel inlet, which lowers the maximum allowable I-D electric field at the gate-drift junction. In addition, increasing the channel mounting density by reducing the width of the trench reduces the radius of the "cylinder" of the gate junction, thereby enhancing the electric field.
정류접합부에서의 전기장 강화를 억제하려면, 고농도 도핑 "필드-스톱 채널"과 저농도 도핑 드리프트층 사이의 채널의 드레인 입구에 비교적 얇은 반도체층을 갖는 소자를 사용할 수 있다. 완만형이나 계단형으로 도핑된 전기장 억제층인 "필드-스무스 채널"을 갖는 불균일 도핑 NPT 채널의 도핑분포 그래프가 도 3이다. 도 3에서, 201~204와 301~304는 각각 완만형(도 3A)와 계단형(3B)의 채널과 드리프트의 도핑분포, I, Ⅱ, Ⅲ은 각각 길이 L1, L2, L3의 채널의 "VTH-컨트롤", "필드-스톱", "필드-스무스" 부분들이다. 앞에서와 마찬가지로, 채널의 "필드-스무스" 부분의 도핑농도는 고차다항식이나 다른 해석함수로 정의할 수 있다. To suppress the electric field enhancement at the rectifying junction, a device having a relatively thin semiconductor layer at the drain inlet of the channel between the heavily doped "field-stop channel" and the lightly doped drift layer can be used. 3 is a graph of the doping distribution of a non-uniformly doped NPT channel with a "field-smooth channel" which is a gentle or stepped doped field suppression layer. In Fig. 3, 201 to 204 and 301 to 304 are the gentle (Fig. 3A) and step (3B) channels and the doping distribution of the drift, respectively. VTH-control "," field-stop "and" field-smooth "parts. As before, the doping concentration in the "field-smooth" portion of the channel can be defined by higher-order polynomials or other interpretation functions.
어떤 경우에는, 전술한 바와 같이 불균일 도핑채널을 갖는 소자에서, 전류경로를 한정하는 정류접합부들이 전기적으로 결합되거나 독립적으로 바이어스되거나, 또는 적어도 하나의 정류접합부가 채널입구에 전기적으로 결합될 수도 있다.In some cases, in a device having a non-uniformly doped channel as described above, the rectifying junctions defining the current path may be electrically coupled or independently biased, or at least one rectifying junction may be electrically coupled to the channel inlet.
이런 불균일 도핑 채널은 채널구조가 수직인 필드효과 반도체소자의 전류를 제어하는데 사용되고, 이런 반도체소자의 예로는 JFET, SIT, JFET(Junction Field Effect Thyristor) 및 JFET 전류제한기가 있지만, 물론 이에 한정되지도 않는다. 예를 들어, 정상차단 SiC VJFET의 전류제어에도 사용될 수 있다.Such non-uniformly doped channels are used to control the current of field effect semiconductor devices with vertical channel structures. Examples of such semiconductor devices include, but are not limited to, JFETs, SITs, Junction Field Effect Thyristors (JFETs), and JFET current limiters. Do not. For example, it can be used for current control of a normally interrupted SiC VJFET.
전류경로를 따라 계산된 채널의 "VTH-컨트롤" 부분의 평균 도핑농도는 1x1016cm-3 내지 1x1017cm-3, 이 부분의 정류접합부의 평균 간격은 원하는 임계전압을 제공하도록 0.3~1.7 ㎛ 범위에서 선택할 수 있다. 이 부분의 길이는 0.25~1 ㎛이다. The average doping concentration of the "VTH-control" portion of the channel, calculated along the current path, is 1x10 16 cm -3 to 1x10 17 cm -3 , and the average spacing of the rectifying junctions of this portion is 0.3-1.7 μm to provide the desired threshold voltage. You can choose from the range. The length of this part is 0.25-1 micrometer.
채널의 "필드-스톱" 부분의 평균 도핑농도는 3x1016cm-3 내지 3x1017cm-3, 길이는 0.5~3 ㎛이다.The average doping concentration of the “field-stop” portion of the channel is 3 × 10 16 cm −3 to 3 × 10 17 cm −3 , and the length is 0.5-3 μm.
전류경로를 따라 측정한 채널의 "필드-스무스" 부분의 길이는 0.25~0.75 ㎛, 평균 도핑농도는 1x1016cm-3 내지 1x1017cm-3이다. The length of the "field-smooth" portion of the channel measured along the current path is 0.25-0.75 micrometers and the average doping concentration is 1x10 16 cm -3 to 1x10 17 cm -3 .
어떤 경우에는, 2.4 MV/cm 보다 큰 PT(punch-through) 전기장(즉, 채널에 걸렸을 때 펀치-스루 현상을 일으키는 최소 전기장)을 갖는 채널을 소자가 가질 수도 있다. 예를 들어 이 소자가 2.4 MV/cm 이하의 전기장에서 PT 현상을 보일 수 있다. In some cases, the device may have a channel with a punch-through (PT) electric field greater than 2.4 MV / cm (ie, a minimum electric field that causes a punch-through phenomenon when caught in the channel). For example, the device may exhibit PT phenomena in electric fields below 2.4 MV / cm.
불균일 도핑채널을 갖는 소자의 정상차단 JFET는 (E G >2eV인) 광대역 반도체 재료로 구성되고, 수직채널은 주입되거나 재성장된 p-n 접합부나 정류 스코티 접점으로 이루어질 수 있다. 불균일 도핑 채널은 채널구조가 수직인 다른 광대역 반도체소자의 설계나 제조에도 사용될 수 있다. 이런 소자의 예로는 JFET, SIT, Junction Field Effect Thyristor, JFET 전류제한기가 있지만, 물론 이에 한정되지도 않는다. 또, 정류접합부에 의해 전류경로가 정해지는 수직채널 구조를 갖는 모든 반도체소자, 예컨대 수직채널에 직렬연결된 수평채널에 전류가 흐르는 JFET와 Junction Field Effect Thyristor; p-n 접합부로 이루어진 수직채널에 직렬 연결된 MOS 채널에 전류가 흐르는 MOSFET; p-n 접합부에 의한 채널에 전류가 흐르는 JBS(Junction Barrier Schottky) 다이오드도 있는데, 역시 이들 소자에 한정되지 않는다. The normally interrupted JFET of the device with non-uniformly doped channels consists of a broadband semiconductor material ( E G > 2 eV ), and the vertical channel may consist of implanted or regrown pn junctions or rectifying Scotty contacts. The non-uniformly doped channel may also be used in the design or manufacture of other wideband semiconductor devices with vertical channel structures. Examples of such devices include, but are not limited to, JFETs, SITs, junction field effect thyristors, and JFET current limiters. In addition, all semiconductor devices having a vertical channel structure whose current path is determined by a rectifying junction, for example, a JFET and a junction field effect thyristor through which current flows in a horizontal channel connected in series to the vertical channel; a MOSFET in which current flows in a MOS channel connected in series with a vertical channel formed of a pn junction; There are also JBS (Junction Barrier Schottky) diodes in which current flows through the channel by the pn junction, but is not limited to these devices.
전술한 바와 같이, 반도체소자의 광대역 반도체재료로는 SiC, 더 구체적으로는 4H-SiC가 좋지만, 다른 타입의 SiC(예; 6H-SiC, 3C-SiC 또는 15R-SiC)나 III족의 잘화물(예; 갈륨질화물 GaN)과 같은 다른 광대역 반도체 재료도 사용할 수 있다.As described above, SiC, more specifically 4H-SiC, is preferable as the broadband semiconductor material of the semiconductor device, but other types of SiC (eg, 6H-SiC, 3C-SiC, or 15R-SiC) or group III group wells Other broadband semiconductor materials, such as gallium nitride GaN, may also be used.
이상 설명한 불균일도핑 채널 구조는 주어진 임계전압에 최소의 저항을 보이면서 NPT 거동을 보일 수 있다. 채널내의 불균일 도핑농도는 에피택셜 성장을 이용해 얻을 수 있다. 예를 들어, 기체유량을 해석적 시간의 함수로 정의할 수 있는 에피택셜 리액터를 이용할 수 있다(비특허문헌 [7] 참조). 한편, 이런 도핑농도는 멀티-도즈 이온주입을 통해 얻을 수도 있다.The non-uniformly doped channel structure described above may exhibit NPT behavior with minimal resistance to a given threshold voltage. Non-uniform doping concentration in the channel can be obtained using epitaxial growth. For example, an epitaxial reactor capable of defining the gas flow rate as a function of analytical time can be used (see Non-Patent Document [7]). On the other hand, this doping concentration may be obtained through multi-dose ion implantation.
현대의 상업적 에피택셜 리액터가 기체유량을 해석적 시간함수로 규정해 불균일 도핑농도를 정의할 수 있지만, 이런 도핑분포는 예상과 다를 수 있다. 성장한 "필드-스톱" 및 "VTH-컨트롤" 층들에 주입하는데 필요한 도핑농도는 에피택셜 기간 동안에 시간이 갈수록 감소되므로, 소위 메모리 효과에 의해 해석적으로 제시된 도핑농도 외에도 의도하지 않았던 도핑이 일어날 수 있다. "메모리 효과"는 에패택셜 성장의 초기단계에서 에피택셜 리액터의 안쪽면에 의해 흡수되는 도펀트의 종류때문에 생길 수 있다. 이 효과는 기체유량을 정의한 해석 함수에 올바른 항들을 추가하면 보정될 수 있다.Although modern commercial epitaxial reactors can define non-uniform doping concentrations by defining the gas flow rate as an analytical time function, these doping distributions may not be as expected. As the doping concentration needed to inject into the grown "field-stop" and "VTH-control" layers decreases over time during the epitaxial period, unintentional doping may occur in addition to the analytically suggested doping concentration by the so-called memory effect. . The "memory effect" may be due to the type of dopant absorbed by the inner surface of the epitaxial reactor at an early stage of epitaxial growth. This effect can be corrected by adding the correct terms to the analytical function that defines the gas flow rate.
이온을 주입해 생긴 불균일한 도핑분포에서는, 주입에너지에 상당하는 농도 피크부 사이사이에 "계곡"이 형성된다. 이런 계곡의 영향을 최소화하려면, 주입스케줄(즉, 에너지와 도핑량)을 신중하게 설계한다.In the non-uniform doping distribution resulting from the implantation of ions, a "valley" is formed between the concentration peaks corresponding to the implantation energy. To minimize the impact of these valleys, carefully design the injection schedule (ie energy and doping amount).
0도 이온주입으로 정류접합부를 형성힐 수 있다. 0도 이온주입을 하면 채널 옆으로 전파되는 주입파괴량을 상당히 줄여, 전류포화의 효과를 (VGS=2.5V에서의 고차 포화전류보다) 크게 줄일 수 있다. 경우에 따라서는, 기판의 수직선에 대해 ±2도 이내의 각도나 ±1도 이내의 각도에서 이온주입을 할 수도 있다.The rectifying junction can be formed by zero degree ion implantation. Zero-degree ion implantation significantly reduces the amount of implantation propagation alongside the channel, greatly reducing the effect of current saturation (rather than higher order saturation currents at VGS = 2.5V). In some cases, ion implantation may be performed at an angle within ± 2 degrees or an angle within ± 1 degree with respect to the vertical line of the substrate.
도 4는 불균일 도핑농도가 5x1016㎝-3인 채널과 정류접합부가 0도 이온주입으로 형성된 1㎟ 정상차단 1500V 4H-SiC VJFET의 I-V 특성의 측정값과 시뮬레이션 값들을 겹쳐놓은 그래프이다. 4 is a graph superimposing the measured and simulated values of IV characteristics of a 1 mm2 normally blocked 1500V 4H-SiC VJFET formed with a channel having a non-uniform doping concentration of 5 × 10 16 cm −3 and a rectifying junction formed by 0 degree ion implantation.
도 5A는 채널 도핑농도가 불균일하고 정류접합부가 0도 이온주입으로 형성된 1㎟ 정상차단 800V SiC VJFET의 시뮬레이션 I-V 특성을 나타낸 그래프이다. 도 5B는 채널 도핑농도가 불균일하고 정류접합부가 0도 이온주입으로 형성된 1㎟ 정상차단 800V SiC VJFET의 전체 저항의 성분들을 보여주는 파이차트이다. FIG. 5A is a graph showing simulated I-V characteristics of a 1
도 6A는 채널 도핑농도가 불균일하고 정류접합부가 0도 이온주입으로 형성된 1㎟ 정상차단 800V SiC VJFET의 시뮬레이션 I-V 특성을 나타낸 그래프이다. 도 6B는 채널 도핑농도가 불균일하고 정류접합부가 0도 이온주입으로 형성된 1㎟ 정상차단 800V SiC VJFET의 전체 저항의 성분들을 보여주는 파이차트이다. FIG. 6A is a graph showing simulated I-V characteristics of a 1
양쪽 소자의 드리프트 변수들은 E IDMAX 와 V b 를 각각 2.3 MV/cm와 800V로 하여 식 (1)로 계산했다.
The drift parameters of both devices were calculated by Equation (1) with E IDMAX and V b as 2.3 MV / cm and 800V, respectively.
Claims (28)
상기 기판층 위에 있고, 제1 도전형의 반도체재료로 된 제1 층;
상기 제1 층 위에 있고, 제1 도전형의 반도체재료로 이루어졌으며, 윗면과 제1 및 제2 테이퍼 측벽들을 갖는 돌출부;
상기 돌출부의 제1 및 제2 측벽들과 돌출부에 인접한 제1 층의 윗면 위에 있고, 제1 도전형과는 다른 제2 도전형의 반도체재료; 및
상기 돌출부의 윗면에 있고, 제1 도전형의 반도체재료로 된 제3 층;을 포함하고,
상기 돌출부는 제1 부위와 제2 부위를 갖는데, 제1 부위는 제3 층에 인접하고 제1 평균 도핑농도를 가지며, 제2 부위는 제1 부위와 제1 층 사이에 있고 제2 평균 도핑농도를 갖고, 상기 제1 평균 도핑농도는 제2 평균 도핑농도보다 낮으며, 제2 평균 도핑농도는 제1 층의 평균 도핑농도보다 높은 것을 특징으로 하는 반도체소자.A substrate layer made of a first conductive semiconductor material;
A first layer on the substrate layer, the first layer of a semiconductor material of a first conductivity type;
A protrusion formed on the first layer and made of a first conductive semiconductor material, the protrusion having an upper surface and first and second tapered sidewalls;
First and second sidewalls of the protrusion and a second conductive semiconductor material on a top surface of the first layer adjacent to the protrusion and different from the first conductivity type; And
A third layer of a first conductive semiconductor material on an upper surface of the protruding portion;
The protrusion has a first portion and a second portion, the first portion being adjacent to the third layer and having a first average doping concentration, the second portion is between the first portion and the first layer and the second average doping concentration. Wherein the first average doping concentration is lower than the second average doping concentration, and the second average doping concentration is higher than the average doping concentration of the first layer.
상기 돌출부의 제1 측벽과 제1 측벽에 인접한 제1 층의 윗면의 제2 도전형의 반도체재료 위에 있는 제1 게이트 접점;
상기 돌출부의 제2 측벽과 제2 측벽에 인접한 제1 층의 윗면의 제2 도전형의 반도체재료 위에 있는 제2 게이트 접점;
제3층 위에 있는 소스 접점; 및
제1 층 반대쪽의 기판층 표면에 있는 드레인 접점;을 더 포함하는 것을 특징으로 하는 반도체소자.The method of claim 1,
A first gate contact over the first sidewall of the protrusion and a second conductivity type semiconductor material on top of the first layer adjacent the first sidewall;
A second gate contact over the second sidewall of the protrusion and a second conductivity type semiconductor material on the top surface of the first layer adjacent the second sidewall;
A source contact over the third layer; And
And a drain contact on the surface of the substrate layer opposite the first layer.
2개의 반도체소자들 중의 첫번째 반도체소자의 소스 접점이 두번째 반도체소자의 게이트 접점에 전기적으로 결합되는 것을 특징으로 하는 회로.20. A circuit comprising two semiconductor elements as described in claim 19:
Wherein the source contact of the first semiconductor element of the two semiconductor elements is electrically coupled to the gate contact of the second semiconductor element.
돌출부 측벽과, 돌출부에 인접한 제1 층의 윗면의 제2 층에 도펀트를 선택적으로 주입하여, 제1 도전형과는 다른 제2 도전형의 반도체재료 영역들을 형성하는 단계;를 포함하고,
상기 제2 층은 제1 부위와 제2 부위를 갖는데, 제1 부위는 제3 층에 인접하고 제1 평균 도핑농도를 가지며, 제2 부위는 제1 부위와 제1 층 사이에 있고 제2 평균 도핑농도를 갖고, 상기 제1 평균 도핑농도는 제2 평균 도핑농도보다 낮으며, 제2 평균 도핑농도는 제1 층의 평균 도핑농도보다 높은 것을 특징으로 하는 반도체소자 제조방법.Made of a semiconductor material of the first conductivity type on a second layer of a semiconductor material of the first conductivity type on a first layer of semiconductor material of the first conductivity type on a substrate layer of a semiconductor material of the first conductivity type Selectively etching the third layer and the second layer below it to form a projection made of a semiconductor material of the first conductivity type, wherein a third layer of semiconductor material is formed on the upper surface of the projection, and a semiconductor is formed on the tapered sidewall of the projection. Forming a second layer of material; And
And selectively implanting dopants into the protrusion sidewalls and the second layer on top of the first layer adjacent to the protrusions to form semiconductor material regions of a second conductivity type different from the first conductivity type;
The second layer has a first portion and a second portion, the first portion being adjacent to the third layer and having a first average doping concentration, the second portion being between the first portion and the first layer and having a second average. And a doping concentration, wherein the first average doping concentration is lower than the second average doping concentration, and the second average doping concentration is higher than the average doping concentration of the first layer.
상기 제1 층 위에 제1 도전형의 반도체재료를 에피택셜 성장시켜 제2 층을 형성하는 단계; 및
상기 제2 층 위에 제1 도전형의 반도체재료를 에피택셜 성장시켜 제3 층을 형성하는 단계;를 더 포함하고,
제1 층 위에서 에피택셜 성장하는 반도체재료는 제1 도전형의 반도체재료를 형성하도록 반응하는 다수의 기체들과 표면접촉하며, 상기 다수의 기체들의 농도는 제2 층의 도펀트 농도가 불균일하게 되도록 에피택셜 성장기간 동안 변하는 것을 특징으로 하는 반도체소자 제조방법.
The method of claim 25,
Epitaxially growing a first conductive semiconductor material on the first layer to form a second layer; And
Epitaxially growing a first conductive semiconductor material on the second layer to form a third layer;
The semiconductor material epitaxially grown on the first layer is in surface contact with a plurality of gases reacting to form a first conductivity type semiconductor material, the concentration of the plurality of gases being epitaxial so that the dopant concentration of the second layer is non-uniform. A method of manufacturing a semiconductor device, characterized in that it changes during the growth period.
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