KR20110000811A - 상변화 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

개시된 상변화 메모리 장치는 반도체 기판의 액티브 영역 상에 트렌치를 구비하는 바(bar) 타입으로 형성된 제1전극, 트렌치 저부에 형성되는 제2전극 및 제2전극 상에 형성된 하부전극 콘택을 포함한다.
PCRAM, SEG, 워드라인 콘택

Description

상변화 메모리 장치 및 그 제조 방법{Phase-Change Memory Apparatus and Fabrication Method Thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 상변화 메모리 장치 및 그 제조 방법에 관한 것이다.
상변화 메모리(Phase-Change Random Access Memory; PCRAM) 소자는 비휘발성 메모리 소자의 일종으로, 빠른 동작 속도 및 높은 집적도를 갖는 장점이 있다.
상변화 메모리 소자는 메모리 셀을 선택하기 위한 스위칭 수단을 구비하며, 최근에는 상변화 메모리 소자의 스위칭 수단으로 다이오드를 사용하고 있다. 이를 위해 반도체 기판의 액티브 영역 상에 홀(hole) 타입 패턴을 갖는 절연층을 형성하고, 절연층의 홀 타입 패턴 내에 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG) 공정으로 SEG층을 성장시킨다. 그리고, SEG층에 이온 주입 공정을 수행하여 다이오드를 형성한다.
그런데, 소자의 축소율이 증가할수록 홀 타입 패턴을 형성하기 위한 마진이 부족하게 된다. 따라서, 목적하는 사이즈로 홀 패턴을 형성할 수 없고, 셀 스트링 내 각각의 홀 패턴의 사이즈를 균일하게 형성하는 것도 어려워진다. 아울러, 홀 타입 패턴의 구경이 감소할수록 SEG층이 비정상적으로 성장하는 문제를 배제할 수 없다.
이러한 제조 오차는 각 상변화 메모리 셀에 흐르는 다이오드 전류량의 변동을 야기하여 소자의 동작 신뢰성을 저하시키는 요인이 된다.
한편, 상변화 메모리 장치는 고집적화 될수록 워드라인 저항이 증가한다. 따라서, 셀 스트링 사이에 메탈 콘택을 형성하고, 메탈 콘택과 연결되도록 메탈 워드라인을 형성한다. 이 경우, 워드라인 저항 증가 문제는 해결할 수 있지만, 단위 셀 스트링마다 워드라인 메탈 콘택을 형성하여야 하므로 칩 사이즈가 증가하는 단점은 여전히 남아 있다.
또한, 워드라인 메탈 콘택이 접속되는 액티브 영역의 저항은 메탈에 비해 상대적으로 큰 값을 갖는다. 따라서, 워드라인 메탈 콘택과 개별 셀과의 이격 거리에 따라 저항값이 상이해지며, 결과적으로 선택되는 셀의 형성 위치에 따라 다이오드의 전류 구동 능력에 차이가 나타난다. 이는 셀 스트링을 구성하는 개별 셀의 개수가 많을수록 동작 균일성이 저하되는 결과를 가져온다. 그러므로, 셀 스트링에 포함되는 개별 셀의 개수에 제약이 있고, 결과적으로 많은 수의 워드라인 메탈 콘택이 필요하게 된다.
본 발명은 상술한 문제점 및 단점을 해소하기 위하여 안출된 것으로서, 소자의 축소율에 부응하여 다이오드의 사이즈를 소형화하면서도, 균일한 사이즈로 다이오드를 형성할 수 있는 상변화 메모리 장치 및 그 제조 방법을 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 셀 스트링 내에 포함된 개별 셀의 다이오드 전류 구동 능력을 균일하게 하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 상변화 메모리 장치는 반도체 기판의 액티브 영역 상에 트렌치를 구비하는 바(bar) 타입으로 형성된 제1전극; 상기 트렌치 저부에 형성되는 제2전극; 및 상기 제2전극 상에 형성된 하부전극 콘택;을 포함한다.
한편, 본 발명의 일 실시예에 의한 상변화 메모리 제조 방법은 반도체 기판의 액티브 영역 상에 선택적 에피택셜 성장층을 형성하는 단계; 상기 선택적 에피택셜 성장층에 트렌치를 형성하는 단계; 상기 트렌치 저부에 상기 선택적 에피택셜 성장층과 반대 극성을 갖는 전극을 형성하는 단계; 및 상기 전극 상에 하부전극 콘택을 형성하는 단계;를 포함한다.
본 발명에 의하면 SEG층을 바(Bar) 타입으로 형성한 후 트렌치 형태로 패터 닝하여 다이오드를 제조함으로써, 소자의 축소율 증가에 따른 패턴 마진을 충분히 확보할 수 있다. 아울러, 각 다이오드의 사이즈를 균일하게 할 수 있으므로 소자의 동작 신뢰성을 향상시킬 수 있다.
또한, 본 발명에서는 다이오드의 일 전극인 SEG층을 전류 유동 경로로 사용한다. 따라서, 메탈에 비해 상대적으로 높은 저항값을 갖는 액티브 저항에 의한 영향을 배제할 수 있어, 셀 스트링에 포함되는 개별 셀들이 균일한 동작 특성을 갖게 된다. 아울러, 셀 스트링 내에 포함되는 개별 셀의 개수를 증가시킬 수 있으므로, 칩 사이즈를 감소시키는 한편 고집적화를 달성할 수 있는 이점이 있다.
본 발명의 바람직한 실시예에서, SEG층은 액티브 영역 상에 바 타입으로 형성되며, 이를 트렌치 형태로 패터닝하여 다이오드를 형성한다. 이에 따라 패터닝 마진이 충분히 확보되어 다이오드의 사이즈를 소형화하면서도 동시에 균일한 사이즈로 제조할 수 있어, 개별 셀의 균일한 동작 특성을 확보할 수 있다.
한편, 본 발명의 바람직한 실시예에서, 바 타입의 SEG층에 트렌치를 형성하고, SEG층을 다이오드의 제1전극으로 사용하는 한편, 트렌치 내에 다이오드의 제2전극을 형성한다. 이에 따라, SEG층을 전류 유동 통로로 사용할 수 있어 각 다이오드의 전류 구동 능력을 균일하게 할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.
도 1 내지 도 5는 본 발명의 일 실시예에 의한 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(101) 상에 이온주입 공정을 통해 액티브 영역(103)을 형성하고, 액티브 영역(103) 상에 SEG층(105)을 바 타입으로 성장시킨다. 도시하지 않았지만, SEG층(105) 양측에 절연막이 형성되어 소자간 분리가 이루어짐은 물론이다.
이후, 도 2에 도시한 것과 같이, 하부전극 콘택 마스크(미도시)를 이용하여 SEG층(105)에 지정된 깊이의 트렌치를 형성한다. 그리고, 트렌치가 매립되도록 전체 구조 상에 금속층(107)을 증착한다.
후속하여, 에치-백 공정을 수행하여, 도 3에 도시한 것과 같이 트렌치 저부에만 금속층(107)이 남아 있도록 하며, 이에 따라 제1전극으로서의 SEG층(105) 및 제2전극으로서의 금속층(107)으로 이루어지는 쇼트키 다이오드가 형성된다.
즉, 바 타입으로 형성된 SEG층(105)을 트렌치 형태로 패터닝하기 때문에, 소자의 축소율이 증가하여도 패턴 마진을 충분히 확보할 수 있으며, 각 다이오드의 사이즈를 균일하게 형성할 수 있다. 따라서, 다이오드별 전류량을 동일하게 제어할 수 있다.
다음, 도 4를 참조하면, 전체 구조 상에 도전물질을 증착하고 에치-백 공정을 수행하여, 금속층(107) 상에 하부전극 콘택(109)을 형성한다. 이때, 하부전극 콘택(109)은 트렌치 내에 매립되도록 형성된다. 이어서, 절연물질 증착 및 에치-백 공정으로 트랜치 측벽에 스페이서(111)를 형성한 후, 트렌치 내를 상변화 물질층(113)으로 매립한다.
여기에서, SEG층(105)의 트렌치 형성시 하부전극 콘택 마스크를 사용하였으므로, 자기 정렬 방식에 의해 다이오드(105, 107) 및 하부전극 콘택(109)이 형성된다. 따라서, 소자의 축소율이 증가하여도 제2전극으로서의 금속층(107)과 하부전극 콘택(109)을 정확히 정렬시킬 수 있어, 제조 신뢰성이 향상된다.
한편, 본 실시예에서는 SEG층(105)의 트렌치 내에 상변화 물질층(113)이 매립된 형태를 설명하였으나 이에 한정되지 않는다. 즉, SEG층(105)의 트렌치 내를 금속층(107)과 하부전극 콘택(109)으로 매립하고, 상변화 물질층은 매립된 트렌치 상부에 형성하는 것도 가능하다.
도 5는 상변화 물질층(113) 형성 이후의 공정으로서, 상부전극(115), 비트라인 콘택(117)을 통해 상부전극(115)과 접속되는 비트라인(119), SEG층(105)을 관통하여 액티브 영역(103)에 접속되는 워드라인 콘택(121A, 121B) 및 워드라인 콘택(121A, 121B)과 접속되는 워드라인(123)이 형성된 상태를 도시한다. 미설명 부호 125는 층간 절연막을 나타낸다.
SEG층(105)은 액티브 영역(103)보다 낮은 저항을 가지므로, 워드라인(123) 및 워드라인 콘택(121A, 121B)을 통해 유입된 전류는 SEG층(105)을 통해 흐르게 된다. 따라서, 워드라인 콘택(121A, 121B)으로부터 개별 셀까지의 거리에 따른 저항 차이를 개선할 수 있다. 아울러, 셀 스트링을 구성하는 개별 셀에 대하여 다이오드의 전류 구동 능력이 균일하게 되어, 워드라인 콘택의 개수를 최소화할 수 있다.
즉, 기존의 상변화 메모리 장치에서 셀 스트링을 구성하는 셀의 개수가 8개였다면, 본 발명을 적용하는 경우 16, 또는 32, 또는 64, 또는 그 이상으로 증가시 킬 수 있어 소자의 집적도를 향상시킬 수 있다.
뿐만 아니라, 기존과 동일한 칩 사이즈로 상변화 메모리 셀을 제조하는 경우에도 메탈 콘택의 개수 감소에 따른 여유 공간이 존재하므로, 워드라인 콘택을 형성하기 위한 마진이 증가하게 된다. 이에 따라, 워드라인 콘택의 크기를 증가시킬 수 있어 워드라인 저항이 감소된다. 워드라인 저항 감소는 워드라인 콘택의 개수를 감소시킬 수 있는 결과를 가져온다.
따라서, 본 발명에서는 SEG층을 이용하여 동작 전류를 유동시키는 한편, 워드라인 콘택 형성 마진을 증가시킬 수 있어 워드라인 콘택의 개수 감소 효과를 증폭시킬 수 있다.
도 5에 도시한 상변화 메모리 장치에서, 예를 들어 좌측으로부터 세번째 셀이 선택된 경우, 점선으로 표시한 경로로 전류가 흐르게 된다. 즉, SEG층(105)이 전류 유동 통로로 사용된다. 이때, 선택되지 않은 셀의 비트라인은 플로팅시키거나 접지시킬 수 있다. 따라서, 미선택 셀을 통해서는 전류가 흐르지 않아, 인접 비트라인으로의 전류 누설 현상 및 간섭을 방지할 수 있다.
특히, 본 실시예에서는 다이오드의 제2전극으로 금속층을 사용하여 쇼트키 다이오드를 형성하였다. 쇼트키 다이오드는 저전압 설계가 가능하고 대전류가 흐르는 장점이 있으므로, 상변화 메모리 소자에 적용할 경우 스위칭 특성을 대폭 향상시킬 수 있다.
다만, 본 발명은 쇼트키 다이오드를 이용한 구조에 한정되지 않으며, 본 발명의 다른 실시예에 대하여 도 6 내지 도 9를 참조하여 설명하면 다음과 같다.
먼저, 도 6은 반도체 기판(201) 상에 액티브 영역(203) 및 바 타입의 SEG층(205)이 형성된 상태를 나타낸다.
이러한 상태에서, 도 7에 도시한 것과 같이, 하부전극 콘택 마스크를 이용하여 SEG층(205)에 지정된 깊이의 트렌치를 형성한다. 트렌치가 형성된 SEG층(205)은 다이오드의 제1전극으로 사용된다. 그리고, 전체 구조 상에 절연층을 증착하고 에치-백 공정을 수행하여 트렌치 측벽에 스페이서(207)를 형성한다. 이때 SEG층(205) 상부에 남아 있는 절연층은 후속 공정에 의해 제거하는 것도 가능하다. 이어서, 이온 주입 공정을 수행하여 제2전극으로서의 이온주입층(209)을 형성한다. 이온주입층(209)은 제1전극 즉, SEG층(205)과 반대 극성을 갖는 물질을 증착하여 형성하거나, SEG층(205)과 반대 극성을 갖는 이온을 주입하여 형성할 수 있다. 이 경우, SEG층(205)은 N-타입이므로, 이온주입층(209) 형성시 P+ 이온을 주입하는 것은 당연하다 할 것이다.
다음, 도 8을 참조하면, 전체 구조 상에 도전물질층을 증착하고, 에치-백 공정을 수행하여, 트렌치 저부에 하부전극 콘택(211)을 형성한다. 그리고, 트렌치 내부를 상변화 물질층(213)으로 매립한다.
이때, 트렌치 형성시 하부전극 콘택 마스크를 사용하였으므로, 트렌치 즉, 다이오드와 하부전극 콘택(211)이 자기 정렬 방식으로 형성되고, 소자의 축소율이 증가하여도 정렬 정확도를 보장할 수 있다.
본 실시예에서는 SEG층(205)의 트렌치 내부에 상변화 물질층(213)을 매립하는 구조를 설명하였지만 이에 한정되는 것은 아니다. 즉, 트렌치 내부를 하부전극 콘택으로 매립하고, 상변화 물질층은 SEG층(205) 상부로 돌출되도록 형성하는 것도 가능하다.
도 9는 후속 공정을 수행하여 상변화 메모리 장치를 완성한 도면으로서, 상부전극(215), 비트라인 콘택(217)을 통해 상부전극(215)과 접속되는 비트라인(219), SEG층(205)을 관통하여 액티브 영역(203)과 접속되는 워드라인 콘택(221A, 221B) 및 워드라인 콘택(221A, 221B)과 접속되는 워드라인(223)을 도시하였다. 미설명 부호 225는 층간 절연막을 나타낸다.
본 실시예에 의하면, SEG층(205)을 바 타입으로 형성하고 패터닝함으로써 다이오드 형성을 위한 패턴 마진이 충분히 확보됨은 물론, 개별 다이오드의 사이즈를 균일하게 할 수 있다. 또한, 액티브 영역(203)보다 저항이 낮은 SEG층(205)을 통해 전류가 유동되기 때문에 셀 스트링 내에 포함된 개별 셀의 다이오드 전류 구동 능력을 균일하게 할 수 있어, 워드라인 콘택의 개수를 대폭 감소시킬 수 있다. 이에 따라, 메모리 장치의 집적도를 향상시킬 수 있음은 물론, 워드라인 콘택 형성에 할애할 수 있는 면적을 증가시켜 워드라인 저항이 감소되는 이점을 얻을 수 있다.
도 10은 제조 공정에 따른 상변화 메모리 장치의 사이즈 감소 상태를 설명하기 위한 도면이다.
먼저, 도 10의 (a)는 일반적인 상변화 메모리 장치를 나타내며, 8개의 셀을 하나의 스트링으로 하여, 스트링 단위로 워드라인 콘택(WLC11, WLC12, WLC13)이 형성된 것을 알 수 있다.
도 10의 (b)는 본 발명의 일 실시예에 의한 상변화 메모리 장치의 단면도로 서, N- SEG층을 전류 유동 통로로 사용함에 의해 워드라인 콘택의 개수를 감소시킬 수 있어, 16개의 셀을 하나의 스트링으로 설계한 경우를 나타낸다.
따라서, 도 10의 (a)와 (b)를 비교하면, 동일한 사이즈로 단위 셀 및 워드라인 콘택을 제조할 경우, D만큼 소자의 크기를 축소할 수 있게 된다.
또한, 종래의 칩 사이즈와 동일하게 본 발명의 실시예에 의해 상변화 메모리 장치를 제조하는 경우, 워드라인 콘택의 접촉 면적을 종래보다 증가시킬 수 있으므로 워드라인 저항이 감소되는 효과를 얻을 수 있다.
워드라인 콘택은 워드라인 저항이 증가하는 문제를 해결하기 위해 형성하는데, 개별 워드라인 콘택의 접촉 면적을 증가시킬 경우 워드라인 저항이 감소되므로, 필요한 워드라인 콘택의 개수 또한 감소하게 된다.
따라서, 워드라인 콘택의 접촉 면적을 적절이 증가시킬 경우, SEG층을 전류 유동 통로로 사용함에 의한 워드라인 콘택 감소 효과 및, 워드라인 저항 감소에 의한 워드라인 콘택 감소 효과가 배가될 수 있다.
상변화 메모리 소자에서, 워드라인 콘택은 워드라인 저항을 감소시키기 위한 필수적 구성 요소이다. 워드라인 콘택을 금속 물질로 형성한다 하더라도 저항 성분은 무시할 수 없다.
따라서, 본 실시예에서는 워드라인 콘택의 저항을 감소시키기 위하여 도 11 및 도 12와 같은 방법을 제안한다.
도 11 및 도 12는 본 발명의 또 다른 실시예에 의한 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도로서, 일 예로 도 5에 도시한 상변화 메모리 장 치의 워드라인 콘택(121A) 제조 방법을 도시하였다.
먼저, 도 11을 참조하면, SEG층(105)의 지정된 부분 즉, 워드라인 콘택 형성 예정 영역을 패터닝하여 콘택홀을 형성한다. 그리고, 비등방성 이온 주입 공정을 통해 콘택홀의 측벽을 이온화한다.
이에 따라, 도 12에 도시한 것과 같이, 이온화층(127)이 형성되며, 후속하여 콘택홀 내부에 금속물질을 매립함으로써 워드라인 콘택(121A)을 형성한다.
상변화 메모리 셀의 동작시 이온화층(127)에 의해 워드라인 콘택(121A)의 저항은 더욱 감소하게 되고, 따라서 소자의 구동 특성을 향상시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1 내지 도 5는 본 발명의 일 실시예에 의한 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도,
도 6 내지 도 9는 본 발명의 다른 실시예에 의한 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도,
도 10은 제조 공정에 따른 상변화 메모리 장치의 사이즈 감소 상태를 설명하기 위한 도면이다.
도 11 및 도 12는 본 발명의 또 다른 실시예에 의한 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
101, 201 : 반도체 기판 103, 203 : 액티브 영역
105, 205 : SEG층 107, 209 : 제2전극
109, 211 : 하부전극 콘택 111, 207 : 스페이서
113, 213 : 상변화 물질층 115, 215 : 상부전극
117, 217 : 비트라인 콘택 119, 219 : 비트라인
121A, 121B, 221A, 221B : 워드라인 콘택
123, 223 : 워드라인 125, 225 : 층간절연막

Claims (18)

  1. 반도체 기판의 액티브 영역 상에 트렌치를 구비하는 바(bar) 타입으로 형성된 제1전극;
    상기 트렌치 저부에 형성되는 제2전극; 및
    상기 제2전극 상에 형성된 하부전극 콘택;
    을 포함하는 상변화 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1전극은 선택적 에피택셜 성장층인 것을 특징으로 하는 상변화 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제2전극은 금속층인 것을 특징으로 하는 상변화 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제2전극은 이온주입층인 것을 특징으로 하는 상변화 메모리 장치.
  5. 제 4 항에 있어서,
    상기 이온주입층은 상기 제1전극과 반대 극성을 갖는 이온을 주입하여 형성 한 것을 특징으로 하는 상변화 메모리 장치.
  6. 제 4 항에 있어서,
    상기 이온주입층은 상기 제1전극과 반대 극성을 갖는 물질을 증착하여 형성한 것을 특징으로 하는 상변화 메모리 장치.
  7. 제 1 항에 있어서,
    상기 하부전극 콘택은 상기 트랜치 내에 매립 형성되는 상변화 메모리 장치.
  8. 제 7 항에 있어서,
    상기 하부전극 콘택 상에, 상기 트렌치 내에 매립 형성되는 상변화 물질층을 더 포함하는 상변화 메모리 장치.
  9. 제 1 항에 있어서,
    상기 상변화 메모리 장치는 복수의 셀 단위로 형성되는 워드라인 콘택을 더 포함하고, 상기 워드라인 콘택은 상기 제1전극을 관통하는 콘택홀을 통해 상기 액티브 영역과 접속되며,
    상기 콘택홀 측벽에 형성된 이온화층을 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  10. 제 1 항에 있어서,
    상기 제1전극 양측에 형성된 절연층을 더 포함하는 상변화 메모리 장치.
  11. 반도체 기판의 액티브 영역 상에 선택적 에피택셜 성장층을 형성하는 단계;
    상기 선택적 에피택셜 성장층에 트렌치를 형성하는 단계;
    상기 트렌치 저부에 상기 선택적 에피택셜 성장층과 반대 극성을 갖는 전극을 형성하는 단계; 및
    상기 전극 상에 하부전극 콘택을 형성하는 단계;
    를 포함하는 상변화 메모리 장치 제조 방법.
  12. 제 11 항에 있어서,
    상기 하부전극 콘택은 상기 트렌치와 자기정렬 기법으로 형성하는 것을 특징으로 하는 상변화 메모리 장치 제조 방법.
  13. 제 11 항에 있어서,
    상기 전극은 금속물질로 형성하는 것을 특징으로 하는 상변화 메모리 장치 제조 방법.
  14. 제 11 항에 있어서,
    상기 전극은 상기 선택적 에피택셜 성장층과 반대 극성을 갖는 이온주입 공 정으로 형성하는 것을 특징으로 하는 상변화 메모리 장치 제조 방법.
  15. 제 11 항에 있어서,
    상기 전극은 상기 선택적 에피택셜 성장층과 반대 극성을 갖는 물질을 증착하여 형성하는 것을 특징으로 하는 상변화 메모리 장치 제조 방법.
  16. 제 11 항에 있어서,
    상기 하부전극 콘택은 상기 트렌치 내에 매립 형성하는 것을 특징으로 하는 상변화 메모리 장치 제조 방법.
  17. 제 15 항에 있어서,
    상기 하부전극 콘택 상에, 상기 트렌치 내에 매립되도록 상변화 물질층을 형성하는 단계를 더 포함하는 상변화 메모리 장치 제조 방법.
  18. 제 11 항에 있어서,
    상기 액티브 영역이 노출되도록 선택적 에피택셜 성장층에 콘택홀을 형성하는 단계;
    상기 콘택홀 측벽에 이온화층을 형성하는 단계; 및
    및 상기 콘택홀에 워드라인 콘택을 형성하는 단계;
    를 더 포함하는 상변화 메모리 장치 제조 방법.
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