KR20100138782A

KR20100138782A - 메모리 및 기입 제어 방법

Info

Publication number: KR20100138782A
Application number: KR1020100058581A
Authority: KR
Inventors: 유타카 히고; 마사노리 호소미; 미노루 이카라시; 히로시 카노; 신이치로 쿠스노키; 히로유키 오오모리; 유키 오이시; 카즈타카 야마네; 테츠야 야마모토; 카즈히로 벳쇼
Original assignee: 소니 주식회사
Priority date: 2009-06-24
Filing date: 2010-06-21
Publication date: 2010-12-31
Also published as: CN101930792A; JP2011008849A; CN101930792B; TW201110119A; US20100328998A1; US8437180B2

Abstract

메모리는, 자성체의 자화 상태에 따라서 데이터를 기억하는 기억층과, 자신과 기억층 사이에 개재된 비자성층을 거쳐서 자화 방향이 고정된 자화 고정층을 가지고, 상기 기억층 및 상기 자화 고정층의 적층 방향으로 흐르게 하는 기입{書入; write} 전류가 인가되면, 상기 기억층의 자화 방향이 변화하고, 상기 기억층에 상기 정보를 기억하는 기억 소자와; 독립한 2개 이상의 펄스열{pulse train}로 이루어지는 기입 전압으로, 상기 기억 소자에 독립한 2개 이상의 펄스열로 이루어지는 상기 기입 전류를 공급하는 전압 제어부를 구비하는 것이다.

Description

메모리 및 기입 제어 방법{MEMORY AND WRITE CONTROL METHOD}

본 발명은, 자성체의 자화 상태를 데이터로서 기억하는 기억층과, 자화 방향이 고정된 자화 고정층으로 이루어지고, 적층 방향으로 전류를 흐르게 하는 것에 의해 기억층의 자화 방향을 변화시켜 데이터를 기억 소자에 기억시키는 메모리 및 기입{書入; write} 제어 방법에 관한 것이다.

종래, 정보 통신 기기, 특히 휴대 단말 등에 이용되는 소형의 전자 기기가 비약적으로 보급됨에 수반해서, 이것을 구성하는 메모리나 로직 등의 소자에 대해서, 고집적화, 고속화, 저전력화 등과 같은 더 높은 고성능화가 요청되고 있다.

이와 같은 전자 기기에서는, 불휘발성 메모리가 전자 기기의 고기능화에 필요 불가결한 부품으로 생각되고 있다. 불휘발성 메모리로서는, 반도체 플래시 메모리나 FeRAM(강유전체 불휘발성 메모리) 등이 실용화되고 있으며, 더 높은 고성능화를 향해서 활발한 연구 개발이 행해지고 있다.

최근, 자성체를 이용한 새로운 불휘발성 메모리로서, 터널 자기 저항 효과를 이용한 MRAM(Magnetic Random Access Memory)의 개발 진척이 현저하다. MRAM에 관해서, 예를 들면 J.Nahas et al.,IEEE/ISSCC 2004 Visulas Supplement, p.22에 기재된 기술 등이 주목을 끌고 있다.

이 MRAM은, 데이터를 기억하는 미소한 기억 소자가 규칙적으로 배치되고, 그의 각각에 액세스할 수 있도록 배선되어 있다. 이 배선은, 예를 들면 워드선 및 비트선을 설치한 구조를 가지고 있다. 각각의 기억 소자는, 데이터를 강자성체의 자화 방향으로서 기억시키는 기억층을 가지도록 구성된다.

그리고, 기억 소자에는, 이른바 자기 터널 접합(Magnetic Tunnel Junction: MTJ)을 이용한 구조를 채용하는 자기 메모리 소자가 이용되고 있다. 자기 터널 접합은, 상술한 기억층과, 터널 절연층(비자성 스페이서 막)과, 자화 방향이 고정된 자화 고정층으로 구성된다. 자화 고정층의 자화 방향은, 예를 들면 반{反}강자성층을 설치하는 것에 의해 고정할 수가 있다.

이와 같은 구조에서는, 기억층의 자화 방향과 자화 고정층의 자화 방향이 이루는 각도에 따라서, 터널 절연층을 흐르는 터널 전류에 대한 저항값이 변화하는, 이른바 터널 자기저항 효과를 일으킨다. 이 때문에, 이 터널 자기저항 효과를 이용해서, 데이터의 판독출력{讀出; read out}을 행할 수가 있다. 이 저항값의 크기는, 기억층의 자화 방향과 자화 고정층의 자화 방향이 반평행일 때에 최대값을 취하고, 평행일 때에 최소값을 취한다.

종래, 기억 소자에 데이터를 기입해서, 데이터를 기억시키는(이하, "데이터의 기입" 또는 "기입"라고 약칭{略稱}하는 경우가 있다) 방법으로서, 예를 들면 일본공개특허공보 평{特開平}10-116490호에는, 애스터로이드 특성을 이용한 기술에 대해서 기재되어 있다. 또, 미국특허출원 공개 제2003/0072174호 명세서에는, 스위칭 특성을 이용한 기술에 대해서 기재되어 있다.

구체적으로는, 기억 소자에의 데이터의 기입은 이하와 같이 행해진다. 즉, 기억 소자의 상하에 직교해서 배치된 워드선 및 비트선의 양쪽에 전류를 흐르게 하는 것에 의해 발생하는 합성 전류 자계에 의해, 기억 소자의 기억층의 자화 방향을 제어해서 데이터의 기입을 행한다. 일반적으로는, 데이터의 기입시에 자화 방향(자화 상태)의 차이{違}를, "0" 정보와 "1" 데이터에 각각 대응시켜 기억 소자에 기입한다.

한편, 기억 소자(2)로부터 데이터를 판독출력하는(이하, "데이터의 판독출력" 또는 "판독출력"이라고 약칭하는 경우가 있다) 방법은, 이하와 같이 행해진다. 즉, 트랜지스터 등의 소자를 이용해서 메모리 셀의 선택을 행하고, 기억 소자의 터널 자기저항 효과를 이용해서, 기억층의 자화 방향의 차이를 전압 신호의 차로서 검출한다. 이것에 의해, 기입된 데이터를 검지할 수가 있다.

MRAM을 다른 불휘발성 메모리와 비교한 경우, 최대의 특장은, 강자성체로 이루어지는 기억층의 자화 방향을 반전시키는 것에 의해, "0" 데이터와 "1" 데이터를 기입하기 때문에, 고속이고 또한 거의 무한(예를 들면, 10¹⁵회)의 리라이트{書換; rewrite}를 가능하게 한 것이다.

그렇지만, MRAM에서는, 일단 기입된 정보를 리라이트하기 위해서,비교적 큰 전류 자계를 발생시킬 필요가 있으며, 어드레스 배선에 어느 정도 큰(예를 들면 수㎃∼수십㎃) 전류를 흐르게 하지 않으면 안 된다. 이 경우, 소비 전력이 커져 버린다.

또, MRAM에서는, 기억 소자마다 기입용 어드레스 배선과 판독출력 용 어드레스 배선을 필요로 하기 때문에, 구조적으로 메모리 셀의 미세화가 곤란했다.

또, 기억 소자의 미세화에 따라서, 어드레스 배선도 가늘어지고, 충분한 전류를 흐르게 하는 것이 어려워지거나, 보자력이 커지기 때문에 필요로 되는 전류 자계가 증대해서, 소비 전력이 증가해 버리거나 하는 일이 있다. 따라서, 기억 소자를 미세화하는 것이 곤란했다.

그래서, 이들의 문제를 해결하기 위해서, 전류 자계에 의하지 않고 기억 소자에 데이터를 기입하는 기술이 연구되고 있다. 특히, 보다 적은 전류로 자화 반전이 가능한 구성으로 하기 위해서, 예를 들면 미국특허 제5, 695, 864호 명세서에 기재된 바와 같은 스핀 트랜스퍼에 의한 자화 반전을 이용하는 구성으로 한 메모리가 주목받고 있다.

여기서, 일본공개특허공보 제2003-17782호에는, 스핀 트랜스퍼에 의한 자화 반전에 대해서 기재되어 있다. 스핀 트랜스퍼에 의한 자화 반전이란, 자성체 중을 통과해서 스핀편극한 전자를, 다른 자성체에 주입하는 것에 의해, 다른 자성체에서 자화 반전을 일으키게 하는 것이다.

이 현상은, 자화 방향이 고정된 자성층(자화 고정층)을 통과한 스핀편극 전자가, 자화 방향이 고정되지 않은 다른 자성층(자화 자유층)에 진입할 때에, 이 자성층의 자화에 토크를 준다. 그리고, 어떤 임계값 이상의 전류를 다른 자성체에 흐르게 하면, 자성층의 자화 방향을 반전시킬 수가 있다.

예를 들면, 자화 고정층과 자화 자유층을 가지는, 거대 자기저항 효과 소자(GMR 소자: Giant Magneto Resistive Head)나 자기 터널 접합 소자(MTJ 소자)에 대해서, 그 층면에 수직인 방향으로 전류를 흐르게 한다. 이것에 의해, 이들 소자의 적어도 일부 자성층의 자화 방향을 반전시킬 수가 있다.

그리고, 자화 고정층과 자화 자유층(기억층)을 가지는 기억 소자를 구성하고, 기억 소자에 흐르게 하는 전류의 극성을 바꾸는 것에 의해, 기억층의 자화 방향을 반전시켜 "0" 데이터와 "1" 데이터와의 리라이트를 행한다.

한편, 기입된 데이터의 판독출력은, 자화 고정층과 자화 자유층(기억층)과의 사이에 터널 절연층을 설치한 구성으로 하는 것에 의해, MRAM과 마찬가지로 터널 자기저항 효과를 이용할 수가 있다.

그리고, 스핀 트랜스퍼에 의한 자화 반전은, 기억 소자가 미세화되어도, 전류를 늘리지 않고 자화 반전을 실현할 수 있는 이점을 가지고 있다.

자화 반전을 위해서 기억 소자에 흐르게 하는 전류의 절대값은, 예를 들면 0.1㎛ 정도 스케일의 기억 소자인 경우에 1㎃ 이하이며, 게다가 전류의 절대값은 기억 소자의 체적에 비례해서 감소하기 때문에, 스케일링상 유리하다. 또, MRAM에서 필요했던 기억용 워드선이 불필요해지기 때문에, 메모리 셀의 구성이 단순하게 된다고 하는 이점도 있다.

이하의 설명에서는, 스핀 트랜스퍼를 이용한 기억 소자를 SpRAM(Spin transfer Random Access Memory)라고 부른다. 또, 스핀 트랜스퍼를 일으키는 스핀편극 전자류를 스핀 주입 전류(Spin injection current)라고 부른다.

고속이고 또한 리라이트 회수가 거의 무한대라고 MRAM의 이점을 유지한 채로, 저소비 전력화, 대용량화를 가능하게 한 불휘발성 메모리로서, SpRAM에는 큰 기대가 모아지고 있다.

또, 일본공개특허공보 제2005-277147호도 종래기술의 1예이다.

그런데, SpRAM에서는, 기억 소자에 정보를 기입하기 위해서, 기억 소자의 적층 방향으로 소정의 전압에 의한 기입 전류를 흐르게 한다. 그 때, 기억 소자의 터널 절연층의 양단{兩端}에 0.5V∼1V정도 범위의 전압이 생긴다. 이 전압은, 터널 절연층의 파괴 전압에 비해서 무시할 수 있는 크기는 아니다. 즉, 반복 기입이 행해져, 터널 절연층이 전계 스트레스를 받으면, 터널 절연층이 정전 파괴되는 경우가 있다. 기억 소자의 저항은 기입 동작이 수행될 때도 변경되지 않고, 터널 절연층이 정전 파괴된 기억 소자는, 기억 소자 자체의 저항이 현저하게 감소해 버린다. 따라서, 이미 저항 변화로 인해 정보를 판독출력하는 것이 불가능하게 되어 버린다.

이와 같이, SpRAM에서는, 기입시에 터널 절연층에 가해지는 전압(이하, 기입 전압이라고 한다)과 터널 절연층이 정전 파괴하는 전압(이하, 파괴 전압이라고 한다)의 차를 충분히 확보해야 한다. 이 차가 작으면, 기억 소자마다의 특성 편차{variances}에 의해서, 큰 용량의 메모리를 구성할 수가 없다.

본 발명은, 적은 기입 전압으로 이루어지는 기입 전류를 인가하는 것에 의해서 기억층의 자화 방향을 반전시킴으로써, 기억 소자의 파괴를 방지하면서, 기억 소자에 정보를 기억시키는 것을 목적으로 한다.

본 발명의 실시형태에 따르면, 데이터는 기억 소자에 기억된다.

기억 소자는, 자성체의 자화 상태에 따라 데이터를 기억하는 기억층과, 자신과 기억층 사이에 개재된 비자성층을 거쳐서 자화 방향이 고정된 자화 고정층을 포함한다.

그리고, 기억층 및 자화 고정층의 적층 방향으로 흐르게 하는 기입 전류가 인가되는 것에 의해서, 기억층의 자화 방향이 변화해서, 기억층에 정보를 기억한다.

이 때, 독립한 2개 이상의 펄스열{pulse train}로 이루어지는 기입 전압으로, 기억 소자에 기입 전류를 공급한다.

본 발명의 실시형태에 따르면, 기억 소자에 대해서, 기억층 및 자화 고정층의 적층 방향으로 독립한 2개 이상의 펄스열로 이루어지는 기입 전압으로 기입 전류를 공급하는 것에 의해서 기억 소자에 정보를 기억시킬 수가 있다.

본 발명의 실시형태에 따르면, 독립한 2개 이상의 펄스열로 이루어지는 기입 전압으로 기입 전류를 공급하고 있다. 따라서, 낮은 기록 전압이더라도, 기억층의 자화 방향을 반전시켜, 기억 소자에 데이터를 기억시킬 수가 있다. 이것에 의해, 기억 소자의 정전 파괴를 방지할 수 있으며, 기억 소자의 수명을 늘릴 수가 있다고 하는 효과가 있다.

도 1은 본 발명의 제1 실시형태에 따른 SpRAM의 내부 구성예를 도시하는 기능 블록도,
도 2는 본 발명의 제1 실시형태에 따른 스핀 트랜스퍼를 이용하는 메모리의 메모리셀의 개략 단면도,
도 3은 본 발명의 제1 실시형태에 따른 기억 소자에 기입 전압을 인가했을 때의, 기입 전압과 기입 에러율의 관계를 도시하는 도면,
도 4의 (a) 및 (b)는 본 발명의 제1 실시형태에 따른 기억층에 인가하는 기입 전류의 시간 의존성을 도시하는 도면,
도 5는 본 발명의 제1 실시형태에 따른 다수의 소자에 대해서, 기입 에러율의 기입 전압 의존성을 측정한 결과,
도 6은 본 발명의 제1 실시형태에 따른 기입 에러율과 파괴의 비트 에러율의 계산 결과의 예를 도시하는 개략도,
도 7은 본 발명의 제1 실시형태에 따른 기입 및 파괴의 디바이스 에러율의 계산 결과의 예를 도시하는 개략도,
도 8은 본 발명의 제2 실시형태에 따른 SpRAM의 내부 구성예를 도시하는 기능 블록도,
도 9는 본 발명의 제2 실시형태에 따른 SpRAM의 기입 제어 방법의 예를 도시하는 플로차트.

이하, 발명을 실시하기 위한 최량의 형태(이하, 실시형태라고 한다)에 대해서 설명한다. 또한, 설명은 이하의 순서로 행한다.

1. 제1 실시형태(기입 제어: 2이상의 펄스열을 이용해서 기입을 행하는 예)

2. 제2 실시형태(기입 제어: 기입의 성공 여부를 판단해서, 펄스열의 수를 바꾸는 예)

3. 변형예

＜1. 제1 실시형태＞

[2이상의 펄스열을 이용해서 기입을 행하는 예]

이하, 본 발명의 제1 실시형태에 대해서, 도 1∼도 7을 참조해서 설명한다. 본 실시형태에서는, 2이상의 펄스열을 이용해서 기억 소자에 데이터의 기입을 행하는 메모리(이하, SpRAM(1)이라고 한다)에 적용한 예에 대해서 설명한다.

도 1은, SpRAM(1)의 내부 구성예를 도시하는 기능 블록도이다.

여기서, 정보를 기억하는 기억 소자(2)는, 어레이모양으로 배치되어, 셀 어레이(5)를 구성한다. 각 기억 소자(2)는 선택용 MOS 트랜지스터(3)를 통해서, 셀 어레이(5) 위를 상하로 연장하는 비트선(12)(BL)-소스선(13)(SL) 쌍에 접속되어 있고, "0" 또는 "1"의 1비트의 데이터를 기억한다. 한편, 선택용 MOS 트랜지스터(3)의 게이트는 셀 어레이(5) 위를 좌우로 연장하는 워드선(14)(WL)에 접속되어 있다.

그런데, 도 1에는 4로우{row}×4컬럼{column}의 구성으로 한 셀 어레이(5)를 도시하고 있지만, 실제로는 이것보다 크게, 예를 들면 512로우×512컬럼의 구성으로 할 수가 있다. 이 때, 워드선(14), 비트선(12) 및 소스선(13)은 각각 512개로 된다. 각 워드선(14)의 좌단{左端}은 셀 어레이(5)의 왼쪽에 배치된 로우 디코더(6)에 접속되고, 우단{右端}은 개방되어 있다. 각 소스선(13) 및 비트선(12)의 상하단은 셀 어레이(5)의 상하에 배치되고, 컬럼 스위치(7)에 접속되어 있다.

셀 어레이(5)를 512로우×512컬럼의 구성으로 한 경우, 어드레스의 길이는 18비트로 되지만, 상위 9비트를 로우 어드레스에, 하위 9비트를 컬럼 어드레스에 할당한다. 로우 어드레스는 로우 디코더(6)에 입력되고, 컬럼 어드레스는 상하의 컬럼 스위치(7)에 입력된다.

또, SpRAM(1)은, 소스선(13)에 기입 전압을 인가하는 SL 라이트 드라이버(8)와, 비트선(12)에 기입 전압을 인가하는 BL 라이트 드라이버(9)를 구비하고, 모두 기억 소자(2)에 데이터를 기입하는 기입부로서 기능한다. 기입부가 기억 블록에 데이터를 기입하기 위한 기입 전압과, 센스 증폭기(10)에 공급되는 레퍼런스 전압은, 전압 제어부(11)에 의해서 제어된다. 본 예의 전압 제어부(11)는, 기입부에 대해서, 독립한 2개 이상의 펄스열로 이루어지는 기입 전압으로, 기억 소자에 기입 전류를 공급한다.

또, SpRAM(1)은, 소스선(13)에 접속되고, 기억 소자(2)로부터 판독출력 전류를 흐르게 하기 위해서 필요한 센스 전압이 입력되는 센스 증폭기(10)를 구비한다. 1개의 기억 소자(2)는, 1비트의 데이터를 기억하고 있고, 센스 증폭기(10)에는, 소정의 레벨의 레퍼런스 전압이 입력된다. 센스 증폭기(10)는, 센스 전압과 레퍼런스 전압을 비교하는 것에 의해, 기억 소자(2)에 기입된 데이터를 판독출력한다. 본 예의 센스 증폭기(10)는, 기억 소자(2)로부터 데이터를 판독출력하는 판독출력부로서 기능한다.

다음에, 스핀 트랜스퍼를 사용하는 메모리(SpRAM(1))의 메모리 셀에 대해서 내부 구성예를 설명한다.

도 2는, 기억 소자(2)와 메모리 셀의 개략 단면도를 도시한다.

도 2에 도시하는 전체 구조는, 메모리 셀을 나타낸다. 기억 소자(2)에 기억된 정보를 판독출력하기 위해서, 메모리 셀을 전기적으로 선택하기 위해서는, 다이오드 또는 MOS 트랜지스터 등을 이용할 수가 있다. 도 2에 도시하는 메모리 셀은 MOS 트랜지스터를 이용하고 있다.

우선, 메모리 셀의 구성예를 설명한다.

강자성층(22) 및 강자성층(24)은, 비자성층(23)을 그들 사이에 개재해서 배치되어 있는 것에 의해, 반강자성 결합하고 있다. 또, 하층측의 강자성층(22)은, 반강자성층(21)과 접해서 배치되어 있으며, 이들 층 사이에 작용하는 교환 상호작용에 의해서, 강한 1방향의 자기 이방성을 가진다. 그리고, 이들 층(21, 22, 23, 24)에 의해, 자화 방향이 고정된 자화 고정층(15)이 구성된다. 즉, 자화 고정층(15)은, 비자성층을 거쳐서 적층되는 복수층(본 예에서는, 2층)의 강자성층(22, 24)으로 이루어진다.

강자성층(26)은, 그의 자화 M1 방향이 비교적 용이하게 회전하도록 구성되어 있고, 이 강자성층(26)에 의해서 기억층(자화 자유층)(16)이 구성된다. 기억층(16)은, 자성체의 자화 상태에 따라서 데이터를 기억한다.

자화 고정층(15)의 강자성층(24)과 강자성층(26) 사이, 즉 자화 고정층(15)과 기억층(16) 사이에는, 터널 절연층(25)이 형성되어 있다. 이 터널 절연층(25은, 상하의 강자성층(26 및 24)의 자기적 결합을 자름과 동시에, 터널 전류를 흐르게 하는 역할을 담당한다. 이것에 의해, 자성층의 자화 방향이 고정된 자화 고정층(15)과, 터널 절연층(25)과, 자화 방향을 변화시키는 것이 가능한 기억층(16)에 의해, TMR(터널 자기저항 효과) 소자가 구성되어 있다.

그리고, 상술한 각 층(21∼26)과 하지막{下地膜; basic film}(20) 및 오버코트층(27)에 의해, TMR 소자로 이루어지는 기억 소자(2)가 구성되어 있다.

기억 소자(2)는, 적층 방향으로 흐르게 하는 기입 전류가 인가되면, 기억층(16)의 자화 방향이 변화해서, 기억층(16)에 대해서 데이터를 기억할 수가 있다.

기억 소자(2)를 구성하는 각 층의 재료는, 이하와 같다.

반강자성층(21)의 재료로서는, 예를 들면 PtMn을 이용할 수가 있다.

자화 고정층(15)의 강자성층(22, 24)의 재료로서는, CoFe 등의 강자성 재료를 이용할 수가 있다.

비자성층(23)의 재료로서는, 예를 들면 Ru, Ta, Cr, Cu 등을 이용할 수가 있다.

터널 절연층(25)의 재료로서는, 예를 들면 MgO를 이용할 수가 있다.

기억층(16)의 강자성층(26)의 재료로서는, CoFeB 등의 강자성 재료를 이용할 수가 있다.

실리콘 기판(30)중에는, 선택용 MOS 트랜지스터(3)가 형성된다. 이 선택용 MOS 트랜지스터(3)의 한쪽의 확산층(33) 위에 접속 플러그(17)가 형성되어 있다. 이 접속 플러그(17) 위에는, 기억 소자(2)의 하지막(20)이 접속되어 있다. 선택용 MOS 트랜지스터(3)의 또다른 한쪽의 확산층(32)은, 도시하지 않은 접속 플러그를 거쳐서 소스선(13)에 접속되어 있다. 선택용 MOS 트랜지스터(3)의 게이트(31)는, 도시하지 않은 접속 플러그를 거쳐서 워드선(14)에 접속되어 있다. 기억 소자(2)의 오버코트층(27)은, 그 위의 비트선(12)에 접속되어 있다.

정상 상태에서, 비자성층(23)을 거친 강한 반강자성 결합에 의해, 강자성층(22)의 자화 M11과 강자성층(24)의 자화 M12는, 거의 완전한 반평행 상태에 있다.

통상, 강자성층(22)과 강자성층(24)은, 자기{磁氣} 모멘트가 동일한 구성으로 되기 때문에, 자극 자계의 누설 성분은 무시할 수 있을 정도로 작다.

터널 절연층(25)을 그들 사이에 개재하는, 기억층(16)의 강자성층(26)의 자화 M1의 방향과 자화 고정층(15)의 강자성층(24)의 자화 M12의 방향이, 평행 상태에 있는지 반평행 상태에 있는지에 따라서, 이들 층(24, 25, 26)으로 이루어지는 TMR 소자의 저항값이 변화한다. 2개의 자화 M1, M12가 평행 상태에서는 저항값이 낮아지고, 반평행 상태에서는 저항값이 높아진다. TMR 소자의 저항값이 변화하면, 기억 소자(2) 전체의 저항값도 변화한다. 이것을 이용해서, 기억 소자(2)에 데이터를 기입하거나, 데이터를 판독출력할 수가 있다. 예를 들면, 저항값이 낮은 상태를 "0" 데이터에 할당하고, 저항값이 높은 상태를 "1" 데이터에 할당하는 것에 의해, 2진 데이터(1비트)가 기입될 수가 있다.

또한, 자화 고정층(15)중에서 기억층(16)측의 강자성층(24)은, 기억한 데이터를 판독출력할 때에, 기억층(16)의 자화 M1의 방향의 기준이 되어 참조되는 강자성층이기 때문에, "참조층"이라고도 칭해진다.

메모리 셀의 데이터를 리라이트하거나, 메모리 셀에 기입된 데이터를 판독출력하거나 하기 위해서는, 스핀 주입 전류 Iz를 흐르게 할 필요가 있다. 이 스핀 주입 전류 Iz는, 확산층(33), 기억 소자(2) 및 비트선(12)을 통과한다.

　한편, 스핀 주입 전류 Iz의 극성을 바꾸면, 기억 소자(2)를 흐르는 스핀 주입 전류 Iz를, 상향{上向}으로부터 하향{下向}으로, 혹은 하향으로부터 상향으로 바꿀 수가 있다.

이것에 의해, 기억층(16)의 자화 M1의 방향을 변화시켜, 메모리 셀의 정보를 리라이트할 수가 있다.

다음에, 기입부가 행하는 데이터의 기입 동작의 예에 대해서 설명한다.

로우 디코더(6)는 로우 어드레스에 따라서 512개중 1개의 워드선(14)의 전압을 전원 전압으로 설정하고, 대응하는 워드선(14)에 접속되어 있는 선택용 MOS 트랜지스터(3)를 ON 상태로 한다. 상측의 컬럼 스위치(7)는 컬럼 어드레스에 따라서 512개중 1개의 소스선(13)을 SL 라이트 드라이버(8)에 접속한다. 하측의 컬럼 스위치(7)는 컬럼 어드레스에 따라서 512개중 1개의 비트선(12)을 BL 라이트 드라이버(9)에 접속한다.

SL 라이트 드라이버(8)는 데이터 입력이 "1"일 때, 기입 전압을 출력하고, 데이터 입력이 "0"일 때 GND를 출력한다. 반대로, BL 라이트 드라이버(9)는 데이터 입력이 "0"일 때, 기입 전압을 출력하고, "1"일 때 GND를 출력한다. 이와 같이 하면 데이터 입력에 따라서 전류의 방향이 바뀌는 것에 의해서, 선택된 기억 소자(2)에 "0" 혹은 "1"의 데이터의 기입 동작을 행할 수 있다.

다음에, 센스 증폭기(10)가 행하는 데이터의 판독출력 동작의 예에 대해서 설명한다.

워드선(14)의 선택은 데이터의 기입시와 동일하다. 상측의 컬럼 스위치(7)는 컬럼 어드레스에 따라서 512개중 1개의 비트선(12)을 SL 라이트 드라이버(8)에 접속한다. 하측의 컬럼 스위치(7)는 컬럼 어드레스에 따라서 512개중 1소스선(13)을 센스 증폭기(10)에 접속한다. SL 라이트 드라이버(8)는 통상 GND를 출력한다. 이와 같이 해서, 센스 증폭기(10)로부터 선택된 기억 소자(2)에 일정한 판독출력 전류를 흐르게 한다.

기억 소자(2)의 상태가 "1", 즉 고저항 상태인 경우에, 판독출력 전류를 흐르게 하기 위해서 필요한 센스 전압을 V1로 한다. 마찬가지로, 기억 소자(2)의 상태가 "0", 즉 저저항 상태인 경우에, 판독출력 전류를 흐르게 하기 위해서 필요한 센스 전압을 V0으로 한다. 이 때, 저항값들의 대소 관계{magnitude relationship}에 의해 V1〉V2로 된다. 그래서, V1보다도 작고, V2보다도 큰 레퍼런스 전압을 센스 증폭기(10)에 입력한다.

센스 증폭기(10)는, 센스 전압과 레퍼런스 전압을 비교한다. 여기서, "센스 전압〉레퍼런스 전압"으로 되는 경우, 기억 소자(2)는, "1"이 기억된 상태, "센스 전압〈레퍼런스 전압"으로 되는 경우, 기억 소자(2)는, "0"이 기억된 상태라고 판단할 수 있다. 즉, 데이터의 판독출력 동작을 행할 수 있다.

다음에, SpRAM(1)에서의 에러율에 대해서 설명한다. 여기에서는, 본 예의 기억 소자(2)에 대한 기입시의 에러율에 대해서만 설명한다.

SpRAM(1)의 기입 동작의 상세를 설명하기 위해서, 초기 상태에서, 참조층(강자성층(24))의 자화 M12와 기억층(16)의 자화 M1의 방향이 평행 상태이며, 기입 전류(스핀 주입 전류 Iz)를 흐르게 함으로써, 반평행 상태로 변화시키는 것을 상정한다. 여기서, 참조층(강자성층(24))의 자화 M12와 기억층(16)의 자화 M1의 방향이 평행 상태라고 해도, 자화의 상대 각도가 완전히{정확히} 0도가 아닌 점에 주의한다. 기억층(16)의 자화 M1의 방향은, 열 변동{熱搖; heat fluctuation}의 영향에 의해, 0도를 중심에 가지는 분포를 가지고서 끊임없이 요동{搖動; swing}하고 있다. 스핀 주입의 힘은, 참조층(강자성층(24))의 자화 M12와 기억층(16)의 자화 M1의 상대 각도가 클수록, 크게 작용한다.

즉, 기입 전류를 흐르게 했을 때에, 자화 M1, M12의 상대 각도가 크면 적은 전류로 반평행 상태로 변화시킬 수가 있다. 반대로, 자화 M1, M12의 상대 각도가 작으면, 보다 큰 전류를 인가해야만 한다. 기입 전류를 흐르게 했을 때에, 자화 M1, M12가 어느 방향을 향하고 있는지는 완전히 확률적이다. 즉, 동일한 소자에 동일한 기입 전류를 흐르게 했을 때에, 반평행 상태로 변화하는 경우도 있으면, 평행 상태인 채의 경우도 있다고 하는 일이 일어날 수 있다. 평행 상태인 채로 있는 것은, 기입에 실패한 것을 의미한다.

도 3은, 기입 전압에 대한 기입 에러율의 예를 모식적으로 도시한다.

가로축{橫軸}은 기입 전압, 세로축{縱軸}은 기입 에러율을 나타낸다. 기억 소자(2)에 기입 전압 Va를 인가했을 때에, 기입 에러율이 10^-4일 때에는, 1만회 기입을 행한 경우에 1회 기입에 실패하는 것에 상당한다. 도면을 보면 알 수 있는 바와 같이, 기입 전압을 증가시키면, 기입 에러율은 급격하게 감소한다. 예를 들면, 기입 전압을 Va로부터 Vb까지 증가시키면, 10⁸회에 1회의 빈도까지 기입 에러율이 감소한다. 이와 같이, 기입을 정상적으로 행하기 위해서는, 기입 전압을 증가시키는 것이 바람직하다.

이상의 설명은 반평행 상태로부터 평행 상태로 변화시키는 경우였지만, 반대로 평행 상태로부터 반평행 상태로 변화시키는 경우도 마찬가지이다.

한편, 기입 전압의 인가에 의해서, 기억 소자(2)의 터널 절연층에는 전계 스트레스가 작용한다. 거듭되는 스트레스는 마침내 터널 절연층을 정전 파괴{靜電破壞; electrostatic breakdown}에 이르게 한다. 터널 절연층의 정전 파괴는 이하와 같이 모델화된다.

여기서, 기입부가, 어떤 기입 전압으로 기억 소자(2)에 대해서 반복하여 전압 인가를 행한 경우를 생각한다.

기입 전압을 x회 인가하기까지 기억 소자(2)가 파괴될 확률 r은 다음 식으로 표시된다.

r=1-exp(-(x/μ)^β) …(1)

식(1)은, 와이블{Weibull} 분포를 나타낸다. β는 분포의 형상을 나타내고, SpRAM(1)에서 이용하는 기억 소자(2)의 경우, 1∼2 정도의 범위에 있다. μ는 평균 기입가능 회수이며, 기입 전압에 의존한다.

μ의 기입 전압 의존성은, 이른바 파워 로 모델{power law model}로 기술할 수 있으며, 다음 식으로 표시된다.

μ=x1×V^-b　 …(2)

여기서, x1은 기입 전압이 1V일 때의 평균 기입가능 회수, b는 전압 의존성을 결정하는 파라미터이다.

통상, x1은 10⁴에∼10¹⁰정도의 범위, b는 40∼60 정도의 범위에 있다. 식(2)로부터 알 수 있는 바와 같이, 기입 전압이 커킬 수록 값이 작아지기 때문에, 파괴 확률(=파괴 에러율)은 커진다. 따라서, 기억 소자(2)의 파괴 에러율을 내리기 위해서는, 작은 기입 전압으로 기입을 행하는 것이 바람직하다.

이상과 같이, SpRAM(1)에서는, 기입 에러율과 파괴 에러율이 기입 전압에 대해서 반대의 의존성을 가지고 있다. 따라서, 양자가 트레이드 오프의 관계에 있다는 것을 알 수 있다. 큰 용량의 메모리를 실현하기 위해서는, 원하는 기입 에러율을 달성하는 기입 전압과, 원하는 파괴 에러율을 달성하는 기입 전압의 차(=기입 마진)를 충분히 크게 확보할 필요가 있다.

그래서, 본원의 발명자들이 갖가지 검토를 행한 결과, 기입부는, 기입 전압이 독립한 2개 이상의 펄스열로 구성되는 기입 전류를 기억 소자(2)에 공급하는 것에 의해, 기입 마진을 크게 할 수 있다는 것을 찾아냈다.

계속해서, SpRAM(1)에서의 구체적인 기입 제어 방법의 예를 설명한다.

앞서 기술한 바와 같이, 기입 전압의 인가에 의해서, 기입이 성공할지 실패할지는 확률적인 것이다. 도 3으로부터, Va의 전압으로 기입을 행한 경우에는, 기입 에러율이 10^-4인 것이 나타내어진다. 따라서, 평균해서 1만회에 1회 기입에 실패한다고 말할 수 있다. 이 때, 기억 소자(2)에는, 도 4의 (a)에 도시하는, 1펄스의 기입 전류가 흐른다. 계속해서 또다른 한번 동일한 전압 Va로 기입을 행하면, 이 경우도 평균해서 1만회에 1회 기입에 실패하게 된다.

2회의 기입을 정리하면, 도 4의 (b)에 도시하는 바와 같이 연속하는 2개의 펄스열에 의한 기입에 상당한다는 것을 알 수 있다. 2회의 기입 가중에서, 적어도 1회 기입에 성공하면 정보가 리라이트되기 떼문에, 2개의 펄스열에 의한 기입의 기입 에러율은 10^-4×10^-4=8으로 나타내진다. 즉, 기입 에러율은, 2승으로 된다. 여기서, 도 3에는, 2개의 펄스열에 의한 기입의 기입 에러율이 검은점{黑点}(35)으로 도시된다. 이 기입 에러율은, 기입 전압을 Vb로 한 경우에 있어서의 기입 에러율에 상당한다.

다음에, 이와 같은 2개의 펄스열에 의한 기입에 의해서, 파괴 에러율은 어떻게 변화하는지에 대해서 설명한다.

2개의 펄스열에서 기입하는 것이기 때문에, 터널 절연층에 가해지는 스트레스는 단일 펄스의 경우에 비해서 2배로 된다. 기입 회수가 x회라고 하면, 1개의 펄스에 의한 파괴 에러율 r1은, 다음 식으로 표시된다.

r1=1-exp(-(x/μ)^β) …(3)

또, 2개의 펄스열에 의한 파괴 에러율 r2는, 다음 식으로 표시된다.

r2=1-exp(-(2x/μ)^β) …(4)

파괴 에러율은 1보다도 매우 작은 값(r1, r2《1)이다. 그러므로, 급수{級數; in a series} 전개하면, r2≒2×r1이다. 이 때문에, 기입 에러율이 2승으로 작아진 것에 대해, 파괴 에러율은 2배 커지는 것에 불과하다는 것이 나타난다. 이 차이가 2개의 펄스열에서 기입을 행하는 것에 의해서 기입 마진을 증가시킬 수 있는 이유이다. 펄스열의 수를 크게 하면, 이 효과는 더욱더 증대한다.

이상의 논의에서, 기입 에러율은, 단일의 기억 소자(2)에 적용한 예에 대해서 설명했다. 그렇지만, 본 예의 SpRAM(1)을, 실제로 이용하는 경우에는, 다수의 기억 소자(2)에 대한 기입 에러율을 이용할 필요가 있다. 그리고, 기입 에러율은 기억 소자(2)마다 변화{변동}하는 일반적이다. 그래서, 이하와 같이 2개의 에러율을 정의한다.

우선, 다수의 기억 소자(2)에 대해서, 어떤 기입 전압으로 기입을 행한 경우에서의, 기입이 실패한 기억 소자(2)의 비율을 비트 에러율로 한다. 비트 에러율은, 각각의 기억 소자(2)의 기입 에러율의 평균값에 상당한다. 한편, 파괴 에러율에 대해서는, 원래 와이블 분포가 다수의 기억 소자(2)를 대상으로 한 모델이기 때문에, 처음부터 다수의 기억 소자(2)에 대한 비트 에러율로 되어 있다.

다음에, 다수의 기억 소자(2)로 이루어지는 SpRAM(1)에 필요 회수 기입을 행했을 때에, 한번이라도 기입에 실패할 확률을 디바이스 에러율로 한다. 이 디바이스 에러율이 SpRAM(1)을 구비하는 메모리 디바이스의 성능을 나타내는 지표로 된다. 어느 정도의 디바이스 에러율이 필요로 되는지는, 디바이스를 이용하는 애플리케이션 등에 따라 달라진다. 이 디바이스 에러율은, 전형적으로는 10^-6∼10^-4의 범위의 값을 가진다.

다음에, 비트 에러율로부터 디바이스 에러율을 구하는 방법을 나타낸다. 여기에서는, 메모리 디바이스가 에러 정정 기능(ECC)을 구비한 경우를 상정한다.

그리고, N을 메모리 용량, n을 ECC의 부호 비트수, k를 ECC의 정보 비트수, s를 에러 정정 비트수, b=N/k를 블록수, x를 기입 회수로 한다.

이 때, 기입의 디바이스 에러율 Rd와 비트 에러율 Rb의 관계는, 다음 식으로 표시된다.

Rd=1-(1-F[n, s, Rb]^(bx)) …(5)

여기서, F[n, s, r]은, 블록 에러율을 나타내는 함수이며, 다음 식으로 주어진다.

파괴의 디바이스 에러율 Rd도 마찬가지이지만, 기입 회수는 비트 에러율 Rb에 포함되어 있기 때문에, 다음 식으로 표시된다.

Rd=1-(1-F[n, s, Rb]^(b)) …(7)

여기서, 구체적인 계산예를 나타낸다. N=76k바이트, n=12, k=8, s=1, x=100만회로 한 경우, Rd=1만분의 1을 달성하기 위해서 필요한 기입의 비트 에러율 Rb는 4.4×10^-9로 된다.

다음에, 연속하는 독립한 2개 이상의 펄스열을 이용해서 기입의 효과를 검증하기 위해서 실제의 측정 데이터를 기본으로 한 에러율의 계산을 행했다. 각 수치의 전제 조건은, 상기의 계산예와 동일하다.

우선, 기입 전압에 대한 비트 에러율 Rb를 구하기 위해서, 128개의 기억 소자(2)에 대해서 기입 에러율을 측정했다.

도 5는, 기입 전압에 대한 기입 에러율의 측정 결과를 도시한다.

도 5에 도시하는 1개의 곡선(36)이 하나의 기억 소자(2)에 대한 기입 에러율을 나타낸다. 기입 에러율의 측정에서는 10⁶회 반복해서 기입 측정을 행하는 것에 의해서, 10^-6에서의 기입 에러율을 구하고 있다. 이와 같은 측정을 행하면, 어떤 기입 전압에서의 기입 에러율의 누적 빈도수{累積度數; cumulative frequency} 분포를 근사하는 곡선(36)이 구해진다. 그 곡선(36)을 모든 비트 범위에서 수치 적분하는 것에 의해서 기입의 비트 에러율 Rb가 구해진다.

도 6은, 기입 전압에 대한 비트 에러율 Rb의 예를 도시한다.

단, 10^-6이하의 기입 에러율은 측정으로는 구해지지 않기 때문에, 측정 결과를 직선으로 외삽{外揷; extrapolating}해서 계산했다.

여기서, 실선(37)은, 기입 에러율을 나타내고, 파선{破線}(38)은, 파괴의 비트 에러율 Rb를 나타낸다.

파괴의 비트 에러율 Rb는, 복수의 기억 소자(2)에 일정한 기입 전압을 인가하고, 기억 소자(2)가 파괴될 때까지의 시간을 측정하는 정{定; regular} 스트레스 시험에 의해서, 와이블 분포 및 파워 로 모델의 파라미터를 결정해서 구할 수가 있다. 상술한 바와 같이, 기입의 비트 에러율은 기입 전압의 증가와 함께 감소하며, 반대로 파괴의 비트 에러율 Rb는 기입 전압의 증가와 함께 증가한다.

도 7은, 전술한 식(6)을 이용해서 계산한 디바이스 에러율 Rd의 예를 도시한다.

여기서, 선(41)은, 종래의 단일 펄스를 이용해서 기입하는 경우에서의 디바이스 에러율을 나타낸다. 한편, 선(42, 43)은, 본 예의 SpRAM(1)에서 행해지는, 독립한 2개 이상의 펄스열을 이용해서 기입하는 경우에서의 디바이스 에러율의 결과를 나타내고 있다. 이 선{42, 43)은, 각각 2중 펄스, 3중 펄스의 기입에 대응한다. 2중 펄스, 3중 펄스의 기입은, 단일 펄스의 기입과 비교하면, 기입의 디바이스 에러율 Rd가 대폭 감소되어 있다.

한편, 파괴의 디바이스 에러율 Rd는, 선(45∼47)에 의해서 나타내어진다. 이것에 의해, 기입의 디바이스 에러율 Rd가 대폭 감소한다. 반면에, 파괴의 디바이스 에러율 Rd는 증가한다. 그렇지만, 도면을 보면 알 수 있는 바와 같이, 파괴의 디바이스 에러율 Rd에서의 그 정도의 증가는 비교적 작다. 그 이유는 다음과 같다. 기입의 디바이스 에러율 Rd가 2승{square pattern}, 3승{cube pattern}으로 감소하는데 대해, 파괴의 디바이스 에러율 Rd는 2배, 3배로밖에 되지 않는다.

기입과 파괴의 디바이스 에러율 Rd의 교점이, 전체 에러율이 가장 감소하는 동작점으로 된다. 여기서, 단일 펄스의 경우는, 기입 전압이 0.72V이고 에러율은 10^-3정도이지만, 2중 펄스의 경우는, 기입 전압이 0.66V이고 에러율은 10^-5정도로 개선된다. 이와 같이, 본 예의 SpRAM(1)을 이용한 것에 의해, 낮은 기입 전압이더라도, 기입과 파괴의 디바이스 에러율 Rd를 작게 할 수가 있다.

이상의 결과를 구체적인 수치로 나타내어 본다. 단, 기입 전압 자체는 기억 소자(2)의 재료나 소자 저항 등에 의존하기 때문에, 기준값으로 규격화한다. 우선, 기입 전압의 기준값을 정하기 위해서, 비트 에러율이 1/2로 되는 전압을 Vc0으로 한다. 본 예에서는, 도 6에 도시하는 바와 같이, Vc0=0.55V로 되었다. 이 값을 기준으로 해서 기입 전압을 평가하는 경우에, 필요한 디바이스 에러율을 10^-5로 한다. 종래의 단일 펄스에 의한 기입 제어 방법에서는, 기입 전압이 0.74V=1.35×Vc0으로 된다. 한편, 본 예의 SpRAM(1)에서 이용되는 2중, 3중 펄스에 의한 기입 제어 방법에서는, 기입 전압이 각각 0.66 V=1.20×Vc0, 0.63V=1.14×Vc0으로 된다.

이와 같이, 종래는 기준 전압에 대해서 1.35배의 기입 전압을 기억 소자(2)에 인가할 필요가 있었다. 그러나, 본 예의 기입 제어 방법을 이용한 것에 의해, 기준 전압에 대해서 1.2배 이하의 기입 전압을 기억 소자(2)에 인가함으로써, 필요한 디바이스 에러율 Rd를 달성할 수 있다는 것을 알 수 있었다.

이상 설명한 제1 실시형태에 따른 기입 제어 방법에 의하면, 종래 단일 펄스로 데이터를 기입하고 있었지만, 2중 펄스, 3중 펄스 등의 복수의 연속한 펄스열을 이용해서 데이터를 기입하는 것으로 했다. 이것에 의해, 기입 전압을 낮게 하면서, 기입 에러율, 비트 에러율 Rb 및 디바이스 에러율 Rd를 내릴 수가 있다. 이 때문에, 기억 소자(2)에 주는 부하를 약하게 할 수 있어, 기억 소자(2)의 내용 연수{耐用年數; working lifetime}를 길게 할 수 있다고 하는 효과가 있다.

＜2. 제2 실시형태＞

[기입의 성공 여부를 판단해서, 펄스열의 수를 바꾸는 예]

다음에, 본 발명에 따른 제2 실시형태에 대해서 설명한다.

본 예에서는, 독립한 2개 이상의 펄스열을 이용해서 기억 소자(2)에 기입 전압을 인가하는 도중{途中}에, 센스 증폭기(10)의 출력 내용으로부터, 도중에서 기입이 성공했는지 여부를 판단하는 SpRAM(50)에 적용한다. 단, 이하의 설명에서, 이미 제1 실시형태에서 설명한 도 1에 대응하는 부분에는 동일 부호를 붙이고, 상세한 설명을 생략한다.

도 8은, 본 예의 SpRAM(50)의 내부 구성예를 도시한다.

SpRAM(50)은, 센스 증폭기(10)로부터 출력된 전압값에 의거해서, 기억 소자(2)에 기입이 성공했는지 여부를 판단하는 기입 판정부(51)를 구비한다. 기입 판정부(51)는, 기입 전류가 독립한 2개 이상의 펄스열로 이루어지는 기입 전류를 기억 소자(2)에 순차 인가하는 과정에서, 기억층의 자화 방향이 변화한 것을 검출한다. 기입 판정부(51)가 기억층의 자화 상태의 변화를 검출한 경우에는, 전압 제어부(11)는, 기억 소자(2)에 이후의 펄스열로 이루어지는 기입 전류를 인가하지 않도록 기입 전압의 공급을 제어한다.

도 9는, 기억 소자(2)에 기입하는 처리의 예를 도시하는 플로차트이다.

처음에, 기입 전압이 공급된 기입부는, 기억 소자(2)에 1번째의 펄스에 의한 데이터의 기입이 행해진다(스텝 S1). 다음에, 센스 증폭기(10)는, 기억 소자(2)로부터 센스 전압을 판독출력하고, 기입 판정부(51)에 레퍼런스 전압과 비교한 결과를 보낸다(스텝 S2).

기입 판정부(51)는, 이 결과에 의거해서, 기억 소자(2)에 대한 기입이 성공했는지 여부를 판정한다(스텝 S3). 기입 판정부(51)가 기입의 성공을 판정한 경우, 기입부는, 이후의 기입을 행하는 일없이, 처리를 종료한다.

기입 판정부(51)가 기입의 실패를 판정한 경우, 기입 판정부(51)는, 기입 회수가 n번째인지 여부를 판정한다(스텝 S4). 여기서, n회란, 펄스열의 수를 나타낸다. 이것은, 기입 전압의 펄스열의 수가, 2개 뿐만 아니라, 3개 이상인 경우도 있는 것에 의거한다.

기입 판정부(51)가, 기입 회수를 n번째 미만이라고 판정한 경우, 스텝 S1로 처리를 옮기고, 재차 기입을 행한다. 한편, 기입 회수를 n번째라고 판정한 경우, 기입 에러라고 판정하고, 처리를 종료한다.

본 예의 SpRAM(50)은, 독립한 2개 이상의 펄스열을 인가할 때에, 도중에서 기입이 성공한 것을 검출하면, 그 이후의 펄스열의 인가를 행하지 않는다. 기입 에러율은 원래 작으므로, 대부분의 경우 최초의 펄스 인가로 기입은 성공한다. 그리고, 전압 제어부(11)의 제어에 의해서, 기입을 종료하므로, 기억 소자(2)의 터널 절연층에 불필요한 스트레스를 인가할 필요가 없어지며, 결과로서 파괴의 디바이스 에러율 Rd의 증가를 방지할 수가 있다. 구체적으로는, 도 4의 (b)에 도시한 t1과 t2 사이에서 센스 증폭기(10)가 센스 전압을 판독출력하는 것에 의해서, 기입 판정부(51)는, 1회째의 펄스 인가로 기입이 성공했는지 실패했는지를 검출할 수가 있다.

또, 독립한 2개 이상의 펄스열에 의한 기입을 행하지만, 기입이 성공하면 그 이후의 펄스 인가를 하지 않는 경우에 있어서는, 기입의 디바이스 에러율 Rd는, 도 7에 도시한 것과 동일하다. 그러나, 파괴의 디바이스 에러율 Rd는, 2중 펄스, 3중 펄스의 경우라도 선(45)으로 나타내어지는 단일 펄스의 파괴 에러율과 동일하게 된다. 그 때문에, 기입이 더 수행되고 기입 마진이 더욱더 증가하는 것을 알 수 있다.

이상 설명한 제2 실시형태에 따른 기입 제어 방법에 따르면, 독립한 2개 이상의 펄스열을 이용해서 기억 소자(2)에 기입 전압을 인가하는 경우에, 기입 전압을 인가할 때마다 기입의 성공 여부를 판정한다. 그리고, 기입이 성공하면, 기입 처리를 종료하는 것에 의해, 기억 소자(2)에 불필요한 스트레스를 가하지 않는다. 이 때문에, 파괴의 디바이스 에러율 Rd를 억제할 수 있다고 하는 효과가 있다.

＜3. 변형예＞

또한, 상술한 제1 및 제2 실시형태에 따른 기억 소자(2)에서는, 자화 고정층(15)을 기억층(16)보다 하층에 형성하고 있다. 그렇지만, 자화 고정층을 기억층(16)보다 상층에 형성한 구성으로 해도 좋다.

또, 본 실시형태에서는, 자화 고정층(15)을 강자성층(22, 24)의 2층에 의해서 구성하고 있다. 그렇지만, 자화 고정층(15)을 구성하는 강자성층의 수는 특별히 한정되지 않는다.

또, 본 실시형태에서는, 기억층(16)의 하층에만 자화 고정층(15)을 형성하고 있다. 그렇지만, 다른 자화 고정층을 기억층(16)의 상층에도 형성하고, 2개의 자화 고정층 사이에 기억층(16)을 끼우는{개재하는} 구성으로 할 수도 있다. 이 때에는, 다른 자화 고정층을 구성하는 강자성층 중에서, 기억층(16)에 가장 가까운 층의 자화 방향은, 자화 고정층(15)을 구성하는 강자성층(24)의 자화 방향과는 반대 방향으로 고정되어 있는 것이 바람직하다. 또, 다른 자화 고정층과 기억층(16)을 분리하는{떼어놓는} 층은, 터널 절연층(25)과 마찬가지로 절연체이더라도 좋고, Ru, Ta, Cr, Cu 등의 비자성 금속이더라도 좋다.

또, 기입에 이용하는 펄스열은 도 4의 (a) 및 (b)에서는 직사각형으로 했다. 그렇지만, 펄스 형상은 기입을 행할 수 있으면 어떠한 것이더라도 좋다. 예를 들면, 펄스의 상승{立上; rising} 에지나 하강{立下; falling} 에지, 혹은 양쪽에서 수ns∼수십ns의 시간을 필요로 해도 좋다. 또, 펄스열의 수는, 도 7에 도시되어 있는 2중, 3중에 제한되는 것은 아니다. 따라서, 그 이상의 펄스열을 이용해도 상관없다.

도 4의 (b)에 도시되어 있는 각 펄스열의 펄스폭 t1-t0 또는 t3-t2는 기억 소자(2)의 특성이나 요구되는 에러율에 따라서 조정할 수가 있다. 펄스폭이 길어질수록 기입 에러율은 감소하고, 파괴 에러율은 증가하는 경향에 있다. 전형적으로는, 10ns∼300ns 정도의 범위의 펄스폭을 이용하는 것이 바람직하다. 각 펄스열의 펄스폭은 동일한 폭으로 통일해도 좋고, 다른 폭으로 설정해도 좋다.

또, 펄스와 펄스의 간격 t2-t1은, 기입 시간을 짧게 하기 위해서 가능한 한 짧은 쪽이 바람직하다. 단, 2개의 펄스에 의한 기입이 독립적으로 취급할 수 있는 정도로 길게 설정해야만 한다. 예를 들면, 극한으로서 t2-t1=0일 때에는, 길이가 2배인 하나의 펄스에 의한 기입이 행해진다. 그렇지만, 이 때에는 기입 에러율은 2승으로는 되지 않는다. 기입의 사상{事象; event}이 서로 독립적이지 않게 되기 때문이다. 기입 에러율을 현저하게 감소시키기 위해서는, 펄스와 펄스의 간격은 10ns 이상 되는 것이 바람직하다.

또, 도 4의 (b)에는, 2개의 펄스열의 전류값을 동일하게 한 예를 도시하고 있다. 그렇지만, 필요하다면 다른 값으로 할 수도 있다.

또, 본 발명은, 상술한 구성에 한정되는 것은 아니며, 본 발명의 요지를 벗어나지 않는 범위에서 그 밖의 각종 구성을 취할 수가 있다.

본 발명은, 그 전체 내용이 본원 명세서에 참고용으로 병합되어 있는, 2009년 6월 24일자로 일본 특허청에 출원된 일본특허출원 제2009-149902호에 관련된 주제를 포함한다.

1…SpRAM, 2…기억 소자, 3…선택용 MOS 트랜지스터, 5…셀 어레이, 6…로우 디코더, 7…컬럼 스위치, 8…SL 라이트 드라이버, 9…BL 라이트 드라이버, 10…센스 증폭기, 11…전압 제어부, 12…비트선, 13…소스선, 14…워드선, 15…자화 고정층, 16…기억층, 17…접속 플러그, 20…하지막, 21…반강자성층, 22…강자성층, 23…비자성층, 24…강자성층, 25…터널 절연층, 26…강자성층, 27…오버코트층, 30…실리콘 기판, 31…게이트, 32…확산층, 33…확산층, 50…SpRAM, 51…기입 판정부.

Claims

자성체의 자화 상태에 따라서 데이터를 기억하는 기억층과, 자신과 기억층 사이에 개재된 비자성층을 거쳐서 자화 방향이 고정된 자화 고정층을 가지고, 상기 기억층 및 상기 자화 고정층의 적층 방향으로 흐르게 하는 기입{書入; write} 전류가 인가되면, 상기 기억층의 자화 방향이 변화하고, 상기 기억층에 상기 정보를 기억하는 기억 소자와;
독립한 2개 이상의 펄스열{pulse train}로 이루어지는 기입 전압으로, 상기 기억 소자에 독립한 2개 이상의 펄스열로 이루어지는 상기 기입 전류를 공급하는 전압 제어부
를 구비하는 메모리.
제1항에 있어서,
상기 기억 소자에, 상기 독립한 2개 이상의 펄스열로 이루어지는 상기 기입 전류를 순차 인가하는 과정에서, 상기 기억층의 자화 상태를 검출하는 기입 판정부를 더 구비하고,
상기 기입 판정부가 상기 기억층의 자화 상태의 변화를 검출한 경우에는, 상기 전압 제어부는, 상기 데이터가 기입되는 상기 기억 소자에 이후의 펄스열로 이루어지는 상기 기입 전류를 인가하지 않는 메모리.
제1항 또는 제2항에 있어서,
상기 자화 고정층이, 비자성층을 거쳐서 적층된 복수층의 강자성층으로 형성되는 메모리.
제1항 내지 제3항중 어느 한항에 있어서,
상기 메모리에서, 단일 펄스에서의 평균 기입 전압을 Vc0으로 한 경우에, 상기 독립한 2개 이상의 펄스열의 전압이 1.2×Vc0 이하인 메모리.
자성체의 자화 상태에 따라서 데이터를 기억하는 기억층과, 자신과 기억층 사이에 개재된 비자성층을 거쳐서 자화 방향이 고정된 자화 고정층을 가지고, 상기 기억층 및 상기 자화 고정층의 적층 방향으로 흐르게 하는 기입 전류가 인가되면, 상기 기억층의 자화 방향이 변화하고, 독립한 2개 이상의 펄스열의 기입 전압으로, 독립한 2개 이상의 펄스열로 이루어지는 상기 기입 전류를 이용해서, 소자에 데이터를 기억시키는 스텝
을 포함하는 기입 제어 방법.
제5항에 있어서,
상기 기억 소자에 대해서 상기 펄스열을 순차 인가하는 과정에서, 상기 기억층의 자화 상태의 변화를 검출한 경우에는, 그 이후의 펄스열로 이루어지는 상기 기입 전류를 인가하지 않는 스텝을 더 포함하는 기입 제어 방법.
제5항 또는 제6항에 있어서,
상기 자화 고정층이, 비자성층을 거쳐서 적층된 복수층의 강자성층으로 이루어지는 기입 제어 방법.