KR20100133816A - Method and system for splitting wafer - Google Patents

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Abstract

PURPOSE: A wafer dividing method and a wafer dividing system are provided to prevent the deformation of a wafer due to heat with high temperature by etching the rear side of the wafer using plasma. CONSTITUTION: An adhesive layer is attached on the rear side of a wafer(S100). A dividing line is arranged between chips on the wafer. The wafer attached with the adhesive layer is divided into the chips(S110). An adhesive layer is attached on the front side of the divided wafer(S120). Ultra violet is radiated, and the rear side adhesive layer is eliminated(S130). The rear side of the wafer is etched using plasma source(S140).

Description

웨이퍼 분할 방법 및 웨이퍼 분할 시스템{Method and system for splitting wafer}Wafer splitting method and wafer splitting system

본 발명은 웨이퍼 분할 방법 및 웨이퍼 분할 시스템에 관한 것으로, 구체적으로는 웨이퍼를 칩단위로 절단한 후 웨이퍼를 박막화하여 웨이퍼를 칩 단위로 생산할 때 발생되는 불량률을 최소화하는 웨이퍼 분할 방법 및 웨이퍼 분할 시스템에 관한 것이다.The present invention relates to a wafer splitting method and a wafer splitting system, and more particularly, to a wafer splitting method and a wafer splitting system for minimizing a defect rate generated when a wafer is cut into chips after the wafer is cut into chips and thinned. It is about.

반도체의 생산 공정은 웨이퍼에 칩 단위로 회로를 형성하는 공정인 전공정과 어셈블리(assembly) 공정인 후공정으로 구분된다.The semiconductor production process is divided into a pre-process, which is a process of forming a circuit on a wafer in a chip unit, and a post-process, which is an assembly process.

이중에서 후공정은 라미네이팅 접착 공정, 후면 연마 공정(back-grinding), 라미네이팅 제거 및 웨이퍼링 처리 공정 및 웨이퍼 절단 공정으로 구분된다. 이하에서는 후공정의 각 공정에 대하여 간단하게 설명한다.Among these, the post process is divided into laminating bonding process, back-grinding, laminating removal and wafering process, and wafer cutting process. Hereinafter, each process of a post process is demonstrated easily.

웨이퍼를 칩 단위로 분할하는 방법은 웨이퍼를 박막화하는 박막화 공정과 웨이퍼를 칩 단위로 절단하는 웨이퍼 절단 공정으로 구분된다.The method of dividing the wafer into chips is divided into a thinning process of thinning the wafer and a wafer cutting process of cutting the wafer into chips.

라미네이팅 접착 공정은 전공정을 통해 다수의 집적 회로 소자가 종횡으로 배열된 웨이퍼의 전면을 보호하기 위한 필름을 접착하는 공정이다. 이는 웨이퍼 이 송시 전면에 형성된 회로를 보호하기 위한 것이다. 이때 사용되는 필름은 유브이(UV)테이프로 특정한 조도와 광량의 조건이 적합할 경우에는 테이프의 접착성분 중 감광성분이 경화하여 접착력을 소실하게 되는 특성을 갖는다.The laminating bonding process is a process of adhering a film for protecting the front surface of a wafer in which a plurality of integrated circuit elements are arranged vertically and horizontally through the entire process. This is to protect the circuit formed on the front surface during wafer transfer. In this case, the film used is a UV tape, and when conditions of specific illuminance and light quantity are suitable, the photosensitive component of the adhesive component of the tape is cured to lose the adhesive strength.

후면 연마 공정은 웨이퍼에서 집적회로가 형성된 활성면의 반대쪽 면인 웨이퍼의 사용하지 않는 후면을 집적회로에 영향을 주지 않을 정도의 두께만큼 연마하여 웨이퍼의 두께를 줄이는 공정이다. 이와 같은 공정은 통상 백그라인딩(Back-Grinding)공정이라고 한다. 웨이퍼는 일반적으로 8인지의 경우 730 ~ 750 ㎛, 12인치의 경우 790 ~ 800 ㎛의 두께를 가진다. 웨이퍼 후면 연마 공정은 이러한 웨이퍼 두께를 50 ~ 450 ㎛로 얇게 가공한다. 이때 목표로 하는 웨이퍼의 최종 두께는 반도체 제품의 종류에 따라 또는 고객의 요구에 따라 달라질 수 있다.The back surface polishing process is a process of reducing the thickness of the wafer by polishing an unused back surface of the wafer, which is the opposite surface of the active surface on which the integrated circuit is formed, to a thickness that does not affect the integrated circuit. Such a process is commonly referred to as a back-grinding process. Wafers generally have a thickness of 730-750 μm for 8 or 790-800 μm for 12 inches. Wafer backside polishing processes such wafer thicknesses as thin as 50-450 μm. In this case, the final thickness of the target wafer may vary depending on the type of semiconductor product or the needs of customers.

라미네이팅 제거 및 웨이퍼 처리 공정은 웨이퍼의 전면을 접착, 보호하고 있던 필름에 자외선을 조사하여 접착력을 소실시킴으로써 후속공정을 위한 필름을 제거하고, 웨이퍼를 고정하기 위한 웨이퍼링을 웨이퍼 후면에 설치하는 공정이다.The laminating removal and wafer processing process is a process of removing the film for the subsequent process by irradiating ultraviolet rays to the film that has bonded and protected the front surface of the wafer to remove the film for the subsequent process, and installing the wafer ring for fixing the wafer to the back side of the wafer. .

웨이퍼 절단 공정은 웨이퍼 전면에 배열된 각각의 칩을 분리하는 공정이다. 이 공정에서 고속으로 회전하는 블레이드(blade)를 이용한 기계적인 방법과 플라즈마 소스를 이용한 방법을 통해 웨이퍼 상에 배열된 소자를 분리한다. 분리된 칩 단위의 웨이퍼는 조립 공정을 통해 제품화된다. 즉, 분리된 칩 단위의 소자에 전기적인 연결을 해주고 외부의 충격을 견딜 수 있도록 밀봉 포장해주어 물리적인 기능과 형상을 갖게 해준다.The wafer cutting process is a process of separating each chip arranged on the front of the wafer. In this process, devices arranged on a wafer are separated by a mechanical method using a blade rotating at high speed and a method using a plasma source. Separate chip wafers are commercialized through an assembly process. In other words, electrical connection is made to the separated chip unit and sealed packaging to withstand external shocks to have a physical function and shape.

최근 웨이퍼의 수율 증가를 통한 생산성 향상 및 제조 원가 절감, 패키지 경 량화 및 소형화 추세가 가속되어 가고 있다. 이를 만족시키기 위하여 웨이퍼의 박형화 구현이 필수적이다. 특히 웨이퍼의 미세박형화를 위해서는 플라즈마 소스를 이용하여 웨이퍼 후면을 식각한다.Recently, productivity improvement, manufacturing cost reduction, package weight reduction and miniaturization are accelerating by increasing wafer yield. In order to satisfy this, it is necessary to implement a thinner wafer. In particular, in order to reduce the thickness of the wafer, the back surface of the wafer is etched using a plasma source.

플라즈마를 이용하여 웨이퍼를 식각하는 경우 웨이퍼가 휘거나 변형되는 현상이 발생될 수 있다. 특히 웨이퍼의 크기를 늘려 소자를 대량 생산하는 경우 플라즈마 반응기 내부의 고온에 의해 웨이퍼가 휘거나 변형되면 그로인해 불량의 칩 단위 웨이퍼 및 불량의 반도체 제품이 제조된다. 또한, 이러한 불량 웨이퍼는 반도체 제품이 점점 박형화되면서 웨이퍼의 두께가 갈수록 얇아짐에 따라 더욱 심각한 문제를 초래할 수도 있다.When etching the wafer using plasma, the wafer may be bent or deformed. In particular, in the case of mass production of devices by increasing the size of the wafer, when the wafer is bent or deformed due to the high temperature inside the plasma reactor, defective chip unit wafers and defective semiconductor products are manufactured. In addition, such defective wafers may cause more serious problems as semiconductor products become thinner and thinner and thinner.

또한 플라즈마 소스를 이용하여 웨이퍼를 칩 단위로 절단할 수 있는데, 이때 웨이퍼는 유브이 테이프(UV tape)가 구비된 웨이퍼링 또는 캐리어에 부착되어 절단된다. 그러나 유브이 테이프는 고온의 열에 의해 손상되어 웨이퍼를 제대로 고정시키지 못할 수 있다. 또한 석영으로 형성된 캐리어는 고온의 열에 의해 쉽게 깨져 수명이 짧고, 금속으로 형성된 캐리어는 금속 척과 아킹이 발생된다. In addition, the wafer may be cut in units of chips using a plasma source. In this case, the wafer is attached to a wafer ring or carrier equipped with UV tape and cut. However, UV tapes may be damaged by high temperature heat and may not hold the wafer properly. In addition, the carrier formed of quartz is easily broken by high temperature heat and short in life, and the carrier formed of metal generates metal chuck and arcing.

본 발명의 목적은 플라즈마를 이용하여 웨이퍼를 박막할 때 플라즈마에 의해 웨이퍼가 변형되거나 깨지는 것을 미연에 방지하여 불량률을 최소화할 수 있는 웨이퍼 분할 방법 및 웨이퍼 분할 시스템을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a wafer splitting method and a wafer splitting system capable of minimizing a defect rate by preventing the wafer from being deformed or broken by the plasma when thinning the wafer using plasma.

상기한 기술적 과제를 달성하기 위한 본 발명의 일면은 웨이퍼 분할 방법 및 웨이퍼 분할 시스템에 관한 것이다. 본 발명의 웨이퍼 분할 방법은 웨이퍼를 칩 단위로 절단하는 단계; 및 상기 칩 단위 웨이퍼의 후면을 플라즈마 소스를 이용하여 식각하는 단계를 포함한다.One aspect of the present invention for achieving the above technical problem relates to a wafer splitting method and a wafer splitting system. Wafer dividing method of the present invention comprises the steps of cutting the wafer into chips; And etching the back surface of the chip unit wafer using a plasma source.

일 실시예에 있어서, 상기 웨이퍼 후면을 플라즈마 소스를 이용하여 식각하기 전에 기계적으로 상기 웨이퍼 후면을 연마하는 단계를 포함한다.In one embodiment, mechanically polishing the wafer backside prior to etching the wafer backside using a plasma source.

일 실시예에 있어서, 상기 절단된 웨이퍼의 전면에 전면 접착층을 접착하는 단계를 포함한다.In one embodiment, the method includes adhering a front adhesive layer to the front surface of the cut wafer.

일 실시예에 있어서, 상기 웨이퍼는 상기 칩 단위로 절단부가 형성된다.In one embodiment, the wafer is cut in the chip unit.

일 실시예에 있어서, 상기 절단부는 상기 웨이퍼의 두께 전체에 형성된다.In one embodiment, the cut is formed over the entire thickness of the wafer.

일 실시예에 있어서, 상기 웨이퍼의 절단부에는 플라즈마 소스에 의해 상기 웨이퍼의 절단부가 식각되는 것을 방지하기 위한 충진제가 구비되는 단계를 더 포함한다.In one embodiment, the cutting portion of the wafer further comprises a step of providing a filler for preventing the cutting portion of the wafer is etched by a plasma source.

일 실시예에 있어서, 상기 충진제는 상기 절단부에 레진을 주입하여 형성된다.In one embodiment, the filler is formed by injecting a resin to the cut portion.

일 실시예에 있어서, 상기 충진제는 메시 형태로 형성된 와이어 삽입부재를 상기 절단부에 삽입하여 형성된다.In one embodiment, the filler is formed by inserting a wire inserting member formed in a mesh form to the cut portion.

일 실시예에 있어서, 상기 충진제는 상기 전면 접착층이 상기 절단부에 유입되어 형성된다.In one embodiment, the filler is formed by the front adhesive layer is introduced into the cut portion.

본 발명의 웨이퍼 분할 시스템은 상기 웨이퍼를 칩 단위로 절단하는 웨이퍼 절단 장치; 및 상기 웨이퍼의 후면을 플라즈마 소스를 이용하여 식각하기 위한 웨이퍼 식각장치를 포함한다.The wafer splitting system of the present invention comprises a wafer cutting device for cutting the wafer into chips; And a wafer etching apparatus for etching the back surface of the wafer using a plasma source.

일 실시예에 있어서, 상기 웨이퍼의 전면에 전면 접착층을 부착하기 위한 전면 접착층 부착장치를 포함한다.In one embodiment, a front adhesive layer attachment device for attaching the front adhesive layer on the front surface of the wafer.

일 실시예에 있어서, 상기 플라즈마 소스는 원격 플라즈마 발생기(RPG), 용량 결합 플라즈마(CCP) 또는 유도 결합 플라즈마(ICP) 중 어느 하나의 방식으로 형성된다.In one embodiment, the plasma source is formed in any one of a remote plasma generator (RPG), a capacitively coupled plasma (CCP) or an inductively coupled plasma (ICP).

일 실시예에 있어서, 상기 웨이퍼 분할 시스템은 상기 웨이퍼의 일면을 흡착하여 이송시키기 위한 이송 수단을 더 포함한다.In one embodiment, the wafer splitting system further comprises transfer means for absorbing and transferring one side of the wafer.

본 발명의 웨이퍼 분할 방법 및 웨이퍼 분할 시스템에 의하면, 웨이퍼를 절단한 후 플라즈마를 이용하여 웨이퍼 후면을 식각함으로써 고온의 열에 의해 웨이퍼가 변형되거나 휘지는 것을 방지한다. 또한 변형된 웨이퍼로 인하여 불량의 반도체 칩이 형성되는 것을 방지하여 불량률을 낮출 수 있다. 또한 칩 단위로 분할한 웨이퍼의 절단부에 충진제를 구비하여 플라즈마 소스에 의해 절단부가 식각되지 않도록 한다. According to the wafer dividing method and wafer dividing system of the present invention, the wafer is etched after the wafer is cut, thereby preventing the wafer from being deformed or warped by high temperature heat. In addition, a defective wafer may be prevented from being formed due to the deformed wafer, thereby lowering a defective rate. In addition, a filler is provided in the cut portion of the wafer divided into chip units so that the cut portion is not etched by the plasma source.

본 발명을 충분히 이해하기 위해서 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 설명한다. 본 발명의 실시예는 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상세히 설명하는 실시예로 한정되는 것으로 해석되어서 는 안 된다. 본 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공 되어지는 것이다. 따라서 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어 표현될 수 있다. 각 도면에서 동일한 부재는 동일한 참조부호로 도시한 경우가 있음을 유의하여야 한다. 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.In order to fully understand the present invention, preferred embodiments of the present invention will be described with reference to the accompanying drawings. Embodiment of the present invention may be modified in various forms, the scope of the invention should not be construed as limited to the embodiments described in detail below. This embodiment is provided to more completely explain the present invention to those skilled in the art. Therefore, the shape of the elements in the drawings and the like may be exaggerated to emphasize a more clear description. It should be noted that the same members in each drawing are sometimes shown with the same reference numerals. Detailed descriptions of well-known functions and constructions which may be unnecessarily obscured by the gist of the present invention are omitted.

도 1은 본 발명의 바람직한 실시예에 따른 웨이퍼 분할 공정을 도시한 흐름도이고, 도 2는 도 1에 도시된 단계별로 작업된 웨이퍼의 단면을 도시한 도면이다.FIG. 1 is a flowchart illustrating a wafer splitting process according to a preferred embodiment of the present invention, and FIG. 2 is a cross-sectional view of the wafer processed step by step shown in FIG. 1.

도 1 및 도 2에 도시된 바와 같이, 본 발명의 웨이퍼를 칩 단위로 분할하는 전반적인 공정 단계는 크게 웨이퍼 절단 공정과 웨이퍼 박막화 공정으로 구분할 수 있다. 웨이퍼 절단 공정은 웨이퍼 후면 접착층 부착 단계 및 웨이퍼 절단 단계를 포함한다. 웨이퍼 박막화 공정은 웨이퍼 전면 접착층 부착 단계, 웨이퍼 후면 접착층 제거 단계 및 웨이퍼 후면 플라즈마 식각 단계를 포함한다.As illustrated in FIGS. 1 and 2, the overall process steps of dividing the wafer of the present invention into chip units may be classified into a wafer cutting process and a wafer thinning process. The wafer cutting process includes a wafer backing adhesive layer attaching step and a wafer cutting step. The wafer thinning process includes a wafer front adhesive layer attachment step, a wafer backside adhesive layer removal step, and a wafer backside plasma etching step.

이하에서는 웨이퍼 절단 공정과 웨이퍼 박막화 공정을 차례대로 서술한다.Hereinafter, the wafer cutting step and the wafer thinning step will be described in order.

먼저 웨이퍼 절단 공정에 대해 서술한다.First, the wafer cutting process will be described.

웨이퍼 후면 접착층 부착 단계는 전공정으로부터 전면에 회로가 형성된 웨이퍼(10)의 후면에 후면 접착층(22)을 접착하는 단계이다(S100). 후면 접착층(22)은 접착 성분이 포함되어 있어 웨이퍼(10)의 후면에 접착된다. 본 발명에서는 후면 접 착층(22)으로 UV 테이프를 사용한다(도 2(a)에 도시됨). Attaching the wafer backside adhesive layer is a step of adhering the backside adhesive layer 22 to the backside of the wafer 10 on which the circuit is formed on the front surface from the previous process (S100). The back adhesive layer 22 includes an adhesive component and adheres to the back surface of the wafer 10. In the present invention, a UV tape is used as the back adhesive layer 22 (shown in Fig. 2 (a)).

웨이퍼 절단 단계는 접착층(20)에 고정된 웨이퍼(10)를 웨이퍼(10) 상에 형성된 다수의 칩 사이 절단선을 따라 칩 단위로 절단하는 단계이다(S110). 웨이퍼(10)를 칩 단위로 절단하는 방법은 기계적으로 절단하는 방법과 플라즈마 소스를 이용하여 절단하는 방법이 있다. 본 발명에서는 기계적 장치 또는 플라즈마 소스를 이용하여 절단하는 방법을 모두 적용할 수 있다. 플라즈마 소스를 이용하여 절단할 때는 칩 단위로 마스킹 처리하여 웨이퍼를 절단한다. 웨이퍼(10)를 칩 단위로 절단하면, 각 칩 단위의 웨이퍼 사이에는 소정의 깊이로 절단부(12)가 형성된다. 본 발명에서의 절단부(12)는 웨이퍼(10) 두께 전체에 형성되어 웨이퍼(10)를 칩 단위로 완전하게 절단한다(도 2(b)에 도시됨).The wafer cutting step is a step of cutting the wafer 10 fixed to the adhesive layer 20 in units of chips along cutting lines between a plurality of chips formed on the wafer 10 (S110). The wafer 10 is cut into chips by a mechanical cut and a plasma source. In the present invention, any method of cutting using a mechanical device or a plasma source may be applied. When cutting using a plasma source, the wafer is cut by masking in units of chips. When the wafer 10 is cut in units of chips, the cut portions 12 are formed at a predetermined depth between the wafers in units of chips. The cutout 12 in the present invention is formed over the entire thickness of the wafer 10 to completely cut the wafer 10 in units of chips (shown in Fig. 2 (b)).

다음으로 웨이퍼 박막화 공정에 대해 서술한다.Next, a wafer thinning process will be described.

칩 단위로 절단된 웨이퍼(10)의 전면에 전면 접착층(24)을 부착한다(S120). 전면 첩착층(24)은 후면 접착층(22)과 동일한 구성으로 UV 테이프를 사용한다. 전면 접착층(24)은 웨이퍼(10)의 전면에 부착되어 칩 단위로 절단된 웨이퍼(10)들이 이동시 웨이퍼(10) 후면에 접착된 후면 접착층(22)에서 분리되지 않도록 고정하는 역할을 한다(도2(c)에 도시됨).The front adhesive layer 24 is attached to the entire surface of the wafer 10 cut in chip units (S120). The front adhesive layer 24 uses a UV tape in the same configuration as the rear adhesive layer 22. The front adhesive layer 24 is attached to the front surface of the wafer 10 and serves to fix the wafers 10 cut in units of chips so as not to be separated from the back adhesive layer 22 adhered to the back surface of the wafer 10 during movement (FIG. Shown in 2 (c)).

웨이퍼(10)는 후면에 접착된 후면 첩착층(22)이 상부에 위치될 수 있도록 반전되어 위치한다. 상부에 위치된 웨이퍼 후면 접착층(22)은 유브이 테이프로 자외선을 조사하여 접착력을 소실시킴으로써 웨이퍼(10)의 후면이 외부로 노출될 수 있 도록 제거된다(S130)(도 2(d)에 도시됨).The wafer 10 is inverted so that the backside adhesion layer 22 bonded to the backside can be positioned on the top. The wafer backside adhesive layer 22 positioned on the upper side is removed so that the backside of the wafer 10 can be exposed to the outside by irradiating UV rays with a tape and losing the adhesive force (S130) (FIG. 2D). ).

칩 단위의 웨이퍼(10)를 원하는 두께로 형성하기 위하여 웨이퍼(10) 후면을 플라즈마 소스를 이용하여 식각한다(S140). 플라즈마 소스는 리모트 플라즈마 발생(RPG) 방식, 용량 결합 플라즈마(CCP) 방식 및 유도 결합 플라즈마(ICP) 방식으로 플라즈마 반응기의 내부에 생성된다. 플라즈마 반응기의 내부에는 상기의 과정으로 형성된 웨이퍼(10)가 위치되어 플라즈마 소스를 통해 식각된다(도 2(e)에 도시됨). The back surface of the wafer 10 is etched using a plasma source to form the wafer 10 in a chip unit (S140). The plasma source is generated inside the plasma reactor by a remote plasma generation (RPG) method, a capacitively coupled plasma (CCP) method, and an inductively coupled plasma (ICP) method. In the plasma reactor, the wafer 10 formed by the above process is positioned and etched through the plasma source (as shown in FIG. 2E).

플라즈마 소스를 이용하여 웨이퍼(10) 후면을 식각할 때 고온의 열이 발생되기 때문에 식각하고자하는 웨이퍼(10)의 후면이 휘거나 변형된다. 플라즈마 소스가 닿는 웨이퍼(10)의 면적이 크면 클수록 변형이 일어날 확률이 높아진다. 그러므로 본 발명은 웨이퍼(10)를 칩 단위로 절단한 후 후면을 식각한다. 플라즈마 소스가 닿는 웨이퍼(10)의 단위 면적이 전체 웨이퍼(10)의 면적보다 더 작기 때문에 고온의 열로 인한 웨이퍼 변형 현상이 발생되지 않는다. Since high temperature heat is generated when the backside of the wafer 10 is etched using the plasma source, the backside of the wafer 10 to be etched is bent or deformed. The larger the area of the wafer 10 that the plasma source contacts, the higher the probability of deformation. Therefore, in the present invention, the back surface is etched after cutting the wafer 10 in units of chips. Since the unit area of the wafer 10 to which the plasma source is in contact is smaller than the area of the entire wafer 10, wafer deformation due to high temperature heat does not occur.

도 3은 웨이퍼 분할 공정을 수행하는 장치들을 도시한 웨이퍼 분할 시스템의 블록도이다.3 is a block diagram of a wafer splitting system showing apparatuses for performing a wafer splitting process.

도 3에 도시된 바와 같이, 전공정으로부터 전면에 회로가 형성된 웨이퍼(10)는 후면 접착층 부착장치(90)로 이송되어 웨이퍼(10) 후면에 후면 접착층(22)이 부착된다. 후면 접착층(22)이 접착된 웨이퍼(10)는 웨이퍼 절단장치(91)에서 칩 단위로 절단된다. 절단된 웨이퍼(10)는 전면 접착층 부착장치(93)에서 웨이퍼(10) 전면 에 전면 접착층(24)이 부착된다. 전면 접착층(24)과 후면 접착층(22)이 부착된 웨이퍼(10)는 후면 접착층(22)이 상부에 위치하도록 반전되어 후면 접착층 제거장치(95)로 이송된다. 후면 접착층 제거장치(95)에서는 웨이퍼(10)에 설치된 후면 접착층(22)을 제거한다. 이는 웨이퍼(10) 후면을 식각하기 위해 웨이퍼(10) 후면을 노출시키는 단계이다. 웨이퍼(10) 후면이 노출된 상태로 플라즈마 식각장치(97)로 이송되어 웨이퍼(10) 후면이 플라즈마 소스에 의해 식각된다. As shown in FIG. 3, the wafer 10 having the circuit formed on the front surface from the previous process is transferred to the rear adhesive layer attaching device 90, and the rear adhesive layer 22 is attached to the rear surface of the wafer 10. The wafer 10 to which the back adhesive layer 22 is adhered is cut in a chip unit in the wafer cutting device 91. The cut wafer 10 is attached to the front adhesive layer 24 on the front surface of the wafer 10 in the front adhesive layer attaching device 93. The wafer 10 to which the front adhesive layer 24 and the rear adhesive layer 22 are attached is inverted so that the rear adhesive layer 22 is positioned at the upper side and transferred to the rear adhesive layer removing apparatus 95. The back adhesive layer removing apparatus 95 removes the back adhesive layer 22 provided on the wafer 10. This is a step of exposing the backside of the wafer 10 to etch the backside of the wafer 10. The back surface of the wafer 10 is transferred to the plasma etching apparatus 97 with the back surface exposed so that the back surface of the wafer 10 is etched by the plasma source.

웨이퍼(10)는 현재 처리 장치에서 처리 공정이 완료되면 다음 공정을 수행하기 위해 다음 장치로 이송된다. 각 처리장치 사이에서 웨이퍼(10)는 웨이퍼링(미도시)이 처리되어 이송된다.The wafer 10 is transferred to the next device to perform the next process when the processing process is completed in the current processing device. Between each processing apparatus, the wafer 10 is processed by wafer rings (not shown) and transferred.

도 4는 웨이퍼 후면 플라즈마 식각장치를 작업 라인을 따라 병렬로 배열한 도면이다.4 is a diagram illustrating a wafer back plasma etching apparatus arranged in parallel along a work line;

도 4에 도시된 바와 같이, 복수 개의 플라즈마 식각장치(97)는 컨베이어 밸트와 같은 하나의 작업 라인(110)을 따라 병렬로 배치된다. 후면 접착층 제거장치(95)에서 후면 접착층(22)이 제거된 웨이퍼(10)는 복수 개의 플라즈마 식각장치(97)에 제공되어 플라즈마 식각이 이루어진 후 조립공정을 수행한다. 본 발명의 일 실시예에서는 복수 개의 플라즈마 식각장치(97)를 작업 라인(110)을 따라 병렬로 배치하였으나, 작업 자인(110)을 따라 일렬로 배치할 수도 있다.As shown in FIG. 4, the plurality of plasma etching devices 97 are arranged in parallel along one work line 110, such as a conveyor belt. The wafer 10 from which the back adhesive layer 22 is removed from the back adhesive layer removing apparatus 95 is provided to the plurality of plasma etching apparatuses 97 to perform an assembly process after plasma etching is performed. In one embodiment of the present invention, a plurality of plasma etching apparatuses 97 are arranged in parallel along the work line 110, but may be arranged in a line along the work design 110.

도 5 ~ 6은 웨이퍼 분할 시스템에서 사용되는 웨이퍼 이송 수단을 도시한 도면이다.5 to 6 show wafer transfer means used in a wafer splitting system.

도 5 및 도 6에 도시된 바와 같이, 웨이퍼 분할 시스템은 각 장치들 사이에서 웨이퍼(10)를 이송시키기 위한 이송 수단(200)이 필요하다. 이송 수단(200)은 암(212)과 흡착부(214)로 구성된다. 암(212)은 수직으로 길이조절이 가능하고 각 장치 사이에서 웨이퍼(10)를 넣고 뺄 수 있도록 수평으로 회전이 가능하다. 흡착부(214)는 암(212)의 단부에 구비되어 웨이퍼(10)의 일면, 바람직하게는 웨이퍼(10) 전면을 흡착을 통해 각 장치에 공급한다. 각 장치에서 공정이 끝난 웨이퍼(10)는 다시 이송 수단(200)에 의해 흡착되어 각 장치에서 출력된다.As shown in Figures 5 and 6, the wafer splitting system requires a transfer means 200 for transferring the wafer 10 between the respective devices. The conveying means 200 is comprised of the arm 212 and the adsorption part 214. The arm 212 is vertically adjustable and rotatable horizontally to insert and withdraw the wafer 10 between each device. The adsorption part 214 is provided at the end of the arm 212 and supplies one surface of the wafer 10, preferably the entire surface of the wafer 10, to each device through adsorption. The wafer 10 which has been processed in each device is again absorbed by the transfer means 200 and output from each device.

또한 다수의 웨이퍼(10)를 한 번에 이송시킬 수 있도록 다수의 이송 수단(200)의 암(312) 상부를 수평바(320)로 연결하여 일체형 이송 수단(300)을 구성할 수도 있다. 본 발명의 일 실시예에서는 3개의 이송 수단(200)을 수평바(520)로 연결하여 일체형 이송 수단(300)을 형성한다. 3개의 흡착부(314)를 이용하여 동시에 3개의 웨이퍼(10)를 흡착하였다. 일체형 이송 수단(300)은 이송시키고자하는 웨이퍼(10)의 개수에 따라 이송 수단(200)의 개수를 조절할 수 있다.In addition, the integrated transfer means 300 may be configured by connecting the upper portions of the arms 312 of the plurality of transfer means 200 to the horizontal bar 320 so as to transfer the plurality of wafers 10 at a time. In an embodiment of the present invention, the three transport means 200 are connected to the horizontal bar 520 to form an integrated transport means 300. Three wafers 10 were simultaneously adsorbed using the three adsorption portions 314. The integrated transfer means 300 may adjust the number of transfer means 200 according to the number of wafers 10 to be transferred.

도 7은 유도 결합 플라즈마(ICP) 방식으로 플라즈마를 제공하는 플라즈마 반응기를 도시한 도면이다.FIG. 7 illustrates a plasma reactor providing plasma in an inductively coupled plasma (ICP) manner.

도 7에 도시된 바와 같이, 플라즈마 식각 장치는 플라즈마 반응기(330) 및 공정가스 공급부(338)를 포함한다. 플라즈마 반응기(330)는 웨이퍼(200)가 입출 가능하도록 일측에 입출구(331)가 구비되고, 상부에는 공정가스를 공급받는 가스입구(332)와 공정가스를 고루 분배하기 위한 배플(335)이 구비되며 내부에는 피처리 기판이 놓이는 기판 지지대(336)가 구비된다. 또한 플라즈마 반응기(330)의 상부에는 전원 공급원(410)으로부터 주파수 전원을 인가받아 유도 결합 플라즈마를 유도하는 코일 안테나(334)가 구비된다. 전원 공급원(410)에서 공급되는 주파수 전원은 임피던스 정합기(420)를 통해 코일 안테나(334)로 인가된다. 코일 안테나(334)는 단일 주파수 또는 다중 주파수로 구동이 가능하다. 기판 지지대(336)는 바이어스 전원 공급원(412)에 연결되어 바이어스 된다. 예를 들어, 서로 다른 주파수 전원을 공급하는 두 개의 바이어스 전원 공급원 또는 하나의 전원 공급원(412)이 임피던스 정합기(422)를 통하여 기판 지지대(336)에 전기적으로 연결되어 바이어스 된다. 기판 지지대(336)의 이중 바이어스 구조는 플라즈마 반응기(330)의 내부에 플라즈마 발생을 용이하게 하고, 플라즈마 이온 에너지 조절을 더욱 개선시켜 공정 생산력을 향상 시킬 수 있다. 또는 단일 바이어스 구조로 변형 실시할 수도 있다. 또는 기판 지지대(336)는 바이어스 전원의 공급 없이 제로 퍼텐셜(zero potential)을 갖는 구조로 변형 실시될 수도 있다. 그리고 기판 지지대(336)는 정전척(미도시)을 포함할 수 있다. 또는 기판 지지대는 히터(미도시)를 포함할 수 있다. 또한 기판 지지대(336)는 DC전원(430)이 연결된다.As shown in FIG. 7, the plasma etching apparatus includes a plasma reactor 330 and a process gas supply unit 338. The plasma reactor 330 is provided with an inlet and outlet 331 at one side to allow the wafer 200 to enter and exit, and a gas inlet 332 for receiving the process gas and a baffle 335 for evenly distributing the process gas thereon. The substrate support 336 in which the substrate to be processed is placed is provided. In addition, the upper portion of the plasma reactor 330 is provided with a coil antenna 334 receiving the frequency power from the power source 410 to induce inductively coupled plasma. Frequency power supplied from the power supply 410 is applied to the coil antenna 334 through the impedance matcher 420. The coil antenna 334 can be driven at a single frequency or multiple frequencies. The substrate support 336 is connected and biased to the bias power source 412. For example, two bias power sources or one power supply 412 supplying different frequency power sources are electrically connected and biased to the substrate support 336 through the impedance matcher 422. The dual bias structure of the substrate support 336 facilitates plasma generation inside the plasma reactor 330, and further improves plasma ion energy control to improve process productivity. Alternatively, it may be modified to a single bias structure. Alternatively, the substrate support 336 may be modified to have a structure having a zero potential without supplying a bias power. The substrate support 336 may include an electrostatic chuck (not shown). Alternatively, the substrate support may include a heater (not shown). In addition, the substrate support 336 is connected to the DC power source 430.

공정가스 공급부(338)는 플라즈마 반응기(330)에 구비된 가스입구(332)에 연결되어 유도 결합 플라즈마를 유도하기 위한 공정가스를 공급한다.The process gas supply unit 338 is connected to the gas inlet 332 provided in the plasma reactor 330 to supply a process gas for inducing inductively coupled plasma.

도 8은 용량 결합 플라즈마(CCP) 방식으로 플라즈마를 제공하는 플라즈마 반응기를 도시한 도면이다.8 illustrates a plasma reactor providing plasma in a capacitively coupled plasma (CCP) manner.

도 8에 도시된 바와 같이, 플라즈마 반응기(330)와 가스공급부(350) 및 용량결합 전극 어셈블리(337)를 포함한다. 플라즈마 반응기(330)는 상기의 유도 결합 플라즈마 반응기와 동일하게 구성된다. 플라즈마 반응기(330)의 상부에는 공정가스를 분배하기 위한 가스공급부(350)가 구비된다. 가스공급부(350)는 내부에 배플(335)이 포함되고, 가스입구(339)를 통해 공정가스를 공급받아 복수 개의 가스분사구(339)를 통해 플라즈마 반응기(330) 내부로 분사한다. 용량 결합 전극 어셈블리(337)는 가스공급부(350)의 하부에 구비되어 공정가스를 이용하여 용량 결합 플라즈마를 유도한다. As shown in FIG. 8, the plasma reactor 330 includes a gas supply unit 350, and a capacitively coupled electrode assembly 337. The plasma reactor 330 is configured in the same manner as the inductively coupled plasma reactor. The upper portion of the plasma reactor 330 is provided with a gas supply unit 350 for distributing the process gas. The gas supply unit 350 includes a baffle 335 therein, receives a process gas through the gas inlet 339, and injects the gas into the plasma reactor 330 through the plurality of gas injection holes 339. The capacitively coupled electrode assembly 337 is provided under the gas supply unit 350 to induce capacitively coupled plasma using a process gas.

도 9는 플라즈마 반응기의 제1 실시예를 도시한 도면이다.9 shows a first embodiment of a plasma reactor.

도 9에 도시된 바와 같이, 플라즈마 반응기(330)는 일측에 입출구(331)가 구비되어 웨이퍼(10)의 출입이 가능하다. 웨이퍼(10)는 플라즈마 반응기(330)의 입출구(331)를 통해 내부로 유입되어 기판 지지대(336)에 놓여 플라즈마 처리가 진행되고, 플라즈마 처리가 완료되면 다시 입출구(331)를 통해 외부로 유출된다.As shown in FIG. 9, the plasma reactor 330 is provided with an inlet and outlet 331 at one side thereof to allow entry and exit of the wafer 10. The wafer 10 flows into the inside through the inlet and outlet 331 of the plasma reactor 330, is placed on the substrate support 336, and the plasma processing is performed. When the plasma processing is completed, the wafer 10 is discharged to the outside through the inlet and outlet 331. .

도 10은 플라즈마 반응기의 제2 실시예를 도시한 도면이다.10 shows a second embodiment of a plasma reactor.

도 10에 도시된 바와 같이, 플라즈마 반응기(330)는 상부 몸체(330-1)와 하부 몸체(330-2)로 분리되어 구성된다. 상부 몸체(330-1)는 하부 몸체(330-2)의 상부에 위치되고, 일측이 힌지(450)로 하부 챔버(333-2)와 연결되어 개폐된다.As shown in FIG. 10, the plasma reactor 330 is divided into an upper body 330-1 and a lower body 330-2. The upper body 330-1 is positioned above the lower body 330-2, and one side of the upper body 330-1 is connected to the lower chamber 333-2 by a hinge 450 so as to be opened and closed.

도 11은 플라즈마 반응기의 제3 실시예를 도시한 도면이다.11 shows a third embodiment of a plasma reactor.

도 11에 도시된 바와 같이, 플라즈마 반응기(330)는 상부 몸체(330-1)와 하부 몸체(330-2)로 분리되어 구성된다. 상부 몸체(330-1)는 하부 몸체(330-2)의 상부에 위치되고, 일측이 승강부재(440)에 의해 하부 몸체(330-2)와 연결된다. 상부 몸체(330-1)는 승강부재(440)가 상승하면서 하부 몸체(330-2)와 연결이 해제되어 플라즈마 반응기(330) 내부가 개방되고, 승강부재(440)가 하강하면서 다시 플라즈마 반응기(330)가 밀폐된다. As shown in FIG. 11, the plasma reactor 330 is divided into an upper body 330-1 and a lower body 330-2. The upper body 330-1 is positioned above the lower body 330-2, and one side thereof is connected to the lower body 330-2 by the lifting member 440. The upper body 330-1 is disconnected from the lower body 330-2 as the lifting member 440 is raised to open the inside of the plasma reactor 330, and the plasma reactor 440 is lowered again while the lifting member 440 is lowered. 330 is sealed.

웨이퍼 절단 단계를 거친 웨이퍼(10)는 웨이퍼 절단장치에 의해 각 칩 사이에 절단부(12)가 형성된다. 절단부(12)는 플라즈마를 이용한 웨이퍼(10) 후면 식각 공정에서 플라즈마 소스에 의해 웨이퍼(10) 후면과 함께 식각될 수 있다. 절단부(12)가 플라즈마에 의해 식각되면 정상적인 칩이 형성될 수 없어 불량 제품이 생산된다.The wafer 10, which has undergone the wafer cutting step, is formed with a cutting portion 12 between each chip by a wafer cutting device. The cutting part 12 may be etched together with the back surface of the wafer 10 by a plasma source in the back surface etching process of the wafer 10 using plasma. When the cut portion 12 is etched by the plasma, a normal chip cannot be formed and a defective product is produced.

플라즈마에 의한 웨이퍼(10) 절단부(12)의 식각을 방지하기 위해서는 웨이퍼(10)를 절단하는 단계를 수행한 후 웨이퍼 절단부(12)에 충진제를 구비하는 단계를 수행한다. 충진제는 플라즈마 소스에 의해 식각되지 않고 웨이퍼(10)와 쉽게 분리될 수 있는 소재로 제작되어 플라즈마 소스가 절단부(12)에 접촉되어도 절단부(12)가 식각되지 않도록 한다. 또한 절단부(12)에 삽입된 충진제를 제거하기 위한 별도의 단계를 수행할 수 있다.In order to prevent etching of the cutting portion 12 of the wafer 10 by plasma, the cutting of the wafer 10 is performed, and then, the filling of the wafer cutting portion 12 is performed. The filler is made of a material that can be easily separated from the wafer 10 without being etched by the plasma source so that the cutout 12 is not etched even when the plasma source contacts the cutout 12. In addition, a separate step for removing the filler inserted into the cutting unit 12 may be performed.

도 12는 웨이퍼 절단부에 메시 와이어를 삽입하는 상태를 도시한 도면이다.It is a figure which shows the state which inserted the mesh wire in the wafer cutting part.

도 12에 도시된 바와 같이, 메시 형태로 형성한 메시 와이어(44)를 충진제로 사용한다. 전면 접착층(24)에 부착된 웨이퍼(10)의 절단부(12)는 메시 형태로 형성되기 때문에 메시 와이어(44)는 절단부(12)에 끼워질 수 있도록 절단부(12)와 동일한 형태로 형성된다. As shown in FIG. 12, mesh wire 44 formed in a mesh form is used as a filler. Since the cutout 12 of the wafer 10 attached to the front adhesive layer 24 is formed in a mesh shape, the mesh wire 44 is formed in the same shape as the cutout 12 so that the cutout 12 may be fitted into the cutout 12.

도 13은 웨이퍼 절단부에 메시 와이어가 삽입된 상태의 웨이퍼 단면을 도시한 도면이다.It is a figure which shows the cross section of the wafer in the state which the mesh wire was inserted in the wafer cutting part.

도 13에 도시된 바와 같이, 메시 와이어(44)의 각 와이어는 웨이퍼(10)의 절단부(12)에 설치되어 플라즈마 소스에 의해 절단부(12)가 식각되는 것을 방지한다.As shown in FIG. 13, each wire of the mesh wire 44 is installed in the cutout 12 of the wafer 10 to prevent the cutout 12 from being etched by the plasma source.

도 14는 웨이퍼 절단부에 레진을 주입한 상태의 웨이퍼 단면을 도시한 도면이다.It is a figure which shows the cross section of the wafer in the state which injected resin into the wafer cutting part.

도 14에 도시된 바와 같이, 절단부(12)에 플라즈마 식각을 방지하기 위해 레진(42)을 주입하여 충진제를 형성한다. 천연 수지인 레진(42)은 플라즈마에 의해 식각되지 않아 절단부(12)에 주입하여 식각을 방지할 수 있다. 또한 식각하고자하는 웨이퍼(10) 후면의 높이를 제외한 나머지 높이만큼 절단부(12)에 레진(42)을 주입함으로써 식각하고자하는 웨이퍼의 후면 높이를 확인할 수 있다.As shown in FIG. 14, resin 42 is injected into the cutout 12 to prevent plasma etching to form a filler. The resin 42, which is a natural resin, may not be etched by the plasma and then injected into the cutout 12 to prevent etching. In addition, by injecting the resin 42 into the cutout 12 by the remaining height except the height of the rear surface of the wafer 10 to be etched, the rear height of the wafer to be etched can be confirmed.

도 15는 웨이퍼 절단부에 접착층이 삽입된 상태의 웨이퍼 단면을 도시한 도면이다.15 is a view showing a cross section of the wafer with the adhesive layer inserted in the wafer cutting portion.

도 15에 도시된 바와 같이, 전면 접착층(24)을 이용하여 충진제를 형성할 수 있다. 즉, 웨이퍼(10) 전면에 접착된 전면 접착층(30)을 압착하면, 절단부(12) 내부로 전면 접착층(24)이 유입되어 충진제로써의 기능을 수행한다. 절단부(12) 내부로 유입된 전면 접착층(24)은 플라즈마 소스가 웨이퍼(10)와 접촉되어 식각되는 것을 방지한다.As shown in FIG. 15, the filler may be formed using the front adhesive layer 24. That is, when the front adhesive layer 30 adhered to the entire surface of the wafer 10 is pressed, the front adhesive layer 24 is introduced into the cutout 12 to perform a function as a filler. The front adhesive layer 24 introduced into the cutout 12 prevents the plasma source from contacting and etching the wafer 10.

도 16은 기계적으로 웨이퍼 후면을 연마한 후 플라즈마를 이용하여 웨이퍼 후면을 식각하여 웨이퍼를 박막화하는 단계를 도시한 흐름도이다. FIG. 16 is a flowchart illustrating a step of thinning a wafer by mechanically polishing the wafer backside and etching the backside of the wafer using plasma.

도 16에 도시된 바와 같이, 웨이퍼를 1차와 2차로 박막화한다.As shown in FIG. 16, the wafer is thinned first and second.

먼저, 전공정으로부터 전면에 회로가 형성된 웨이퍼(10) 전면에 라미네이팅을 처리한다(S200). 라미네이팅 처리된 웨이퍼(10)의 후면은 기계적으로 1차 연마한다(S210). 1차 연마가 끝난 웨이퍼(10)는 전면에 부착된 라미네이팅을 제거한다(S220). 기계적으로 연마된 웨이퍼(10)를 좀 더 미세하게 박막화하기 위하여 플라즈마 소스를 이용하여 2차적으로 박막한다. 웨이퍼(10)는 후면에 후면 접착층(22)을 부착하고(S230), 웨이퍼를 칩 단위로 절단한다(S240). 절단된 웨이퍼(10)의 전면에 전면 접착층(24)을 부착한다(S250). 웨이퍼(10) 후면에 접착된 후면 접착층(22)을 제거하고(S260), 웨이퍼 후면을 플라즈마를 이용하여 식각한다(S270).First, laminating is performed on the entire surface of the wafer 10 in which the circuit is formed on the front surface from the previous process (S200). The back surface of the laminated wafer 10 is mechanically primary polished (S210). The wafer 10 after the first polishing is finished to remove the lamination attached to the front surface (S220). In order to make the mechanically polished wafer 10 thinner, the thin film is secondarily thinned using a plasma source. The wafer 10 attaches the back adhesive layer 22 to the back surface (S230), and cuts the wafer in chip units (S240). The front adhesive layer 24 is attached to the front surface of the cut wafer 10 (S250). The back adhesive layer 22 attached to the back surface of the wafer 10 is removed (S260), and the back surface of the wafer is etched using plasma (S270).

이상에서 설명된 본 발명의 웨이퍼 분할 방법 및 웨이퍼 분할 시스템의 실시예는 예시적인 것에 불과하며, 본 발명이 속한 기술분야의 통상의 지식을 가진 자 라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 잘 알 수 있을 것이다. 그럼으로 본 발명은 상기의 상세한 설명에서 언급되는 형태로만 한정되는 것은 아님을 잘 이해할 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다. 또한, 본 발명은 첨부된 청구범위에 의해 정의되는 본 발명의 정신과 그 범위 내에 있는 모든 변형물과 균등물 및 대체물을 포함하는 것으로 이해되어야 한다.Embodiments of the wafer splitting method and the wafer splitting system of the present invention described above are merely exemplary, and various modifications and equivalent other embodiments are possible to those skilled in the art to which the present invention pertains. You can see the point well. Accordingly, it is to be understood that the present invention is not limited to the above-described embodiments. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims. It is also to be understood that the present invention includes all modifications, equivalents, and substitutes within the spirit and scope of the invention as defined by the appended claims.

도 1은 본 발명의 바람직한 실시예에 따른 웨이퍼 분할 공정을 도시한 흐름도이다.1 is a flowchart illustrating a wafer dividing process according to a preferred embodiment of the present invention.

도 2는 도 1에 도시된 단계별로 작업된 웨이퍼의 단면을 도시한 도면이다.FIG. 2 is a cross-sectional view of the wafer worked step by step illustrated in FIG. 1.

도 3은 웨이퍼 분할 공정을 수행하는 장치들을 도시한 웨이퍼 분할 시스템의 블록도이다.3 is a block diagram of a wafer splitting system showing apparatuses for performing a wafer splitting process.

도 4는 웨이퍼 후면 플라즈마 식각장치를 작업 라인을 따라 병렬로 배열한 도면이다.4 is a diagram illustrating a wafer back plasma etching apparatus arranged in parallel along a work line;

도 5 ~ 6은 웨이퍼 분할 시스템에서 사용되는 웨이퍼 이송 수단을 도시한 도면이다.5 to 6 show wafer transfer means used in a wafer splitting system.

도 7은 유도 결합 플라즈마(ICP) 방식으로 플라즈마를 제공하는 플라즈마 반응기를 도시한 도면이다.FIG. 7 illustrates a plasma reactor providing plasma in an inductively coupled plasma (ICP) manner.

도 8은 용량 결합 플라즈마(CCP) 방식으로 플라즈마를 제공하는 플라즈마 반응기를 도시한 도면이다.8 illustrates a plasma reactor providing plasma in a capacitively coupled plasma (CCP) manner.

도 9는 플라즈마 반응기의 제1 실시예를 도시한 도면이다.9 shows a first embodiment of a plasma reactor.

도 10은 플라즈마 반응기의 제2 실시예를 도시한 도면이다.10 shows a second embodiment of a plasma reactor.

도 11은 플라즈마 반응기의 제3 실시예를 도시한 도면이다.11 shows a third embodiment of a plasma reactor.

도 12는 웨이퍼 절단부에 메시 와이어를 삽입하는 상태를 도시한 도면이다.It is a figure which shows the state which inserted the mesh wire in the wafer cutting part.

도 13은 웨이퍼 절단부에 메시 와이어가 삽입된 상태의 웨이퍼 단면을 도시한 도면이다.It is a figure which shows the cross section of the wafer in the state which the mesh wire was inserted in the wafer cutting part.

도 14는 웨이퍼 절단부에 레진을 주입한 상태의 웨이퍼 단면을 도시한 도면이다.It is a figure which shows the cross section of the wafer in the state which injected resin into the wafer cutting part.

도 15는 웨이퍼 절단부에 접착층이 삽입된 상태의 웨이퍼 단면을 도시한 도면이다.15 is a view showing a cross section of the wafer with the adhesive layer inserted in the wafer cutting portion.

도 16은 기계적으로 웨이퍼 후면을 연마한 후 플라즈마를 이용하여 웨이퍼 후면을 식각하여 웨이퍼를 박막화하는 단계를 도시한 흐름도이다. FIG. 16 is a flowchart illustrating a step of thinning a wafer by mechanically polishing the wafer backside and etching the backside of the wafer using plasma.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10: 웨이퍼 12: 절단부10: wafer 12: cutout

22: 후면 접착층 24: 전면 접착층22: rear adhesive layer 24: front adhesive layer

42: 레진 44: 메시 와이어42: resin 44: mesh wire

90: 후면 접착층 부착장치 91: 웨이퍼 절단장치90: back adhesive layer attachment device 91: wafer cutting device

93: 전면 접착층 부착장치 95: 후면 접착층 제거장치93: front adhesive layer attachment device 95: rear adhesive layer removal device

97: 플라즈마 식각장치 110: 작업 라인97: plasma etching apparatus 110: working line

200: 이송 수단 212, 312: 암200: transfer means 212, 312: arm

214, 314: 흡착부 320: 수평바214 and 314: adsorption part 320: horizontal bar

300: 일체형 이송수단 330: 플라즈마 반응기300: integrated transport means 330: plasma reactor

330-1, 330-2: 상부 몸체, 하부 몸체 332, 339: 가스입구330-1, 330-2: upper body, lower body 332, 339: gas inlet

334: 코일 안테나 335: 배플334 coil antenna 335 baffle

336: 기판 지지대 337: 용량 결합 전극 어셈블리336: substrate support 337: capacitively coupled electrode assembly

338: 공정가스 공급부 339: 가스분사구338: process gas supply unit 339: gas injection port

350: 가스공급부 410: 전원 공급원350: gas supply unit 410: power supply source

412: 바이어스 전원 공급원 420, 422: 임피던스 정합기412: bias power supply 420, 422: impedance matcher

430: DC 전원 440: 승강부재430: DC power source 440: elevating member

450: 힌지450: hinge

Claims (13)

웨이퍼를 칩 단위로 절단하는 단계; 및 Cutting the wafer into chips; And 상기 칩 단위 웨이퍼의 후면을 플라즈마 소스를 이용하여 식각하는 단계를 포함하는 웨이퍼 분할 방법.And etching the back surface of the chip unit wafer using a plasma source. 제1항에 있어서,The method of claim 1, 상기 웨이퍼 후면을 플라즈마 소스를 이용하여 식각하기 전에 기계적으로 상기 웨이퍼 후면을 연마하는 단계를 포함하는 웨이퍼 분할 방법.And mechanically polishing the wafer backside before etching the wafer backside using a plasma source. 제1항에 있어서,The method of claim 1, 상기 절단된 웨이퍼의 전면에 전면 접착층을 접착하는 단계를 포함하는 웨이퍼 분할 방법.Adhering a front adhesive layer to the entire surface of the cut wafer. 제1항에 있어서,The method of claim 1, 상기 웨이퍼는 상기 칩 단위 사이로 절단부가 형성된 웨이퍼 분할 방법.The wafer is a wafer division method formed with a cut portion between the chip unit. 제4항에 있어서,The method of claim 4, wherein 상기 절단부는 상기 웨이퍼의 두께 전체에 형성된 웨이퍼 분할 방법.And the cutting portion is formed over the entire thickness of the wafer. 제5항에 있어서,The method of claim 5, 상기 웨이퍼의 절단부에는 플라즈마 소스에 의해 상기 웨이퍼의 절단부가 식각되는 것을 방지하기 위한 충진제가 구비되는 단계를 더 포함하는 웨이퍼 분할 방법.The cutting portion of the wafer further comprises the step of providing a filler for preventing the cutting portion of the wafer is etched by a plasma source. 제6항에 있어서,The method of claim 6, 상기 충진제는 상기 절단부에 레진을 주입하여 형성되는 웨이퍼 분할 방법.The filler is a wafer dividing method is formed by injecting a resin in the cut portion. 제6항에 있어서,The method of claim 6, 상기 충진제는 메시 형태로 형성된 와이어 삽입부재를 상기 절단부에 삽입하여 형성되는 웨이퍼 분할 방법.The filler is formed by inserting a wire inserting member formed in a mesh form to the cut portion. 제6항에 있어서,The method of claim 6, 상기 충진제는 상기 전면 접착층이 상기 절단부에 유입되어 형성되는 웨이퍼 분할 방법.And the filler is formed by introducing the front adhesive layer into the cut portion. 상기 웨이퍼를 칩 단위로 절단하는 웨이퍼 절단 장치; 및 A wafer cutting device for cutting the wafer into chips; And 상기 웨이퍼의 후면을 플라즈마 소스를 이용하여 식각하기 위한 웨이퍼 식각장치를 포함하는 웨이퍼 분할 공정 시스템.And a wafer etching device for etching the back surface of the wafer using a plasma source. 제10항에 있어서,The method of claim 10, 상기 웨이퍼의 전면에 전면 접착층을 부착하기 위한 전면 접착층 부착장치를 포함하는 웨이퍼 분할 공정 시스템.And a front adhesive layer attaching device for attaching a front adhesive layer to the front surface of the wafer. 제10항에 있어서,The method of claim 10, 상기 플라즈마 소스는 원격 플라즈마 발생기(RPG), 용량 결합 플라즈마(CCP) 또는 유도 결합 플라즈마(ICP) 중 어느 하나의 방식으로 형성된 웨이퍼 분할 공정 시스템.The plasma source is formed by any one of a remote plasma generator (RPG), a capacitively coupled plasma (CCP) or an inductively coupled plasma (ICP). 제10항에 있어서,The method of claim 10, 상기 웨이퍼 분할 시스템은 상기 웨이퍼의 일면을 흡착하여 이송시키기 위한 이송 수단을 더 포함하는 웨이퍼 분할 공정 시스템.The wafer dividing system further comprises a conveying means for absorbing and conveying one side of the wafer.
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