KR20100117799A - Overlay pattern and measuring method thereby - Google Patents

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KR20100117799A
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정원영
손영상
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주식회사 동부하이텍
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Abstract

PURPOSE: An overlay pattern and an overlay measuring method thereof are provided to accurately measure a misalignment with a nondestructive method by electrically measuring a first layer and a second layer. CONSTITUTION: A first layer(100) is used as a target layer. A second layer(110a,110b,110c,110d) is located on the first layer. The second layer measures the misalignment of the first layer. A first or a fourth terminal pattern is formed into the same metal material and the same size. The first or the fourth terminal pattern is located on the upper part of the first layer in order to minimize fringing influence and to improve accuracy.

Description

오버레이 패턴 및 이를 이용한 오버레이 측정방법{OVERLAY PATTERN AND MEASURING METHOD THEREBY}Overlay pattern and overlay measurement method using the same {OVERLAY PATTERN AND MEASURING METHOD THEREBY}

본 발명은 반도체 소자에 관한 것으로, 특히 전기적인 측정 방법을 통해 빠르고 정확하게 미스 얼라인을 측정할 수 있는 오버레이 패턴 및 오버레이 측정방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to an overlay pattern and an overlay measurement method capable of quickly and accurately measuring misalignment through an electrical measurement method.

일반적으로 반도체 제조 공정 중 포토 공정은 웨이퍼 상에 실제로 필요한 회로를 포토 레지스트(photo resist)를 이용하여 그리는 공정으로서, 설계하고자 하는 회로 패턴이 그려진 포토 마스크 또는 레티클(photo mask 또는 reticle)에 빛을 조사하여 웨이퍼 상에 도포된 포토 레지스트를 노광 및 현상함으로써 원하는 패턴을 웨이퍼 상에 형성할 수 있게 된다.In general, the photo process in the semiconductor manufacturing process is a process for drawing the circuit actually required on the wafer using a photo resist, and irradiates light to a photo mask or reticle on which the circuit pattern to be designed is drawn. By exposing and developing the photoresist applied on the wafer, a desired pattern can be formed on the wafer.

그리고, 이러한 포토 공정을 진행중에 수행되는 오버레이는 반도체 장치 내의 각 층을 형성하는 과정에서, 각 층에서 형성되는 패턴을 정확히 맞추어 쌓기 위한 것으로서, 이는 포토 공정에 있어서 중요한 공정 중 하나이다. In addition, the overlay performed during the photo process is to accurately stack patterns formed in each layer in the process of forming each layer in the semiconductor device, which is one of the important processes in the photo process.

즉, 상위 층으로 진행해 가면서 각 층 간의 오버레이 공정 마진(margin)이 실제 반도체 소자의 특성에 상당한 영향을 미치게 된다. 특히, 최근 들어 포토 리 소그래피(photo lithography) 기술의 향상으로 패턴의 크기가 점차 축소되면서 오버레이 마진 또한 상당한 정밀도를 요구하게 된다.In other words, as the process progresses to the upper layer, the overlay process margin between each layer has a significant influence on the characteristics of the actual semiconductor device. In particular, as the size of the pattern is gradually reduced due to the improvement of photo lithography technology, the overlay margin also requires considerable precision.

도 1a 및 도 1b는 종래 기술에 의한 오버레이 측정 패턴을 도시한 평면도이다. 1A and 1B are plan views illustrating overlay measurement patterns according to the prior art.

도 1a 및 도 1b에 도시한 바와 같이, 포토 리소그래피 공정에서 전, 후 공정의 패턴 간의 정렬도를 확인하기 위하여 오버레이 박스를 사용하고 있으며, 전후 공정에서 생성된 중심선(20)과 오버레이 박스의 정렬을 측정함으로써 전, 후 공정의 얼라인(align) 정도를 파악할 수 있다. As shown in FIGS. 1A and 1B, the overlay box is used to confirm the alignment between the patterns of the front and back processes in the photolithography process, and the alignment of the center line 20 and the overlay box generated in the front and rear processes is used. By measuring, the degree of alignment of the before and after processes can be determined.

각 단계에서 사용되는 마스크에는 오버레이 박스가 그려져 있고, 전 공정에서 형성된 오버레이 박스 즉, 아웃터 박스(outer box)(10)가 기준키인 어미자가 되고, 후 공정에서 형성된 오버레이 박스 즉, 이너 박스(inner box)(12)가 측정키인 아들자가 된다.In the mask used in each step, an overlay box is drawn, and the overlay box formed in the previous process, that is, the outer box 10 becomes the mother of the reference key, and the overlay box formed in the subsequent process, that is, the inner box box) 12 becomes the son of the measurement key.

여기서, 아웃터 박스(10)의 안쪽과 이너 박스(12)의 바깥쪽 간의 거리 비율을 측정하여 오버레이에 따른 패턴 변위를 측정할 수 있다. 즉, 아웃터 박스(10)와 이너 박스(12)가 미스 얼라인이 발생하였을 경우 이너 박스(12)의 중심선(20)이 한측으로 이동하게 되므로 초기 중심선(20)과 미스 얼라인이 발생된 중심선(21)의 차이를 측정한다. Here, by measuring the ratio of the distance between the inner side of the outer box 10 and the outer side of the inner box 12, the pattern displacement according to the overlay can be measured. That is, when the outer box 10 and the inner box 12 have a misalignment, the centerline 20 of the inner box 12 is moved to one side, and thus the centerline where the initial centerline 20 and the misalignment are generated. The difference of 21 is measured.

이와 같은 종래의 오버레이 측정 방법은 미스 얼라인을 자동으로 측정할 수 있는 장점이 있는 반면에 고가의 장비를 구매 또는 보유하고 있어야 하므로 비용이 증가하는 문제점이 발생한다. This conventional overlay measurement method has the advantage of automatically measuring the misalignment, while the cost increases because the expensive equipment must be purchased or retained.

본 발명이 이루고자 하는 기술적 과제는 전기적인 측정 방법을 통해 빠르고 정확하게 미스 얼라인을 측정할 수 있는 오버레이 패턴 및 오버레이 측정방법을 제공하는데 있다.The technical problem to be achieved by the present invention is to provide an overlay pattern and an overlay measuring method that can quickly and accurately measure the misalignment through an electrical measurement method.

상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 오버레이 패턴 및 오버레이 측정방법은 반도체 소자 제조 공정에서 전 공정 단계의 패턴과 현 공정 단계의 패턴 사이에서 발생되는 미스 얼라인을 측정하기 위한 오버레이 측정 패턴에 있어서, 사각 형태의 제 1 레이어와, 상기 제 1 레이어의 각 변의 중앙 부분에 상기 제 1 레이어의 일부 영역과 중첩되도록 상기 제 1 레이어의 상부에 위치하여 미스 얼라인을 측정하기 위한 제 1 내지 제 4 터미널 패턴을 포함하는 제 2 레이어를 포함하는 것을 특징으로 한다.An overlay pattern and an overlay measuring method according to an embodiment of the present invention for achieving the above object is an overlay for measuring the misalignment generated between the pattern of the previous process step and the pattern of the current process step in the semiconductor device manufacturing process A measurement pattern, comprising: a first layer having a rectangular shape and a center for measuring a misalignment located on an upper portion of the first layer so as to overlap a partial region of the first layer in a central portion of each side of the first layer; And a second layer including the first to fourth terminal patterns.

본 발명의 실시 예에 따른 오버레이 패턴 및 오버레이 측정방법은 다음과 같은 효과가 있다. An overlay pattern and an overlay measuring method according to an embodiment of the present invention have the following effects.

제 1 레이어와 제 2 레이어를 전기적으로 측정하여 추가적인 투자 없이 SEM과 같은 장비를 사용하지 않고 비파괴 방법으로 미스 얼라인을 정확하게 측정할 수 있다. Electrically measuring the first and second layers enables accurate measurement of miss alignments in a non-destructive manner without the need for additional equipment such as SEM without additional investment.

또한, 두 레이어 간의 미스 얼라인을 전기적으로 측정하여 피지컬(physical) 한 미스 얼라인 값을 찾아낼 수 있으며, 전기적인 값을 바탕으로 피지컬(physical)한 값을 결정하므로 소자 불량시 디버그(debug)가 쉽고 불량 분석에 용이하다. In addition, it is possible to find the physical misalignment value by measuring the misalignment between two layers electrically, and to determine the physical value based on the electrical value. It is easy and easy for bad analysis.

이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.Hereinafter, the technical objects and features of the present invention will be apparent from the description of the accompanying drawings and the embodiments. Looking at the present invention in detail.

도 2는 본 발명에 따른 오버레이 측정 패턴을 도시한 평면도이다. 2 is a plan view illustrating an overlay measurement pattern according to the present invention.

도 2에 도시된 오버레이 측정 패턴은 정사각 형태의 제 1 레이어(100)와, 제 1 레이어(100)의 상부에 위치하여 미스 얼라인을 측정하기 위한 제 2 레이어(110a, 110b, 110c, 110d)로 구성된다. 제 2 레이어(110a, 110b, 110c, 110d)는 제 1 레이어(100)의 각 변의 중앙 부분에 각각 바(bar) 형태의 제 1 내지 제 4 터미널 패턴(110a, 110b, 110c, 110d)이 제 1 레이어(100)와 일부 중첩되도록 위치된다. The overlay measurement pattern illustrated in FIG. 2 is a square first layer 100 and second layers 110a, 110b, 110c and 110d positioned on the first layer 100 to measure a misalignment. It consists of. The second layers 110a, 110b, 110c, and 110d may be formed of bar-shaped first to fourth terminal patterns 110a, 110b, 110c, and 110d at the center of each side of the first layer 100, respectively. It is positioned to partially overlap with the first layer 100.

여기서, 제 1 레이어(100)는 타겟 레이어(Target layer)로써 얼라인 타겟이 되는 레이어를 말하며, 제 2 레이어(110a, 110b, 110c, 110d)는 제 1 레이어(100)의 미스 얼라인을 측정하기 위한 레이어를 의미한다.Here, the first layer 100 refers to a layer that is an alignment target as a target layer, and the second layers 110a, 110b, 110c, and 110d measure miss alignment of the first layer 100. Means a layer for

제 1 내지 제 4 터미널 패턴(110a, 110b, 110c, 110d)은 동일한 크기 및 동일한 금속 물질로 형성되며 끝 단에 전극(electrode)을 내어 전기적인 측정에 의해 중첩부분의 캐패시턴스 값을 측정한다. 제 1 내지 제 4 터미널 패턴(110a, 110b, 110c, 110d)은 직사각형태의 바 형태와 같이 한 형상에 한정되는 것이 아니라 각을 구비한 여러 형태 즉, 직사각형, 삼각형 및 임의의 형태(arbitrary shape)의 바 형 태로도 형성가능하다. 제 1 내지 제 4 터미널 패턴(110a, 110b, 110c, 110d)은 프린징(fringing) 영향을 최소화하고 정확도를 높이기 위해 제 1 레이어(100) 상부에 위치하도록 하여 상부 레이어로 사용한다. The first to fourth terminal patterns 110a, 110b, 110c, and 110d are formed of the same size and the same metal material, and an electrode is placed at the end to measure the capacitance value of the overlapped portion by electrical measurement. The first to fourth terminal patterns 110a, 110b, 110c, and 110d are not limited to one shape, such as a rectangular bar, but may have various shapes having an angle, that is, a rectangle, a triangle, and an arbitrary shape. It can also be formed in the form of bars. The first to fourth terminal patterns 110a, 110b, 110c, and 110d are used as the upper layer by being positioned on the first layer 100 to minimize fringing effects and to increase accuracy.

각 터미널 패턴(110a, 110b, 110c, 110d)과 제 1 레이어(100)와의 중첩되는 부분은 각각 제 1 내지 제 4 중첩 영역(112a, 112b, 112c, 112d)이며, 서로 동일한 면적이 중첩되어 있다. The overlapping portions of the terminal patterns 110a, 110b, 110c, and 110d and the first layer 100 are the first to fourth overlapping regions 112a, 112b, 112c, and 112d, respectively, and the same areas overlap each other. .

각 터미널 패턴들(110a, 110b, 110c, 110d)의 각 중심선과, 제 1 레이어(100)의 중심선은 기준선(130)의 중심선과 일치되도록 설계된다. Each center line of each of the terminal patterns 110a, 110b, 110c, and 110d and the centerline of the first layer 100 are designed to coincide with the centerline of the reference line 130.

이와 같이, 제 1 레이어(100)가 기준선(130)의 중심선과 일치하여 미스 얼라인이 없는 상태일 경우는 각 터미널 패턴(110a, 110b, 110c, 110d)과 각 중첩 영역(112a, 112b, 112c, 112d)의 면적이 동일하므로 수학식 1과 같다.As such, when the first layer 100 coincides with the center line of the reference line 130 and there is no misalignment, the terminal patterns 110a, 110b, 110c, and 110d and the overlapping regions 112a, 112b, and 112c, respectively. , 112d) is the same as Equation (1).

Figure 112009025356891-PAT00001
Figure 112009025356891-PAT00001

C는 제 1 레이어(100)와 각 터미널 패턴(110a, 110b, 110c, 110d)과의 캐패시턴스(capacitance) 값을 나타내며, T1 내지 T4는 제 1 내지 제 4 터미널 패턴(110a, 110b, 110c, 110d)을 나타낸다. 제 1 레이어(100)와 기준선(130)과의 미스 얼라인이 없는 경우 중첩 영역(112a, 112b, 112c, 112d)의 면적이 동일하므로 각 캐패시턴스 비가 서로 동일함을 알 수 있다.C represents a capacitance value between the first layer 100 and each terminal pattern 110a, 110b, 110c, and 110d, and T1 to T4 represent the first to fourth terminal patterns 110a, 110b, 110c, and 110d. ). If there is no misalignment between the first layer 100 and the reference line 130, the areas of the overlap regions 112a, 112b, 112c, and 112d are the same, and thus the capacitance ratios may be the same.

도 3은 미스 얼라인이 발생된 오버레이 측정 패턴을 도시한 평면도이다. 3 is a plan view illustrating an overlay measurement pattern in which misalignment occurs.

도 3과 같이 제 1 레이어(100)가 기준선(130)을 기준으로 하여 -X축으로, +Y축으로 미스 얼라인이 발생하였을 경우를 예를 들면, 제 1 터미널 패턴(110a)이 제 2 터미널 패턴(110b)보다 제 1 레이어(100)와 중첩된 중첩 영역의 면적이 넓음으로 제 1 터미널 패턴(110a)과 제 1 레이어(100)의 캐패시턴스 값이 제 2 터미널 패턴(110b)과 제 1 레이어(100)의 캐패시턴스 값보다 큼을 알 수 있다. As shown in FIG. 3, when the first layer 100 has a misalignment in the -X axis and the + Y axis based on the reference line 130, for example, the first terminal pattern 110a is the second layer. Since the area of the overlapping region overlapping the first layer 100 is larger than the terminal pattern 110b, capacitance values of the first terminal pattern 110a and the first layer 100 are greater than the second terminal pattern 110b and the first layer 100. It can be seen that it is larger than the capacitance value of the layer 100.

즉, C(T1)은 C(T2)보다 크다. That is, C (T1) is larger than C (T2).

또한, 제 3 터미널 패턴(110c)이 제 4 터미널 패턴(110d)보다 제 1 레이어(100)와 중첩된 중첩 영역의 면적이 넓음으로 제 3 터미널 패턴(110c)과 제 1 레이어(100)의 캐패시턴스 값이 제 4 터미널 패턴(100d)과 제 1 레이어(100)의 캐패시턴스 값보다 큼을 알 수 있다. In addition, the capacitance of the third terminal pattern 110c and the first layer 100 is greater because the area of the overlapping region where the third terminal pattern 110c overlaps the first layer 100 is larger than that of the fourth terminal pattern 110d. It can be seen that the value is larger than the capacitance values of the fourth terminal pattern 100d and the first layer 100.

즉, C(T3)은 C(T4)보다 크다.That is, C (T3) is larger than C (T4).

따라서, 제 1 레이어(100)가 기준선보다 좌측 상단 즉, 2사 분면으로 미스 얼라인이 발생하였음을 정성적으로 알 수 있다. Therefore, it can be seen qualitatively that the misalignment occurs in the first layer 100 at the upper left side, that is, the quadrant 2, than the reference line.

이와 같이, 캐패시턴스 비에 따라 얼마만큼 X축 또는 Y축으로 미스 얼라인이 발생하였는지 다음 수학식들로 알 수 있다.As such, it can be seen by the following equation how much misalignment has occurred in the X-axis or the Y-axis according to the capacitance ratio.

Figure 112009025356891-PAT00002
Figure 112009025356891-PAT00002

Figure 112009025356891-PAT00003
Figure 112009025356891-PAT00003

여기서, C는 제 1 레이어(100)와 각 터미널 패턴(110a, 110b, 110c, 110d)과의 캐패시턴스(capacitance) 값을 나타내며, T1 내지 T4는 제 1 내지 제 4 터미널 패턴(110a, 110b, 110c, 110d), Cf는 제 1 레이어(100)와 각 터미널 패턴들(110a, 110b, 110c, 110d)의 가장자리 전극용량(fringing capacitance) 값, Cg는 그라운드 캐패시턴스(ground capacitance) 값, W는 각 터미널 패턴의 폭(width), L은 제 1 레이어(100)와 중첩된 각 터미널 패턴 길이(length)를 나타낸다. Here, C represents a capacitance value between the first layer 100 and each terminal pattern 110a, 110b, 110c, and 110d, and T1 to T4 represent the first to fourth terminal patterns 110a, 110b, and 110c. , 110f), Cf is the edge capacitance value of the first layer 100 and the terminal patterns 110a, 110b, 110c, 110d, Cg is the ground capacitance value, W is each terminal The width of the pattern, L, represents the length of each terminal pattern overlapped with the first layer 100.

여기서, Cf(T1)과 Cf(T2)의 값은 동일하고, C(T1, W1)와 C(T2, W2)의 함수값이 동일하므로 C(T1)과 C(T2)의 차이는 다음과 같다. Here, since the values of Cf (T1) and Cf (T2) are the same, and the function values of C (T1, W1) and C (T2, W2) are the same, the difference between C (T1) and C (T2) is as follows. same.

Figure 112009025356891-PAT00004
Figure 112009025356891-PAT00004

미스 얼라인은 순수하게 L의 변화로 표현된다. Miss alignment is purely expressed as a change in L.

다음의 수학식 5 및 수학식 6은 기본적인 평행판 캐패시턴스 방정식(parallel plate capacitance equation)이다. 그러나, 이와 같은 방정식에 한정하는 것이 아니라 다른 방정식 및 시뮬레이션을 사용하여 계산할 수도 있다. Equations 5 and 6 below are basic parallel plate capacitance equations. However, it is possible to calculate using other equations and simulations rather than being limited to such equations.

Figure 112009025356891-PAT00005
Figure 112009025356891-PAT00005

Figure 112009025356891-PAT00006
Figure 112009025356891-PAT00006

즉, 수학식 5 및 수학식 6은 수학식 7과 같다. That is, equations (5) and (6) are the same as equations (7).

Figure 112009025356891-PAT00007
Figure 112009025356891-PAT00007

여기서, ε는 유전 상수(dielectric constant)를, d는 유전층 두께(dielectric thickness)를 나타낸다. Where ε represents the dielectric constant and d represents the dielectric thickness.

L1과 L2의 값은 이미 알고 있으며, 정상적으로 얼라인이 되었을 경우 L1/L2의 값은 1이고 L1/L2를 L1에 곱하게 되면 미스 얼라인된 거리를 알 수 있다. 이때 값이 L1/L2의 비가 1 이상이면 +Y축으로, 1보다 작으면 -Y축으로 미스 얼라인된 것이다. The values of L1 and L2 are already known. If they are aligned properly, the value of L1 / L2 is 1, and if L1 / L2 is multiplied by L1, the misaligned distance can be known. At this time, if the ratio of L1 / L2 is 1 or more, it is misaligned to the + Y axis and less than 1 to the -Y axis.

X축으로 미스 얼라인이 발생된 값의 측정은 수학식 7과 같이, C(T3)/C(T4)의 비율을 계산하면 알 수 있다. The measurement of the value in which the misalignment is generated on the X-axis can be known by calculating the ratio of C (T3) / C (T4) as shown in Equation (7).

이와 같이 계산된 C(T1)/C(T2)와 C(T3)/C(T4)를 가지고 X축 뿐만 아니라 Y축으로 미스 얼라인된 값을 정량적으로 알 수 있다. With C (T1) / C (T2) and C (T3) / C (T4) calculated in this way, the misaligned values in the Y-axis as well as the X-axis can be known quantitatively.

이와 같이, 제 1 레이어(100)와 제 2 레이어(110a, 110b, 110c, 110d)의 전기적으로 측정하여 추가적인 투자 없이 SEM과 같은 장비를 사용하지 않고 비파괴 방법으로 미스 얼라인을 정확하게 측정할 수 있다. In this way, the first layer 100 and the second layer (110a, 110b, 110c, 110d) by measuring the electrical alignment can be accurately measured by the non-destructive method without using additional equipment such as SEM without additional investment .

또한, 두 레이어 간의 미스 얼라인을 전기적으로 측정하여 피지컬(physical)한 미스 얼라인 값을 찾아낼 수 있으며, 전기적인 값을 바탕으로 피지컬(physical)한 값을 결정하므로 소자 불량시 디버그(debug)가 쉽고 불량 분석에 용이하다. In addition, it is possible to find the physical misalignment value by measuring the misalignment between two layers electrically, and to determine the physical value based on the electrical value. It is easy and easy for bad analysis.

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

도 1a 및 도 1b는 종래 기술에 의한 오버레이 측정 패턴을 도시한 평면도이다. 1A and 1B are plan views illustrating overlay measurement patterns according to the prior art.

도 2는 본 발명에 따른 오버레이 측정 패턴을 도시한 평면도이다. 2 is a plan view illustrating an overlay measurement pattern according to the present invention.

도 3은 미스 얼라인이 발생된 오버레이 측정 패턴을 도시한 평면도이다. 3 is a plan view illustrating an overlay measurement pattern in which misalignment occurs.

Claims (7)

반도체 소자 제조 공정에서 전 공정 단계의 패턴과 현 공정 단계의 패턴 사이에서 발생되는 미스 얼라인을 측정하기 위한 오버레이 패턴에 있어서,In the overlay pattern for measuring the misalignment generated between the pattern of the previous process step and the pattern of the current process step in the semiconductor device manufacturing process, 사각 형태의 제 1 레이어와, The first layer of square shape, 상기 제 1 레이어의 각 변의 중앙 부분에 상기 제 1 레이어의 일부 영역과 중첩되도록 상기 제 1 레이어의 상부에 위치하여 미스 얼라인을 측정하기 위한 제 1 내지 제 4 터미널 패턴을 포함하는 제 2 레이어를 포함하는 것을 특징으로 하는 오버레이 패턴.A second layer including a first to fourth terminal pattern positioned at an upper portion of the first layer to measure a misalignment in a central portion of each side of the first layer so as to overlap a partial region of the first layer; Overlay pattern characterized in that it comprises a. 제 1 항에 있어서,The method of claim 1, 상기 제 1 내지 제 4 터미널 패턴은 직사각형, 삼각형 및 임의의 바 형태 중 어느 하나로 형성되는 것을 특징으로 하는 오버레이 패턴.And the first to fourth terminal patterns are formed in any one of a rectangle, a triangle, and an arbitrary bar shape. 제 1 항에 있어서,The method of claim 1, 상기 제 1 내지 제 4 터미널 패턴은 동일한 크기에 동일한 금속 물질로 형성되는 것을 특징으로 하는 오버레이 패턴.And the first to fourth terminal patterns are formed of the same metal material at the same size. 제 1 항에 있어서, The method of claim 1, 상기 제 1 레이어와 제 2 레이어 간의 미스 얼라인 값은 C(T)=Cf(T)+C(T,W)+Cg(T,L)의 수학식(C는 제 1 레이어와 각 터미널 패턴과의 캐패시턴스(capacitance) 값을 나타내며, T는 제 1 내지 제 4 터미널 패턴, Cf는 제 1 레이어와 각 터미널 패턴들의 가장자리 전극용량(fringing capacitance) 값, Cg는 그라운드 캐패시턴스(ground capacitance) 값, W는 제 1 내지 제 4 터미널 패턴의 폭(width), L은 제 1 레이어와 중첩된 각 터미널 패턴의 길이(length)를 나타냄)에 의해 측정되는 것을 특징으로 하는 오버레이 패턴.The misalignment value between the first layer and the second layer is expressed as C (T) = Cf (T) + C (T, W) + Cg (T, L), where C is the first layer and each terminal pattern. Is the capacitance value of and T is the first to fourth terminal pattern, Cf is the edge capacitance value of the first layer and each terminal pattern, Cg is the ground capacitance value, W Is the width of the first to fourth terminal patterns, L denotes the length of each terminal pattern superimposed with the first layer. 반도체 소자 제조 공정에서 전 공정 단계의 패턴과 현 공정 단계의 패턴 사이에서 발생되는 미스얼라인을 측정하기 위한 오버레이 패턴에 있어서,In the overlay pattern for measuring the misalignment generated between the pattern of the previous process step and the pattern of the current process step in the semiconductor device manufacturing process, 기준선의 중심과 중심이 일치하도록 사각 형태의 제 1 레이어를 형성하는 단계와,Forming a rectangular first layer such that the center and the center of the reference line coincide with each other; 상기 제 1 레이어의 각 변의 중앙 부분에 상기 제 1 레이어의 일부 영역과 중첩되도록 상기 제 1 레이어의 상부에 위치하여 미스 얼라인을 측정하기 위한 제 1 내지 제 4 터미널 패턴을 포함하는 제 2 레이어를 형성하는 단계와, A second layer including a first to fourth terminal pattern positioned at an upper portion of the first layer to measure a misalignment in a central portion of each side of the first layer so as to overlap a partial region of the first layer; Forming step, 상기 제 1 레이어와 상기 제 1 내지 제 4 터미널 패턴 간의 커패시턴스 값을 측정하여 상기 기준선의 중심과 상기 제 1 레이어의 미스 얼라인 정도를 측정하는 단계를 포함하는 것을 특징으로 하는 오버레이 측정 방법.And measuring a capacitance value between the first layer and the first to fourth terminal patterns to measure a center of the reference line and a misalignment degree of the first layer. 제 5 항에 있어서,The method of claim 5, 상기 제 1 내지 제 4 터미널 패턴은 직사각형, 삼각형 및 임의의 바 형태 중 어느 하나로 형성되며, 동일한 크기에 동일한 금속 물질로 형성되는 것을 특징으로 하는 오버레이 측정 방법.The first to fourth terminal patterns are formed in one of rectangular, triangular, and arbitrary bar shapes, and are formed of the same metal material in the same size. 제 5 항에 있어서, The method of claim 5, 상기 제 1 레이어와 제 2 레이어 간의 미스 얼라인 값은 C(T)=Cf(T)+C(T,W)+Cg(T,L)의 수학식(C는 제 1 레이어와 각 터미널 패턴과의 캐패시턴스(capacitance) 값을 나타내며, T는 제 1 내지 제 4 터미널 패턴, Cf는 제 1 레이어와 각 터미널 패턴들의 가장자리 전극용량(fringing capacitance) 값, Cg는 그라운드 캐패시턴스(ground capacitance) 값, W는 제 1 내지 제 4 터미널 패턴의 폭(width), L은 제 1 레이어와 중첩된 각 터미널 패턴의 길이(length)를 나타냄)에 의해 측정되는 것을 특징으로 하는 오버레이 측정 방법.The misalignment value between the first layer and the second layer is expressed as C (T) = Cf (T) + C (T, W) + Cg (T, L), where C is the first layer and each terminal pattern. Is the capacitance value of and T is the first to fourth terminal pattern, Cf is the edge capacitance value of the first layer and each terminal pattern, Cg is the ground capacitance value, W Is the width of the first to fourth terminal patterns, L denotes the length of each terminal pattern superimposed with the first layer.
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