KR20100111462A - Flash memory device and method for fabricating the same - Google Patents

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Abstract

PURPOSE: The flash memory device and manufacturing method thereof is provided so that the charge trap type flash memory device of the structure with an increased program/erase window can be offered. CONSTITUTION: The flash memory device and manufacturing method thereof comprises the substrate(200), insulating layer(210), semiconductor layer(220), selecting transistor and memory cells are included. The insulating layer is formed in the top of the substrate. The semiconductor layer is formed on the insulating layer of the cell region.

Description

플래시 메모리소자 및 그 제조방법{Flash memory device and method for fabricating the same}Flash memory device and method for fabricating the same {Flash memory device and method for fabricating the same}

본 발명은 플래시 메모리소자 및 그 제조방법에 관한 것으로, 특히 전하트랩형 플래시 메모리소자 및 그 제조방법에 관한 것이다.The present invention relates to a flash memory device and a method of manufacturing the same, and more particularly to a charge trap type flash memory device and a method of manufacturing the same.

일반적으로, 데이터를 저장하기 위해 사용되는 반도체 메모리소자는 휘발성(volatile) 메모리소자와 불휘발성(non-volatile) 메모리소자로 구별될 수 있다. 휘발성 메모리소자는 전원 공급이 중단됨에 따라 저장된 데이터를 소실하지만, 불휘발성 메모리소자는 전원 공급이 중단되더라도 저장된 데이터를 유지한다. 따라서 이동전화시스템, 음악 및/또는 영상 데이터를 저장하기 위한 메모리카드 및 그 밖의 다른 응용 장치에서와 같이, 전원을 항상 사용할 수 없거나 종종 중단되거나, 또는 낮은 파워 사용이 요구되는 상황에서는 불휘발성 메모리소자가 폭넓게 사용된다. 이와 같은 불휘발성 메모리소자의 대표적인 예가 일괄 소거가 가능한 플래시(flash) 메모리소자이다.In general, semiconductor memory devices used to store data can be classified into volatile memory devices and non-volatile memory devices. Volatile memory devices lose their stored data when their power supplies are interrupted, while nonvolatile memory devices retain their stored data even when their power supplies are interrupted. Thus, such as in mobile phone systems, memory cards and other applications for storing music and / or video data, nonvolatile memory devices in situations where power is not always available, often interrupted, or where low power usage is required. Is widely used. A typical example of such a nonvolatile memory device is a flash memory device capable of batch erasing.

낸드형 플래시 메모리소자는 폴리실리콘막을 아이피오(IPO; Inter-Poly Oxide)로 캡핑(capping)하고 있는 플로팅게이트 구조를 갖는 것이 대부분이다. 플 로팅게이트형 불휘발성 메모리소자는 확장성(extendibility)이 우수하여 최근에는 멀티 레벨 칩(multi-level chip)까지 개발이 진행되고 있다. 그러나, 최근에는 플로팅게이트를 적용한 메모리소자의 고집적화가 급격히 이루어짐에 따라, 인접 셀의 차지(charge) 상태에 따라 문턱전압이 급격하게 변화되는 상호간섭(interference) 또는 커플링 문제가 심각하게 대두되고 있다. 따라서, 이러한 인접 셀 간의 상호간섭을 극복하기 위한 새로운 셀 구조에 대한 시도가 이루어지고 있다. 최근에는 집적도가 증가하더라도 셀 간에 간섭현상이 덜 발생하는 전하트랩층(charge trapping layer)을 갖는 플래시 메모리소자에 대한 관심이 증대되고 있다.Most NAND flash memory devices have a floating gate structure in which a polysilicon film is capped with an inter-poly oxide (IPO). Floating gate type nonvolatile memory devices are excellent in extensibility and have recently been developed to multi-level chips. However, in recent years, as the integration of memory devices using floating gates is rapidly integrated, there is a serious problem of interference or coupling, in which threshold voltages are rapidly changed according to charge states of adjacent cells. . Thus, attempts have been made for a new cell structure to overcome such interference between adjacent cells. Recently, interest in flash memory devices having a charge trapping layer having less interference between cells even though the degree of integration has increased has increased.

도 1은 전하트랩층을 갖는 플래시 메모리소자의 일 예를 도시한 단면도이다.1 is a cross-sectional view illustrating an example of a flash memory device having a charge trap layer.

실리콘기판과 같은 기판(100) 위에 산화막으로 이루어진 터닐링층(110)이 형성된다. 기판(100)에는 소스/드레인과 같은 불순물영역(102)이 상호 일정간격 이격되도록 배치되고, 그 사이에는 채널영역(104)이 배치된다. 터널링층(110) 위에는 전하트랩층(120)으로서 실리콘질화막이 형성되고, 그 위에는 블로킹층(130)으로서의 절연막과, 컨트롤게이트전극(140)이 순차적으로 배치된다.A tunneling layer 110 made of an oxide film is formed on a substrate 100 such as a silicon substrate. The impurity regions 102 such as the source / drain are disposed in the substrate 100 so as to be spaced apart from each other by a predetermined interval, and the channel region 104 is disposed therebetween. A silicon nitride film is formed as the charge trap layer 120 on the tunneling layer 110, and an insulating film as the blocking layer 130 and a control gate electrode 140 are sequentially disposed thereon.

컨트롤게이트전극(140)을 양으로 대전시키고 불순물영역(102)에 적절한 바이어스를 인가하면, 기판(100)으로부터의 열전자들(hot electrons)이 전하트랩층(120) 내의 트랩 사이트(trap site)로 트랩된다. 이것이 메모리 셀에 쓰거나(writing), 또는 메모리 셀을 프로그램하는(programming) 동작이다. 반면에, 컨트롤게이트전극(140)을 음으로 대전시키고 불순물영역(102)에 적절한 바이어스를 인가시키면, 기판으로부터의 홀들(holes)도 전하트랩층(120) 내의 트랩 사이트로 트랩된다. 전하트랩층으로 트랩된 홀들은 이미 트랩 사이트 내에 있는 여분의 전자들과 재결합하는데, 이것이 프로그램된 메모리 셀의 이레이즈(erase) 동작이다.When the control gate electrode 140 is positively charged and an appropriate bias is applied to the impurity region 102, hot electrons from the substrate 100 are directed to a trap site in the charge trap layer 120. Trapped. This is the operation of writing to or programming a memory cell. On the other hand, when the control gate electrode 140 is negatively charged and an appropriate bias is applied to the impurity region 102, holes from the substrate are also trapped in the trap site in the charge trap layer 120. Holes trapped in the charge trap layer recombine with the extra electrons already in the trap site, which is the erase operation of the programmed memory cell.

한편, 낸드 플래시 메모리소자의 기술 개발은 다른 반도체 메모리소자와 마찬가지로, 크기는 작아지고 용량은 큰 소자의 개발로 진행되고 있다. 이렇게 크기는 작으면서 고용량의 소자를 구성하기 위해서는 전하트랩형 소자가 유리하여 차세대 낸드 플래시 메모리소자의 하나로 고려되고 있다. 특히, 공정 상 소자분리막, 게이트 구조를 형성하기 위해서는 적층 구조가 작은 것이 유리한데, 전하트랩형 소자는 질화막에 전자를 트랩시키므로 플로팅 게이트형 소자에서 사용하는 폴리실리콘 플로팅 게이트보다는 적층 높이가 작은 장점이 있다. 이러한 전하트랩형 플래시 메모리의 개발에 있어서 기존의 공정보다 복잡하지 않으면서 프로그램(program)/이레이즈(erase) 윈도우(window)를 크게 하는 것이 가능한 전하트랩형 소자 및 그 제조방법의 개발이 필요한 실정이다.On the other hand, the technology development of NAND flash memory devices is proceeding to the development of devices that are smaller in size and larger in capacity than other semiconductor memory devices. In order to construct a small size and high capacity device, a charge trap type device is advantageous and is considered as one of the next generation NAND flash memory devices. In particular, in order to form a device isolation layer and a gate structure, it is advantageous to have a small stack structure, but since the charge trap device traps electrons in the nitride film, the stack height is smaller than the polysilicon floating gate used in the floating gate device. have. In the development of such a charge trapping flash memory, there is a need for the development of a charge trapping device and a method of manufacturing the same, which can enlarge a program / erase window without being more complicated than a conventional process. to be.

본 발명이 이루고자 하는 기술적 과제는 단순화된 공정으로 제조가 가능하며 프로그램/이레이즈 윈도우가 증가된 구조의 전하트랩형 플래시 메모리소자를 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a charge trapping flash memory device having a structure which can be manufactured by a simplified process and has an increased program / erase window.

본 발명이 이루고자 하는 다른 기술적 과제는 공정을 단순화할 수 있는 전하트랩형 플래시 메모리소자의 제조방법을 제공하는 데 있다.Another object of the present invention is to provide a method for manufacturing a charge trap type flash memory device that can simplify the process.

상기 기술적 과제를 달성하기 위하여 본 발명에 따른 전하트랩형 플래시 메모리소자는, 기판; 상기 기판 상에 형성된 절연막; 셀 영역의 상기 절연막 상에 형성된 반도체층; 및 상기 반도체층 상에 배치된 선택 트랜지스터 및 메모리 셀들을 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, the charge trap type flash memory device includes a substrate; An insulating film formed on the substrate; A semiconductor layer formed on the insulating film in the cell region; And select transistors and memory cells disposed on the semiconductor layer.

상기 반도체층은 N형의 불순물이 1×1014이온/㎤ ∼1×1018이온/㎤의 농도로 도핑된 폴리실리콘막으로 이루어질 수 있다.The semiconductor layer may be formed of a polysilicon film doped with N-type impurities at a concentration of 1 × 10 14 ions / cm 3 to 1 × 10 18 ions / cm 3.

상기 반도체층은 P형의 불순물이 도핑된 제1 폴리실리콘막과 N형의 불순물이 도핑된 제2 폴리실리콘막이 차례로 적층된 구조일 수 있다. 이때, 제1 또는 제2 폴리실리콘막은 1×1014이온/㎤ ∼1×1018이온/㎤의 농도로 도핑된 것일 수 있다.The semiconductor layer may have a structure in which a first polysilicon film doped with P-type impurities and a second polysilicon film doped with N-type impurities are sequentially stacked. In this case, the first or second polysilicon film may be doped at a concentration of 1 × 10 14 ions / cm 3 to 1 × 10 18 ions / cm 3.

상기 메모리 셀은 상기 반도체층 상에 차례로 적층된 터널링층, 전하트랩층, 블로킹층 및 컨트롤게이트전극을 포함할 수 있다.The memory cell may include a tunneling layer, a charge trap layer, a blocking layer, and a control gate electrode sequentially stacked on the semiconductor layer.

상기 선택 트랜지스터는 상기 반도체층 상에 적층된 게이트절연막, 및 상기 게이트절연막 상에 배치된 게이트전극을 구비하는 모스(MOS)형 트랜지스터일 수 있다.The selection transistor may be a MOS transistor having a gate insulating layer stacked on the semiconductor layer and a gate electrode disposed on the gate insulating layer.

상기 기술적 과제를 이루기 위하여 본 발명에 따른 전하트랩형 플래시 메모리소자의 제조방법은, 기판 상에 제1 절연막 및 반도체층을 차례로 형성하는 단계와, 반도체층 상에 메모리 셀의 터널링층 및 전하트랩층을 형성하는 단계와, 터널링층 및 전하트랩층이 형성된 결과물 상에 선택 트랜지스터의 게이트절연막 및 메모리 셀의 블로킹층으로 사용될 제2 절연막을 형성하는 단계와, 제2 절연막 상에 게이트도전막을 형성하는 단계, 및 게이트도전막, 제2 절연막, 전하트랩층 및 터널링층을 패터닝하여 선택 트랜지스터 및 메모리 셀의 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a charge trap type flash memory device, including sequentially forming a first insulating film and a semiconductor layer on a substrate, and a tunneling layer and a charge trap layer of a memory cell on the semiconductor layer. Forming a second insulating film to be used as a gate insulating film of the selection transistor and a blocking layer of the memory cell, and forming a gate conductive film on the second insulating film, on the resultant product of the tunneling layer and the charge trap layer. And patterning the gate conductive layer, the second insulating layer, the charge trap layer, and the tunneling layer to form a gate stack of the selection transistor and the memory cell.

상기 반도체층은 N형의 불순물이 1×1014이온/㎤ ∼1×1018이온/㎤의 농도로 도핑된 폴리실리콘막으로 형성할 수 있다.The semiconductor layer may be formed of a polysilicon film doped with N-type impurities at a concentration of 1 × 10 14 ions / cm 3 to 1 × 10 18 ions / cm 3.

상기 반도체층은 100 ∼ 600Å의 두께로 형성할 수 있다.The semiconductor layer can be formed to a thickness of 100 to 600 kPa.

상기 반도체층은 P형의 불순물이 도핑된 제1 폴리실리콘막 및 N형의 불순물이 도핑된 제2 폴리실리콘막을 적층하여 형성할 수 있다.The semiconductor layer may be formed by stacking a first polysilicon film doped with P-type impurities and a second polysilicon film doped with N-type impurities.

상기 제1 또는 제2 폴리실리콘막은 1×1014이온/㎤ ∼1×1018이온/㎤의 농도로 도핑하며, 50 ∼ 400Å의 두께로 형성할 수 있다.The first or second polysilicon film is doped at a concentration of 1 × 10 14 ions / cm 3 to 1 × 10 18 ions / cm 3 and may be formed to a thickness of 50 to 400 GPa.

상기 기판 상에 제1 절연막 및 반도체층을 형성하는 단계 후, 상기 반도체층 에 소자분리영역을 한정하는 소자분리막을 형성하는 단계를 더 포함할 수 있다.After forming the first insulating film and the semiconductor layer on the substrate, the method may further include forming a device isolation film defining a device isolation region in the semiconductor layer.

상기 반도체층의 소자분리영역을 한정하는 단계는, 비활성영역의 상기 반도체층을 식각하는 단계와, 상기 반도체층이 식각된 영역을 절연막으로 매립하는 단계, 및 상기 절연막을 평탄화하는 단계를 포함할 수 있다.Defining an isolation region of the semiconductor layer may include etching the semiconductor layer in an inactive region, filling a region in which the semiconductor layer is etched with an insulating film, and planarizing the insulating film. have.

상기 반도체층 상에 메모리 셀의 터널링층 및 전하트랩층을 형성하는 단계는, 상기 반도체층 상에 터널링층 및 전하트랩층을 형성하는 단계와, 선택 트랜지스터가 형성될 영역의 상기 터널링층 및 전하트랩층을 제거하는 단계를 포함할 수 있다.Forming a tunneling layer and a charge trap layer of a memory cell on the semiconductor layer may include forming a tunneling layer and a charge trap layer on the semiconductor layer, and the tunneling layer and the charge trap in a region where a select transistor is to be formed. Removing the layer.

상기 게이트도전막은 일함수가 큰 P형 도펀트가 도핑된 폴리실리콘막 또는 금속으로 형성할 수 있다.The gate conductive layer may be formed of a polysilicon layer or a metal doped with a P-type dopant having a large work function.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 2 내지 도 6은 본 발명의 일 실시예에 따른 전하트랩형 플래시 메모리소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.2 to 6 are cross-sectional views illustrating a method of manufacturing a charge trap type flash memory device according to an embodiment of the present invention.

도 2를 참조하면, 반도체기판(200) 상에 예를 들어 고밀도플라즈마(HDP) 산화막과 같은 절연막(210)을 형성한 다음, 절연막(210) 상에 반도체층(220)을 형성한다. 절연막(210)은 반도체기판(200)과 반도체층(220)을 전기적으로 분리하기 위 한 것으로, 반도체기판(200)과 반도체층이(220)이 서로 도통하지 않을 정도의 두께로 형성한다. 반도체층(220)은 전하트랩형 플래시 메모리소자에서 채널이 형성되는 웰(well) 역할을 하는 것으로, 도핑 농도가 너무 높을 경우 전류가 커서 오프(off) 특성이 나타나지 않기 때문에 N형의 불순물이 1×1014이온/㎤ ∼1×1018이온/㎤ 정도의 농도로 도핑된 폴리실리콘막으로 형성할 수 있다. 또한, 반도체층(220)은 두꺼울 경우 셀의 온/오프 특성이 잘 나타나지 않기 때문에 얇은 것이 유리하지만 후속 공정에서 소스/드레인을 형성하고 바이어스를 인가했을 때 소스에서 드레인으로 바로 도통되지 않는 두께로 형성한다. 즉, 각 워드라인을 통해 도통될 수 있도록 두께를 결정해야 한다. 이는 바이어스 조건에 따라 달라질 수 있는데, 일반적인 바이어스 조건에서는 100 ∼ 600Å 범위 내에서 반도체층(220)의 두께를 결정할 수 있다.Referring to FIG. 2, an insulating film 210, such as a high density plasma (HDP) oxide film, is formed on the semiconductor substrate 200, and then a semiconductor layer 220 is formed on the insulating film 210. The insulating layer 210 is for electrically separating the semiconductor substrate 200 and the semiconductor layer 220, and is formed to a thickness such that the semiconductor substrate 200 and the semiconductor layer 220 do not conduct with each other. The semiconductor layer 220 serves as a well in which a channel is formed in a charge trap type flash memory device. When the doping concentration is too high, an electric current is large and an off characteristic does not appear. It may be formed of a polysilicon film doped at a concentration of about 10 14 ions / cm 3 to 1 10 18 ions / cm 3. In addition, the semiconductor layer 220 may be thin because the on / off characteristics of the cell are not easily seen when it is thick. do. In other words, the thickness must be determined so that it can be conducted through each word line. This may vary depending on a bias condition. In a general bias condition, the thickness of the semiconductor layer 220 may be determined within a range of 100 to 600 GHz.

도 3을 참조하면, 비활성영역의 반도체층(220)을 식각한 다음, 식각된 영역을 절연막(도시되지 않음)으로 매립한 후 평탄화하여 활성영역이 한정되도록 한다. 활성영역을 한정하기 위하여 반도체층(220)의 두께만큼 식각하면 되므로, 기존의 반도체기판을 식각하고 절연막으로 매립하여 트렌치 소자분리막을 형성하는 방법에 비해 식각 두께 측면에서 유리하고, 폴리실리콘막이 식각된 영역을 절연막으로 매립하기 위한 매립 마진도 증가시킬 수 있다. 다음에, 활성영역이 한정된 반도체층(220) 상에 터널링층(230)과 전하트랩층(240)을 형성한다. 터널링층(230)은 예를 들면 산화막으로 형성할 수 있다. 전하트랩층(240)은 스토이키오메트릭 실리콘나이 트라이드(Si3N4)막, 실리콘-리치 실리콘나이트라이드(SixNy)막, 또는 스토이키오메트릭 실리콘나이트라이드(Si3N4)막과 실리콘-리치 실리콘나이트라이드(SixNy)막이 적층된 구조로 형성할 수 있다. 터널링층(230)은 1 ∼ 4㎚정도의 두께로, 전하트랩층(240)은 3 ∼ 12㎚ 정도의 두께로 형성한다.Referring to FIG. 3, the semiconductor layer 220 of the inactive region is etched, and then the etched region is filled with an insulating film (not shown) and planarized to limit the active region. In order to limit the active area, the semiconductor layer 220 may be etched to have a thickness, which is advantageous in terms of etching thickness, compared to a method of etching a semiconductor substrate and filling it with an insulating layer to form a trench isolation layer. The buried margin for filling the region with the insulating film can also be increased. Next, the tunneling layer 230 and the charge trap layer 240 are formed on the semiconductor layer 220 where the active region is limited. The tunneling layer 230 may be formed of, for example, an oxide film. The charge trap layer 240 may be a stoichiometric silicon nitride (Si 3 N 4 ) film, a silicon-rich silicon nitride (Si x N y ) film, or a stokiometric silicon nitride (Si 3 N 4) ) And a silicon-rich silicon nitride (Si x N y ) film may be formed in a stacked structure. The tunneling layer 230 is formed to a thickness of about 1 to 4 nm, and the charge trap layer 240 is formed to a thickness of about 3 to 12 nm.

도 4를 참조하면, 전하트랩층(240) 위에 선택 트랜지스터가 형성될 영역을 한정하는 포토레지스트 패턴(250)을 형성한다. 이 포토레지스트 패턴(250)을 마스크로 전하트랩층(240)과 터널링층(230)을 차례로 식각하여 선택 트랜지스터가 형성될 영역의 전하트랩층 및 터널링층을 제거한다. 선택 트랜지스터 영역에 전하트랩층과 터널링층이 잔류할 경우, 소자 완료 후 이레이즈(erase) 동작에서 이레이즈에 기여할 핫 홀(hot hole)이 선택 트랜지스터의 게이트와 폴리실리콘막(220) 사이의 전계에 의해 선택 트랜지스터 영역의 전하트랩층으로 터널링되어 프로그램되는 현상이 발생하기 때문이다. 이러한 현상을 방지하기 위하여 선택 트랜지스터 영역의 터널링층 및 전하트랩층을 제거하여 모스 (MOS) 트랜지스터 형태로 구성한다.Referring to FIG. 4, a photoresist pattern 250 defining a region where a selection transistor is to be formed is formed on the charge trap layer 240. The charge trap layer 240 and the tunneling layer 230 are sequentially etched using the photoresist pattern 250 as a mask to remove the charge trap layer and the tunneling layer in the region where the selection transistor is to be formed. When the charge trap layer and the tunneling layer remain in the selection transistor region, a hot hole that contributes to erasure in the erase operation after completion of the device has an electric field between the gate of the selection transistor and the polysilicon layer 220. This is because the phenomenon of tunneling and programming to the charge trap layer in the selection transistor region occurs. In order to prevent this phenomenon, the tunneling layer and the charge trap layer of the selection transistor region are removed to form a MOS transistor.

도 5를 참조하면, 결과물 상에 예를 들어 산화막(260)을 형성한다. 상기 산화막(260)은 메모리 셀의 블로킹층 및 선택 트랜지스터의 게이트절연막으로 사용된다. 블로킹층은 전하트랩층(240)에 트랩된 전하가 컨크롤게이트로 이동하는 것을 방지하는 역할을 한다. 산화막(260)으로 실리콘산화막 외에 유전율이 큰 하이-케이(high-k) 물질로 형성할 수도 있다. 하이-케이 물질로는 알루미늄옥사이드(Al2O3)막, 하프늄옥사이드(HfO2), 티타늄옥사이드(TiO2), 라듐옥사이드(La2O5), 바륨지르코 늄옥사이드(BaZrO3), 탄탈륨옥사이드(Ta2O5), 지르코늄옥사이드(ZrO2), 가돌리늄옥사이드(Gd2O3), 이트륨옥사이드(Y2O3) 등이 있다.Referring to FIG. 5, for example, an oxide film 260 is formed on the resultant. The oxide layer 260 is used as a blocking layer of a memory cell and a gate insulating layer of a selection transistor. The blocking layer prevents charge trapped in the charge trap layer 240 from moving to the control gate. The oxide film 260 may be formed of a high-k material having a high dielectric constant in addition to the silicon oxide film. High-k materials include aluminum oxide (Al 2 O 3 ) film, hafnium oxide (HfO 2 ), titanium oxide (TiO 2 ), radium oxide (La 2 O 5 ), barium zirconium oxide (BaZrO 3 ), tantalum Oxide (Ta 2 O 5 ), zirconium oxide (ZrO 2 ), gadolinium oxide (Gd 2 O 3 ), yttrium oxide (Y 2 O 3 ), and the like.

다음에, 산화막(260)이 형성된 결과물 상에 게이트 도전막(270)을 형성한다. 게이트 도전막(270)은 N형 또는 일함수가 큰 P형으로 도핑된 폴리실리콘막으로 형성할 수 있으며, 경우에 따라서는 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN) 또는 텅스텐(W)과 같은 금속막으로 형성할 수도 있다. Next, a gate conductive film 270 is formed on the resultant product on which the oxide film 260 is formed. The gate conductive layer 270 may be formed of a polysilicon layer doped with an N-type or a P-type having a large work function, and in some cases, titanium nitride (TiN), tantalum nitride (TaN), or tungsten (W) It may be formed of a metal film such as.

상기 게이트 도전막(270)은 선택 트랜지스터의 게이트 및 메모리 셀의 컨트롤게이트전극이 된다. 선택 트랜지스터의 게이트가 P형인 경우에는 웰 역할을 하는 반도체층(220)의 도전형이 N형이므로 표면 채널(surface channel)이 형성되고, 선택 트랜지스터의 게이트가 N형인 경우에는 매몰 채널(buried channel)이 형성된다. 따라서, 상기 게이트 도전막(270)을 도핑되지 않은 폴리실리콘막으로 형성한 후 선택 트랜지스터 및 메모리 셀의 도전형에 따라 마스크 공정 및 이온주입을 통해 게이트 도전막(270)을 원하는 도전형으로 도핑시킬 수 있다.The gate conductive layer 270 becomes a gate of a selection transistor and a control gate electrode of a memory cell. When the gate of the selection transistor is P-type, the conductive channel of the semiconductor layer 220 serving as the well is N-type, so that a surface channel is formed. When the gate of the selection transistor is N-type, a buried channel is formed. Is formed. Therefore, after the gate conductive layer 270 is formed of an undoped polysilicon layer, the gate conductive layer 270 may be doped to a desired conductivity type through a mask process and ion implantation according to the conductivity type of the selection transistor and the memory cell. Can be.

도 6을 참조하면, 상기 게이트 도전막과 산화막을 패터닝하여 선택 트랜지스터의 게이트전극(270a)과 게이트절연막(260a)을, 그리고 메모리 셀의 컨트롤게이트전극(270b)과 블로킹층(260b)을 각각 형성한다. 이어서, 상기 폴리실리콘막(220)에 소정의 불순물이온 주입 및 활성화를 실시하여 소스/드레인(280)을 형성한다.Referring to FIG. 6, the gate conductive layer and the oxide layer are patterned to form a gate electrode 270a and a gate insulating layer 260a of a selection transistor, and a control gate electrode 270b and a blocking layer 260b of a memory cell, respectively. do. Subsequently, a predetermined impurity ion is implanted and activated into the polysilicon layer 220 to form a source / drain 280.

이렇게 제조된 본 발명의 전하트랩형 소자는 일반적인 백 바이어스(back bias)에 의한 터널링 방식이 아니라 핫 홀(hot hole)에 의한 방식으로 이레이즈 동 작이 이루어진다. 즉, 선택 트랜지스터의 게이트와 소스/드레인 사이에 적절한 바이어스를 인가하여 핫 홀이 생성되도록 하고, 생성된 핫 홀이 소스와 드레인 사이의 비트라인을 통해 이동하면서 전하트랩층에 트랩되어 있는 전자와 결합하여 이레이즈가 이루어진다. 이를 위하여 먼저, 선택 트랜지스터의 게이트(270a)에 0 ∼ -10V의 음의 바이어스를 인가하고 소스/드레인에는 0 ∼ 10V의 바이어스를 인가한다. 선택 트랜지스터의 게이트(270a)에 인가된 음(negative)의 바이어스에 의해 인버젼층(inversion layer)이 형성되고, 소스/드레인(280)에 인가된 양(positive)의 바이어스에 의해 반도체층(220)의 디플리션(depletion) 영역에서 형성된 전자-홀 쌍(EHP)이 깨지면서 핫 홀이 생성된다. 이때, 생성된 핫 홀(hot hole)은 소스 방향으로 이동해가면서 메모리 셀의 전하트랩층(240)에 프로그램되어 있던 전자와 결합함으로써 메모리 셀에 프로그램된 데이터가 이레이즈된다.The charge trapping device of the present invention manufactured as described above is erased by hot holes instead of tunneling by general back bias. That is, hot holes are generated by applying an appropriate bias between the gate and the source / drain of the select transistor, and the generated hot holes are coupled with the electrons trapped in the charge trap layer while moving through the bit line between the source and the drain. Erase is achieved. To this end, first, a negative bias of 0 to -10V is applied to the gate 270a of the select transistor, and a bias of 0 to 10V is applied to the source / drain. An inversion layer is formed by a negative bias applied to the gate 270a of the selection transistor, and the semiconductor layer 220 is formed by a positive bias applied to the source / drain 280. The electron-hole pairs (EHPs) formed in the depletion region of) are broken and hot holes are generated. At this time, the generated hot hole moves in the source direction and is coupled with electrons programmed in the charge trap layer 240 of the memory cell, thereby erasing data programmed in the memory cell.

도 7은 본 발명의 다른 실시예에 따른 전하트랩형 플래시 메모리소자의 제조방법을 설명하기 위하여 도시한 단면도이다. 첫 번째 실시예와 동일한 참조번호는 동일한 부분을 나타낸다.7 is a cross-sectional view illustrating a method of manufacturing a charge trap type flash memory device according to another embodiment of the present invention. The same reference numerals as in the first embodiment denote the same parts.

도 7을 참조하면, 플래시 메모리소자의 채널이 형성되는 웰(well)로서 작용하는 반도체층(220)을 두 층으로 형성한다. 구체적으로, 기판(200) 상에 반도체층과 기판의 전기적 절연을 위하여 절연막(210)을 형성한 다음, 절연막(210) 상에, 도전형이 서로 다른 제1 폴리실리콘막(221)과 제2 폴리실리콘막(222)을 차례로 적층하여 반도체층(220)을 형성한다. 제1 폴리실리콘막(221)은 P형 불순물로 도핑된 폴리실리콘막으로 형성하고, 제2 폴리실리콘막(222)은 N형 불순물이 도핑된 폴리실 리콘막으로 형성한다. 제1 폴리실리콘막(221)과 제2 폴리실리콘막(222)은 각각 50 ∼ 400Å 정도의 두께로 형성하며, 도핑 농도는 각각 1×1014이온/㎤ ∼1×1018이온/㎤ 정도이다. 그 외의 제조공정은 도 2 내지 도 6에 도시된 첫 번째 실시예와 유사한 방법으로 이루어진다.Referring to FIG. 7, the semiconductor layer 220 serving as a well in which the channel of the flash memory device is formed is formed in two layers. Specifically, after the insulating film 210 is formed on the substrate 200 to electrically insulate the semiconductor layer and the substrate, the first polysilicon film 221 and the second conductive layer having different conductivity types are formed on the insulating film 210. The polysilicon layer 222 is sequentially stacked to form a semiconductor layer 220. The first polysilicon film 221 is formed of a polysilicon film doped with P-type impurities, and the second polysilicon film 222 is formed of a polysilicon film doped with N-type impurities. The first polysilicon film 221 and the second polysilicon film 222 are each formed to a thickness of about 50 to 400 kPa, and the doping concentration is about 1x10 14 ions / cm 3 to 1x10 18 ions / cm 3, respectively. . The other manufacturing process is performed in a similar manner to the first embodiment shown in Figs.

플래시 메모리소자의 채널이 형성되는 상기 반도체층(220)을 서로 다른 도전형의 폴리실리콘막을 적층하여 형성할 경우, 소거(erase) 동작시 핫 홀(hot hole)의 확산길이를 증가시킬 수 있다. 즉, 반도체층을 P-폴리실리콘막(221)과 N-폴리실리콘막(222)을 적층하여 두 층으로 형성하면, P-폴리실리콘막(221)에 의해 N-폴리실콘막(222) 부분이 접합에 의한 디플리션(depletion)이 이미 발생하였기 때문에 소거 동작시 상대적으로 작은 게이트 바이어스로도 N-폴리실리콘막(222) 전체를 디플리션(fully depletion)시킬 수 있다. 또한, 선택 트랜지스터에서 GIDL에 의해 발생한 홀이 N-폴리실리콘막(222)에 있는 전자들과 재결합할 확률이 낮으므로, 메모리 셀의 전하트랩층(240)에 트랩된 전자와 재결합을 하게 된다. 따라서 소거 동작이 용이해진다. 또한, 게이트 바이어스를 증가시킬 경우 N-폴리실리콘막(222)과 P-폴리실리콘막(221) 사이에 디플리션된 부분에서 전자-홀 쌍이 깨지게 되면 이때 발생한 홀들이 전하트랩층에 트랩되어 있는 전자와 재결합하므로 소거 측면에서 유리하게 작용한다.When the semiconductor layer 220 in which the channel of the flash memory device is formed is formed by stacking polysilicon films having different conductivity types, the diffusion length of the hot holes may be increased during the erase operation. That is, when the semiconductor layer is formed by stacking the P-polysilicon film 221 and the N-polysilicon film 222 into two layers, the portion of the N-polysilicon film 222 is formed by the P-polysilicon film 221. Since depletion due to the junction has already occurred, the entire N-polysilicon film 222 can be fully depleted even with a relatively small gate bias during the erase operation. In addition, since the hole generated by the GIDL in the select transistor is less likely to recombine with the electrons in the N-polysilicon layer 222, the holes are recombined with the electrons trapped in the charge trap layer 240 of the memory cell. Therefore, the erase operation becomes easy. In addition, when the gate bias is increased, when the electron-hole pair is broken in the depleted portion between the N-polysilicon film 222 and the P-polysilicon film 221, holes generated at this time are trapped in the charge trap layer. Recombination with the electrons is advantageous in terms of erasure.

상술한 본 발명에 의한 전하트랩형 플래시 메모리소자 및 그 제조방법에 따르면, 기판 상에 절연막으로 격리된 반도체층을 형성하고 반도체층 상에 전하트랩 층을 포함하는 메모리 셀을 형성한다. 따라서, 보다 단순화되고 용이한 공정으로 메모리 소자를 제조할 수 있으며, 핫 홀에 의한 이레이즈 방식을 적용하여 프로그램/이레이즈 윈도우를 증가시킬 수 있다.According to the above-described charge trap type flash memory device and a method of manufacturing the same, a semiconductor layer isolated with an insulating film is formed on a substrate, and a memory cell including a charge trap layer is formed on the semiconductor layer. Accordingly, the memory device may be manufactured by a simpler and easier process, and the program / erase window may be increased by applying an erase method by hot holes.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

도 1은 전하트랩층을 갖는 플래시 메모리소자의 일 예를 도시한 단면도이다.1 is a cross-sectional view illustrating an example of a flash memory device having a charge trap layer.

도 2 내지 도 6은 본 발명의 일 실시예에 따른 전하트랩형 플래시 메모리소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.2 to 6 are cross-sectional views illustrating a method of manufacturing a charge trap type flash memory device according to an embodiment of the present invention.

도 7은 본 발명의 다른 실시예에 따른 전하트랩형 플래시 메모리소자의 제조방법을 설명하기 위하여 도시한 단면도이다.7 is a cross-sectional view illustrating a method of manufacturing a charge trap type flash memory device according to another embodiment of the present invention.

Claims (16)

기판;Board; 상기 기판 상에 형성된 절연막;An insulating film formed on the substrate; 셀 영역의 상기 절연막 상에 형성된 반도체층; 및A semiconductor layer formed on the insulating film in the cell region; And 상기 반도체층 상에 배치된 선택 트랜지스터 및 메모리 셀들을 포함하는 것을 특징으로 하는 플래시 메모리소자.And a select transistor and memory cells disposed on the semiconductor layer. 제1항에 있어서,The method of claim 1, 상기 반도체층은 N형의 불순물이 1×1014이온/㎤ ∼1×1018이온/㎤의 농도로 도핑된 폴리실리콘막으로 이루어진 것을 특징으로 하는 플래시 메모리소자.And the semiconductor layer is made of a polysilicon film doped with N-type impurities at a concentration of 1 × 10 14 ions / cm 3 to 1 × 10 18 ions / cm 3. 제1항에 있어서,The method of claim 1, 상기 반도체층은 P형의 불순물이 도핑된 제1 폴리실리콘막과 N형의 불순물이 도핑된 제2 폴리실리콘막이 차례로 적층된 것을 특징으로 하는 플래시 메모리소자.And the semiconductor layer comprises a first polysilicon film doped with P-type impurities and a second polysilicon film doped with N-type impurities in that order. 제3항에 있어서,The method of claim 3, 상기 제1 또는 제2 폴리실리콘막은 1×1014이온/㎤ ∼1×1018이온/㎤의 농도로 도핑된 것을 특징으로 하는 플래시 메모리소자.And the first or second polysilicon film is doped at a concentration of 1 × 10 14 ions / cm 3 to 1 × 10 18 ions / cm 3. 제1항에 있어서,The method of claim 1, 상기 메모리 셀은 상기 반도체층 상에 차례로 적층된 터널링층, 전하트랩층, 블로킹층 및 컨트롤게이트전극을 포함하여 이루어진 것을 특징으로 하는 플래시 메모리소자.And the memory cell includes a tunneling layer, a charge trap layer, a blocking layer, and a control gate electrode sequentially stacked on the semiconductor layer. 제1항에 있어서,The method of claim 1, 상기 선택 트랜지스터는 상기 반도체층 상에 적층된 게이트절연막, 및The selection transistor includes a gate insulating layer stacked on the semiconductor layer, and 상기 게이트절연막 상에 배치된 게이트전극을 구비하는 모스(MOS)형 트랜지스터인 것을 특징으로 하는 플래시 메모리소자.And a MOS transistor having a gate electrode disposed on the gate insulating film. 기판 상에 제1 절연막 및 반도체층을 차례로 형성하는 단계;Sequentially forming a first insulating film and a semiconductor layer on the substrate; 상기 반도체층 상에 메모리 셀의 터널링층 및 전하트랩층을 형성하는 단계;Forming a tunneling layer and a charge trap layer of a memory cell on the semiconductor layer; 상기 터널링층 및 전하트랩층이 형성된 결과물 상에 선택 트랜지스터의 게이트절연막 및 메모리 셀의 블로킹층으로 사용될 제2 절연막을 형성하는 단계;Forming a second insulating film to be used as a gate insulating film of a selection transistor and a blocking layer of a memory cell on a resultant product of the tunneling layer and the charge trap layer; 상기 제2 절연막 상에 게이트도전막을 형성하는 단계; 및Forming a gate conductive film on the second insulating film; And 상기 게이트도전막, 제2 절연막, 전하트랩층 및 터널링층을 패터닝하여 선택 트랜지스터 및 메모리 셀의 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.Patterning the gate conductive layer, the second insulating layer, the charge trap layer, and the tunneling layer to form a gate stack of a selection transistor and a memory cell. 제7항에 있어서,The method of claim 7, wherein 상기 반도체층은 N형의 불순물이 1×1014이온/㎤ ∼1×1018이온/㎤의 농도로 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.And the semiconductor layer is formed of a polysilicon film doped with an N-type impurity at a concentration of 1 × 10 14 ions / cm 3 to 1 × 10 18 ions / cm 3. 제8항에 있어서,The method of claim 8, 상기 반도체층은 100 ∼ 600Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.And the semiconductor layer is formed to a thickness of 100 to 600 GHz. 제7항에 있어서,The method of claim 7, wherein 상기 반도체층은 P형의 불순물이 도핑된 제1 폴리실리콘막과 N형의 불순물이 도핑된 제2 폴리실리콘막을 적층하여 형성하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.And the semiconductor layer is formed by laminating a first polysilicon film doped with P-type impurities and a second polysilicon film doped with N-type impurities. 제10항에 있어서,The method of claim 10, 상기 제1 또는 제2 폴리실리콘막은 1×1014이온/㎤ ∼1×1018이온/㎤의 농도로 도핑된 것을 특징으로 하는 플래시 메모리소자의 제조방법.Wherein the first or second polysilicon film is doped at a concentration of 1 × 10 14 ions / cm 3 to 1 × 10 18 ions / cm 3. 제10항에 있어서,The method of claim 10, 상기 제1 또는 제2 폴리실리콘막은 50 ∼ 400Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.And the first or second polysilicon film is formed to a thickness of 50 to 400 GPa. 제7항에 있어서,The method of claim 7, wherein 상기 기판 상에 제1 절연막 및 반도체층을 형성하는 단계 후,After forming a first insulating film and a semiconductor layer on the substrate, 상기 반도체층에 소자분리영역을 한정하는 소자분리막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.And forming a device isolation film defining a device isolation region in the semiconductor layer. 제13항에 있어서,The method of claim 13, 상기 소자분리막을 형성하는 단계는,Forming the device isolation film, 비활성영역의 상기 반도체층을 식각하는 단계와,Etching the semiconductor layer in the inactive region; 상기 반도체층이 식각된 영역을 절연막으로 매립하는 단계, 및Filling a region in which the semiconductor layer is etched with an insulating film, and 상기 절연막을 평탄화하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.Planarizing the insulating film to form an isolation layer. 제7항에 있어서,The method of claim 7, wherein 상기 반도체층 상에 메모리 셀의 터널링층 및 전하트랩층을 형성하는 단계는,Forming the tunneling layer and the charge trap layer of the memory cell on the semiconductor layer, 상기 반도체층 상에 터널링층 및 전하트랩층을 형성하는 단계와,Forming a tunneling layer and a charge trap layer on the semiconductor layer; 선택 트랜지스터가 형성될 영역의 상기 터널링층 및 전하트랩층을 제거하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.Removing the tunneling layer and the charge trap layer in the region where the select transistor is to be formed. 제7항에 있어서,The method of claim 7, wherein 상기 게이트도전막은 일함수가 큰 P형 도펀트가 도핑된 폴리실리콘막 또는 금속으로 형성하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.And the gate conductive film is formed of a polysilicon film or a metal doped with a P-type dopant having a large work function.
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