KR20100103145A - 반도체 메모리 장치의 초기화 회로 - Google Patents

반도체 메모리 장치의 초기화 회로 Download PDF

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Abstract

본 발명의 반도체 메모리 장치의 초기화 회로는, 스캔 인에이블 신호와 리셋 제어 신호에 응답하여 주변회로 리셋 신호를 생성하는 리셋 제어부; 상기 스캔 인에이블 신호와 상기 리셋 제어 신호에 응답하여 쉬프팅 신호를 생성하는 스캔 테스트 제어부; 및 상기 스캔 인에이블 신호, 상기 주변회로 리셋 신호 및 클럭 인에이블 신호에 응답하여 온 다이 터미네이션 동작을 수행하는 온 다이 터미네이션 동작부;를 포함한다.
반도체 메모리 장치, 초기화, 바운더리 스캔 테스트

Description

반도체 메모리 장치의 초기화 회로{Initializing Circuit in Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 초기화 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 데이터를 입력 받는 핀 및 입력 버퍼의 불량 여부를 판단하는 데이터 입력 테스트로서, 바운더리 스캔 테스트(Boundary Scan Test)라는 기술을 활용한다. 이는 복수 개의 입력 데이터는 각각의 입력 핀을 통해 한 비트씩 입력되고 이후 버퍼링 및 래치되어 반도체 메모리 장치의 내부로 전달되는데, 이 때 래치 단계까지 데이터가 정확히 전달되었는지를 파악할 필요가 있기 때문에 활용되는 기술이다. 반도체 메모리 장치는 바운더리 스캔 테스트 동작시, 래치된 각각의 데이터를 직렬로 한 비트씩 출력하는 동작을 수행한다.
상기 바운더리 스캔 테스트 동작은 반도체 메모리 장치의 초기화 회로의 제어에 따라 수행된다. 여기에서, 반도체 메모리 장치의 초기화 회로는, 외부로부터 입력되는 스캔 인에이블 신호와 리셋 신호 및 클럭 인에이블 신호에 응답하여, 주변회로의 각 영역을 초기화시키기 위한 주변회로 리셋 신호를 생성하는 회로로서, 바운더리 스캔 테스트시에는 각 데이터가 직렬로 한 비트씩 출력되도록 제어하는 쉬프팅 신호를 인에이블 시키는 동작을 수행한다. 한편, 상기 반도체 메모리 장치의 초기화 회로는 커맨드와 어드레스에 대한 온 다이 터미네이션(On Die Termination, 이하, ODT) 값 설정 동작 및 ODT 캘리브레이션(Calibration) 동작 또한 수행하도록 구성된다.
종래의 반도체 메모리 장치의 초기화 회로는, 스캔 인에이블 신호가 디스에이블 된 상태, 즉 바운더리 스캔 테스트가 수행되지 않는 상태에서, 리셋 제어 신호가 인에이블 되어야만 주변회로 리셋 신호를 인에이블 시키도록 구성되어 있었다. 그런데, 이와 같이 반드시 주변회로의 리셋 동작을 먼저 실시하고, 이후에 바운더리 스캔 테스트를 실시하여야만 정상적인 동작이 수행되므로, 바운더리 스캔 테스트에 소요되는 시간이 증가할 수 밖에 없게 된다.
또한, 종래의 반도체 메모리 장치의 초기화 회로는, 바운더리 스캔 테스트가 수행되는 상태에서, ODT 설정 및 캘리브레이션 동작이 지속적으로 수행되도록 설정되어 있었다. 이는 불필요한 전류 소비를 유발하였으며, 결과적으로 반도체 메모리 장치의 저전력화 구현을 저해하는 요인으로서 작용하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 바운더리 스캔 테스트에 드는 시간을 감소시키는 반도체 메모리 장치의 초기화 회로를 제공하는 데에 그 기술적 과제가 있다.
또한, 본 발명은 불필요한 전류 소비를 억제하는 반도체 메모리 장치의 초기화 회로를 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 초기화 회로는, 스캔 인에이블 신호와 리셋 제어 신호에 응답하여 주변회로 리셋 신호를 생성하는 리셋 제어부; 상기 스캔 인에이블 신호와 상기 리셋 제어 신호에 응답하여 쉬프팅 신호를 생성하는 스캔 테스트 제어부; 및 상기 스캔 인에이블 신호, 상기 주변회로 리셋 신호 및 클럭 인에이블 신호에 응답하여 온 다이 터미네이션 동작을 수행하는 온 다이 터미네이션 동작부;를 포함한다.
본 발명의 반도체 메모리 장치의 초기화 회로는, 스캔 인에이블 신호 또는 리셋 제어 신호의 인에이블 여부에 응답하여 주변회로 리셋 신호를 인에이블 시킴으로써, 바운더리 스캔 테스트의 시간을 감소시키는 효과를 창출한다.
또한 본 발명의 반도체 메모리 장치의 초기화 회로는, 바운더리 스캔 테스트시에는 온 다이 터미네이션 동작을 중지시킴으로써, 불필요한 전류 소비를 억제하 여 저전력화 구현을 용이하게 하는 효과를 창출한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 초기화 회로의 구성을 나타낸 블록도이다.
도시한 것과 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 초기화 회로는, 스캔 인에이블 신호(sen)와 리셋 제어 신호(r_ctrl)에 응답하여 주변회로 리셋 신호(p_rst)를 생성하는 리셋 제어부(10); 상기 스캔 인에이블 신호(sen)와 상기 리셋 제어 신호(r_ctrl)에 응답하여 쉬프팅 신호(shft)를 생성하는 스캔 테스트 제어부(20); 및 상기 스캔 인에이블 신호(sen), 상기 주변회로 리셋 신호(p_rst) 및 클럭 인에이블 신호(clken)에 응답하여 ODT 동작을 수행하는 ODT 동작부(30);를 포함한다.
상기 스캔 인에이블 신호(sen), 상기 리셋 제어 신호(r_ctrl) 및 상기 클럭 인에이블 신호(clken)는 각각 외부로부터 입력되어 버퍼링 및 구동된 후 상기 초기화 회로에 전달된다. 상기 쉬프팅 신호(shft)는 바운더리 스캔 테스트시 각 데이터가 직렬로 한 비트씩 출력되도록 제어하는 기능을 수행하는 신호이다.
상기 ODT 동작부(30)는, 상기 스캔 인에이블 신호(sen) 및 상기 주변회로 리셋 신호(p_rst)에 응답하여 ODT 캘리브레이션 동작을 수행하여 P 코드(pc<1:n>)와 n 코드(nc<1:n>)를 생성하는 ODT 측정부(310); 및 상기 스캔 인에이블 신호(sen), 상기 주변회로 리셋 신호(p_rst) 및 상기 클럭 인에이블 신호(clken)에 응답하여 ODT 인에이블 신호(odten)와 저항값 설정 신호(rsset)를 생성하는 ODT 설정부(320);를 포함한다.
상기 리셋 제어부(10)는 오어(OR) 연산을 수행하도록 구성되며, 이에 따라 상기 스캔 인에이블 신호(sen)와 상기 리셋 제어 신호(r_ctrl) 중 어느 하나의 신호가 인에이블 되면 상기 주변회로 리셋 신호(p_rst)를 인에이블 시키는 동작을 수행한다. 이와 같은 동작에 의해, 상기 스캔 인에이블 신호(sen)가 상기 리셋 제어 신호(r_ctrl)보다 늦게 인에이블 되어야만 할 필요가 없어지게 되므로, 상기 반도체 메모리 장치에 대한 바운더리 스캔 테스트에 소요되는 시간이 감소 가능하게 된다.
또한, 상기 스캔 테스트 제어부(20)는 앤드(AND) 연산을 수행하도록 구성되며, 이에 따라 상기 스캔 인에이블 신호(sen)와 상기 리셋 제어 신호(r_ctrl)가 둘 다 인에이블 되는 구간에서, 상기 쉬프팅 신호(shft)를 인에이블 시키는 동작을 수행한다.
상기 ODT 동작부(30)의 상기 ODT 측정부(310)와 상기 ODT 설정부(320)는 상기 주변회로 리셋 신호(p_rst)를 시작 신호로서 활용하여 상기 주변회로 리셋 신호(p_rst)가 인에이블 되면 동작을 시작한다. 그러나, 상기 ODT 동작부(30)의 상기 ODT 측정부(310)와 상기 ODT 설정부(320)는 상기 스캔 인에이블 신호(sen)가 인에이블 되면 동작을 중지하도록 구성된다. 이처럼, 상기 임의의 신호의 인에이블 여부에 따라 동작을 중지하는 구성은 당업자라면 용이하게 실시할 수 있는 사항에 해 당한다.
종래에는, 바운더리 스캔 테스트 동작시 ODT 동작이 필요하지 않음에도, 반도체 메모리 장치의 표준 규격에 따라, 상기 ODT 동작부(30)가 ODT 동작을 수행하도록 설정되어 있었다. 그러나, 본 발명에 의하면 상기 ODT 동작부(30)는 상기 스캔 인에이블 신호(sen)가 인에이블 되는 경우, 즉 바운더리 스캔 테스트가 실시되는 경우, 동작을 중지하게 된다. 이에 따라, 상기 ODT 동작부(30)가 불필요하게 소비하던 전류의 흐름이 억제 가능하게 되고, 결과적으로 반도체 메모리 장치의 전력 손실이 감소하게 된다.
도 2는 도 1에 도시한 리셋 제어부의 상세 구성도이다.
도시한 바와 같이, 상기 리셋 제어부(10)는, 상기 스캔 인에이블 신호(sen)와 상기 리셋 제어 신호(r_ctrl)를 입력 받는 노어게이트(NR); 및 상기 노어게이트(NR)의 출력 신호를 입력 받아 상기 주변회로 리셋 신호(p_rst)를 생성하는 제 1 인버터(IV1);를 포함한다.
이와 같은 구성에 의해, 상기 리셋 제어부(10)는 앞서 언급한 것처럼 상기 스캔 인에이블 신호(sen)와 상기 리셋 제어 신호(r_ctrl)를 오어 연산하여 상기 주변회로 리셋 신호(p_rst)를 생성한다.
도 3은 도 1에 도시한 스캔 테스트 제어부의 상세 구성도이다.
도시한 것과 같이, 상기 스캔 테스트 제어부(20)는, 상기 스캔 인에이블 신호(sen)와 상기 리셋 제어 신호(r_ctrl)를 입력 받는 낸드게이트(ND); 및 상기 낸드게이트(ND)의 출력 신호를 입력 받아 상기 쉬프팅 신호(shft)를 출력하는 제 2 인버터(IV2);를 포함한다.
이와 같은 구성에 의해, 상기 스캔 테스트 제어부(20)는 앞서 언급한 것처럼 상기 스캔 인에이블 신호(sen)와 상기 리셋 제어 신호(r_ctrl)를 앤드 연산하여 상기 쉬프팅 신호(shft)를 생성한다.
도 4는 도 1에 도시한 반도체 메모리 장치의 초기화 회로의 동작을 설명하기 위한 타이밍도이다.
도면을 참조하면, 상기 스캔 인에이블 신호(sen)와 상기 리셋 제어 신호(r_ctrl)를 오어 연산하여 생성한 상기 주변회로 리셋 신호(p_rst)의 파형을 확인할 수 있다. 여기에서는 상기 스캔 인에이블 신호(sen)보다 상기 리셋 제어 신호(r_ctrl)가 먼저 인에이블 되는 것을 예로 들어 나타내었으나, 반대로 상기 리셋 제어 신호(r_ctrl)가 상기 스캔 인에이블 신호(sen)보다 먼저 인에이블 되는 경우에도, 상기 주변회로 리셋 신호(p_rst)는 상기 리셋 제어 신호(r_ctrl)의 인에이블 타이밍에 동기하여 인에이블 될 수 있다. 이에 따라, 주변회로의 리셋 이후에 바운더리 스캔 테스트를 실시할 필요가 없어지므로, 바운더리 스캔 테스트의 소요 시간이 짧아지게 된다.
또한 도면에는, 상기 ODT 인에이블 신호(odten)가 상기 주변회로 리셋 신호(p_rst)가 인에이블 됨에 따라 인에이블 되고, 상기 스캔 인에이블 신호(sen)가 인에이블 됨에 따라 디스에이블 되는 것이 도시되어 있다. 즉, 상기 ODT 동작부(30)는 상기 스캔 인에이블 신호(sen)에 의해 동작이 중지되며, 이에 따라 바운더리 스캔 테스트시 불필요한 ODT 동작이 중지되어, 전류 소모가 감소되는 이점이 발생하게 된다.
상술한 바와 같이, 본 발명의 반도체 메모리 장치의 초기화 회로는, 리셋 제어 신호와 스캔 인에이블 신호를 오어 조합하여 주변회로의 리셋 동작을 수행함으로써, 리셋 제어 신호가 인에이블 되기 이전에도 스캔 인에이블 신호가 인에이블 가능하게 하여, 바운더리 스캔 테스트에 소요되는 시간을 감소시키는 이점을 획득한다.
또한, 본 발명의 반도체 메모리 장치의 초기화 회로는, 바운더리 스캔 테스트시 ODT 동작을 중지시킴으로써, 불필요하게 발생하던 전류의 흐름을 억제하여, 반도체 메모리 장치의 저전력화 구현을 용이하게 할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 초기화 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 리셋 제어부의 상세 구성도,
도 3은 도 1에 도시한 스캔 테스트 제어부의 상세 구성도,
도 4는 도 1에 반도체 메모리 장치의 초기화 회로의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 리셋 제어부 20 : 스캔 테스트 제어부
30 : ODT 동작부

Claims (6)

  1. 스캔 인에이블 신호와 리셋 제어 신호에 응답하여 주변회로 리셋 신호를 생성하는 리셋 제어부;
    상기 스캔 인에이블 신호와 상기 리셋 제어 신호에 응답하여 쉬프팅 신호를 생성하는 스캔 테스트 제어부; 및
    상기 스캔 인에이블 신호, 상기 주변회로 리셋 신호 및 클럭 인에이블 신호에 응답하여 온 다이 터미네이션 동작을 수행하는 온 다이 터미네이션 동작부;
    를 포함하는 반도체 메모리 장치의 초기화 회로.
  2. 제 1 항에 있어서,
    상기 스캔 인에이블 신호, 상기 리셋 제어 신호 및 상기 클럭 인에이블 신호는 각각 외부로부터 입력되어 버퍼링 및 구동된 신호인 것을 특징으로 하는 반도체 메모리 장치의 초기화 회로.
  3. 제 1 항에 있어서,
    상기 리셋 제어부는 상기 스캔 인에이블 신호와 상기 리셋 제어 신호를 오어 연산하여 상기 주변회로 리셋 신호를 생성하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 초기화 회로.
  4. 제 1 항에 있어서,
    상기 스캔 테스트 제어부는 상기 스캔 인에이블 신호와 상기 리셋 제어 신호를 앤드 연산하여 상기 쉬프팅 신호를 생성하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 초기화 회로.
  5. 제 1 항에 있어서,
    상기 온 다이 터미네이션 동작부는,
    상기 스캔 인에이블 신호 및 상기 주변회로 리셋 신호에 응답하여 온 다이 터미네이션 캘리브레이션 동작을 수행하여 코드 신호를 생성하는 온 다이 터미네이션 측정부; 및
    상기 스캔 인에이블 신호, 상기 주변회로 리셋 신호 및 상기 클럭 인에이블 신호에 응답하여 온 다이 터미네이션 인에이블 신호와 저항값 설정 신호를 생성하는 온 다이 터미네이션 설정부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 초기화 회로.
  6. 제 5 항에 있어서,
    상기 온 다이 터미네이션 측정부와 상기 온 다이 터미네이션 설정부는, 상기 주변회로 리셋 신호가 인에이블 되면 동작을 시작하고, 상기 스캔 인에이블 신호가 인에이블 되면 동작을 중지하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 초기화 회로.
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KR20140045119A (ko) * 2012-10-08 2014-04-16 삼성전자주식회사 시스템 온 칩의 초기화 장치
WO2020240228A1 (en) * 2019-05-31 2020-12-03 Micron Technology, Inc. Direct memory access using jtag cell addressing

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