KR20100102422A - 스페이서 패터닝 공정을 이용한 콘택홀 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 미세 콘택홀 형성에 관한 것으로, 종래의 리플로우 공정을 개선한 스페이서 패터닝 공정을 사용하며 피식각층 상부에 제1 및 제2의 라인 앤 스페이스 패턴을 형성하는 단계, 상기 라인 패턴 측벽에 스페이서를 형성하여 하단의 피식각층을 식각하여 미세 콘택홀을 형성하는 단계를 포함하며, 스페이서를 균일하게 증착하여 콘택홀의 크기를 균일하게 형성할 수 있고 더욱 미세한 패턴 형성에 유리한 효과를 제공한다.

미세 콘택홀, SPT(Spacer patterning technology)

Description

스페이서 패터닝 공정을 이용한 콘택홀 형성 방법{Method for manufacturing contact hole using spacer patterning technology}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 미세 패턴을 형성함에 있어서 기존의 레지스트 리플로우(Resist reflow) 방식의 단점을 보완하기 위하여 스페이서 패터닝 공정을 이용함으로써 균일한 콘택홀을 형성하는 기술에 대하여 개시한다.

반도체 소자를 제조함에 있어 가장 중요한 것 중 하나는 웨이퍼와 같은 반도체 기판 상에 정확한 회로 패턴을 형성하는 것이다. 통상적으로 회로 패턴을 형성하기 위해 포토 리소그래피 공정이 사용되고 있다. 상기 포토 공정은 빛을 받으면 화학적 성질이 변하는 물질인 포토레지스트를 기판 상에 도포하는 포토레지스트 도포 공정, 상기 포토레지스트가 도포된 기판을 원하는 패턴의 그려진 레티클의 하부에 위치시킨 후 레티클의 상부에 소정 파장을 갖는 빛을 조사하여 상기 레티클의 패턴이 그대로 상기 기판 상의 포토레지스트에 전사되도록 하는 노광 공정, 상기 포토레지스트에 전사된 패턴이 외부로 드러나도록 상기 기판 상에 현상액을 공급하여 상기 기판을 현상하는 현상 공정 및, 상기 노광 및 현상 공정 전후에 있어서 상 기 기판을 가열하는 베이킹 공정 등을 포함한다. 따라서 포토 공정 이후에 포토레지스트 패턴을 마스크로 하여 에칭(etching)등의 후속 공정을 진행함으로써 기판 상에 원하는 회로 패턴을 형성할 수 있다.

전자 산업이 발전함에 따라 더욱 빠른 처리 속도와 많은 데이타 저장이 가능한 반도체 소자를 제조하기 위하여 집적도를 더욱 향상시키려는 여러 방법이 개발되고 있으며, 리소그래피 분야에서도 높은 해상도를 갖는 노광장비와 광에 민감한 포토레지스트 조성물에 관한 연구가 진행중에 있다. 특히 최소 피치(pitch)를 가지는 구조에 대한 패턴의 치수 정밀도를 높이려는 노력이 수반되고 있다. 그러나 급격히 감소된 디자인 룰(Design rule)에 따라 현재의 노광 장비로 해상하는 데에 어려움을 겪고 있으며 광에 민감한 포토레지스트를 사용할 경우 복잡한 부가 공정이 수반되는 단점이 있다.

현재의 해상한계를 극복하기 위해서 개발된 기술로서 레지스트 리플로우(Resist reflow) 기술이 있다. 패턴을 형성하는 포토레지스트를 가열하여 유동할 수 있도록 하여, 원하는 선폭(CD)을 갖는 라인 앤 스페이스(L/S) 또는 원하는 크기의 콘택홀을 형성하는 방법이다. 이를 간략히 설명하면 다음과 같다. 최종 L/S 패턴의 선폭 또는 콘택홀을 원하는 크기보다 더 크게 초기 포토레지스트 패턴을 형성한 후 포토레지스트의 유리이전온도(glass transition temperature) 이상의 온도로 가열하여 상기 포토레지스트 패턴의 포토레지스트를 유동, 즉 리플로우가 가능하게 한다. 즉, 가열에 의하여 포토레지스트의 점도가 감소되고 이로 인하여 포토레지스트가 리플로우하게 되어 L/S 패턴의 선폭 또는 콘택홀의 크기가 감소하여 원하는 미세패턴을 얻을수 있는 기술이다.

그러나 이 리플로우 공정도 선폭의 크기에 따라 레지스트(PR)가 흐르는 정도의 변화로 인해 미세패턴 선폭의 균일성이 좋지 않으며 선폭이 매우 작아짐에 따라 리플로우도 한계에 부딪히고 있는 상황이다.

전술한 종래의 문제점을 해결하기 위하여, 본 발명은 리소그래피 기술을 통한 미세패턴 형성시 스페이서 공정을 이용하여 매우 세밀한 콘택홀을 형성하고 공정을 단순화 하기 위한 반도체 소자의 제조 방법을 제공한다.

본 발명에 따른 반도체 소자 제조 방법은, 피식각층이 형성된 반도체 기판 상부에 감광막을 도포하고 제1 및 제2 마스크로 노광 및 현상하여 제1 패턴을 형성하는 단계와 상기 제1 패턴 측벽에 스페이서를 형성하여 제2 패턴을 형성하는 단계, 상기 제2 패턴을 배리어로 하단의 피식각층을 식각하는 단계를 포함하는 것을 특징으로 한다.

여기서, 상기 피식각층은 제1 산화막, 아모르퍼스 카본, 제2 산화막, 실리콘 옥시나이트라이드의 적층 구조로 형성되며, 제1 및 제2 산화막은 PE-TEOS를 사용하고, 상기 피식각층 상부에 반사방지막을 도포하는 것을 특징으로 한다.

이때, 상기 제1 및 제2 마스크는 라인 앤 스페이스(line and space) 형태인 것, 상기 노광 공정은 I-line, KrF, ArF, ArFi, EUV 의 노광장비로 실시하고 상기 제1 패턴을 형성한 후 상기 제1 패턴을 마스크로 하단의 반사방지막을 식각하는 것을 더 포함하는 것을 특징으로 한다.

그리고, 상기 제2 패턴을 형성하는 단계는 전면에 스페이서 물질을 매립하는 단계와 상기 스페이서 물질을 이방성 식각하고 잔류하는 스페이서 물질을 제거하는 단계를 포함하며, 상기 제2 패턴을 배리어로 하단의 피식각층을 식각하는 단계 이후에 형성된 제1 산화막과 아모르퍼스 카본의 적층 구조의 상부에 잔류하는 피식각층을 제거하여 미세 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 한다.

본 발명은 미세 패턴을 형성하는 과정에서 균일하게 증착되는 스페이서를 사용함으로써 콘택홀 사이즈의 균일성을 개선할 수 있으며, 스페이서의 두께를 조절하여 30nm 보다 작은 미세 콘택홀을 형성할 수 있다.

또한, 기존 스페이서 공정과 비교하여 공정의 스텝수를 줄여 단순화하기 때문에 생산 수율이 높아지는 장점이 있다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 1a 내지 도 1e 는 본 발명의 패턴형성 과정을 나타낸 단면도이며 도 2a 내지 도 2e 는 도 1a 내지 도 1e 를 위에서 본 평면도를 나타낸다.

도 1a 를 참조하면, 반도체 기판(100) 상부에 제1 산화막(102), 아모르퍼스 카본(a-C)(104), 제2 산화막(106), 질화막(108), 반사방지막(110)을 순차적으로 그증착한다. 이때 제1 및 제2 산화막은 PE-TEOS로 형성하는 것이 바람직하다. 그 다음 전면에 감광막(미도시)을 도포하고 상부에 라인 앤 스페이스(L/S) 형태의 마스크로 감광막을 노광하여 제1 감광막 패턴(112)을 형성한다.

도 2b 를 참조하면, 콘택홀을 형성하기 위하여 도 1a 에서 형성된 제1 감광 막 패턴(112)을 교차하도록 상부에 다른 라인 앤 스페이스 형태의 마스크(미도시)를 형성한다. 그 다음, 노광 및 현상 공정을 실시하여 제2 감광막 패턴(114)을 형성하면 도 2b 와 같이 제1 감광막 패턴(112)과 제2 감광막 패턴(114)이 사선 방향으로 교차하는 제1 패턴(115)이 형성되며, 교차하지 않고 비워진 부분이 이후 콘택홀이 형성될 공간이 된다. 이때, 제1 감광막 패턴(112)과 제2 감광막 패턴(114)을 형성하기 위하여 노광할 시는 I-line, KrF, ArFi, EUV 의 노광장비를 사용하는 것이 바람직하다.

도 3a 를 참조하면, 상기 제1 패턴(115)을 식각마스크로 하단의 반사방지막(110)을 식각하여 반사방지막 패턴(110a)을 형성한다.

도 4a 를 참조하면, 도 3a 에서 형성된 반사방지막 패턴(110a)과 제1 패턴(115)의 적층구조 및 실리콘 옥시나이트라이드(108) 전면에 스페이서 물질(미도시)을 도포하고, 상기 스페이서 물질에 대한 이방성 식각을 실시한 후 반사방지막 패턴(110a)과 제1 패턴(115)의 적층구조 측벽에 스페이서(120)를 증착하여 제2 패턴(117)을 형성한다.

도 5a 를 참조하면, 상기 제2 패턴(117)을 식각마스크로 하단의 실리콘 옥시나이트라이드(108), 제2 산화막(108), a-C(104) 및 제1 산화막(102)을 순차적으로 식각하고, 형성된 패턴의 상부를 a-C(104)이 일정부분 남도록 에치백으로 제거하여 제1 산화막 패턴(102a) 및 a-C 패턴(104a)의 적층구조를 형성한다. 이는 식각마진을 위해 제1 산화막 패턴(102a) 상부에 a-C 패턴(104a)을 남기는 것이며, 이후 스트립 공정으로 제거하게 된다. 즉, 도 5b 와 같이 제1 패턴(115)의 라인이 교차하 지 않는 영역이 스페이서(120)의 두께만큼 줄어든 미세 콘택홀(130)이 형성된다. 본 발명에 따라 균일한 콘택홀을 형성하기 위해서는 상기 도 4a 의 제1 산화막 패턴(102a)과 a-C(104a) 패턴의 적층구조 측벽에 형성되는 스페이서(120)의 두께를 균일하게 증착하는 것이 중요하며, 스페이서(120)의 두께를 조절함에 따라서 콘택홀의 크기를 더욱 미세하게 할 수 있는 특징을 가진다.

본 발명에 따라 콘택홀을 형성하는 방법은, 기존의 스페이서 패터닝 공정에서 파티션(partition)(본 발명에서는 제3 패턴)을 제거한 후 스페이서로만 식각하는 것과 비교하여 공정 수가 줄어드는 장점이 있다. 또한, 스페이서를 균일하게 증착하여 콘택홀의 균일성을 증가시킬 수 있어 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다. 본 발명은 디램(DRAM)뿐만 아니라 플래시 메모리(Flash memory), 에스램(SRAM), 로직(LOGIC)의 반도체 소자 패턴 형성에도 사용할 수 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

도 1a 내지 도 5a 는 본 발명의 콘택홀 형성을 나타낸 공정 단면도.

도 1b 내지 도 5b 는 도 1a 내지 도 5a 의 각각의 평면도.

Claims (5)

1. 반도체 기판 상부에 형성된 피식각층 전면에 반사방지막을 증착한 후 감광막을 도포하는 단계;

   서로 교차하는 제1 및 제2 마스크로 순차 노광한 다음 현상하여 형성한 제1 패턴을 마스크로 하단의 반사방지막을 식각하는 단계;

   상기 제1 패턴 전면에 스페이서 물질을 도포한 후 이방성 식각하여 제2 패턴을 형성하는 단계;

   상기 제2 패턴을 배리어로 하단의 피식각층을 식각하는 단계; 및

   상기 피식각층을 식각하여 미세콘택홀을 형성하는 단계

   를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
2. 제 1항에 있어서, 상기 피식각층은 제1 산화막, 아모르퍼스 카본(a-Carbon), 제2 산화막, 실리콘 산화질화막(SiON)의 적층 구조로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
3. 제 2항에 있어서, 제1 및 제2 산화막은 PE-TEOS 를 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
4. 제 1항에 있어서, 상기 제1 및 제2 마스크는 사선 방향으로 교차하는 라인 앤 스페이스(line and space) 형태인 것을 특징으로 하는 반도체 소자 제조 방법.
5. 제 1항에 있어서, 상기 노광 공정은 I-line, KrF, ArF, ArFi, EUV 의 노광장비로 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.

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