KR20100095900A - Method for manufacturing vertical type non-volatile memory device - Google Patents

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손용훈
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Abstract

PURPOSE: A method for manufacturing a vertical nonvolatile memory device is provided to control the profile of source/drain regions by controlling the thickness of insulation layers arranged on the outermost and lowermost parts thereof. CONSTITUTION: Semiconductor patterns(120), insulation layers, gate patterns, and opening units are formed on a substrate. The semiconductor patterns are vertically formed on the substrate. The insulation layers and the gate patterns are alternatively laminated on the substrate to surround the semiconductor patterns. The opening units penetrate through the insulation layers to expose the substrate. Ions are implanted to the substrate exposed by the openings and the upper side of each semiconductor pattern. Source/drain regions(140,142) are formed on the upper and lower sides of each semiconductor pattern with a thermal process.

Description

수직형 비휘발성 메모리 소자의 제조 방법{Method for manufacturing vertical type non-volatile memory device}Method for manufacturing vertical type non-volatile memory device

본 발명은 수직형 비휘발성 메모리 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 소오스/드레인 영역들의 프로파일을 조절할 수 있는 수직형 비휘발성 메모리 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a vertical nonvolatile memory device, and more particularly, to a method of manufacturing a vertical nonvolatile memory device capable of adjusting a profile of source / drain regions.

반도체 메모리소자들은 크게 휘발성 메모리 소자 및 비휘발성 메모리 소자로 분류될 수 있다. 상기 비휘발성 메모리 소자로는 플래시 메모리 소자로 대표될 수 있다. 최근에는 단위 셀의 크기를 줄이기 위해 게이트 구조를 수직하게 적층/형성하는 플래시메모리 셀 제조 기술이 제안된 바 있다. Semiconductor memory devices may be classified into volatile memory devices and nonvolatile memory devices. The nonvolatile memory device may be represented by a flash memory device. Recently, in order to reduce the size of a unit cell, a flash memory cell manufacturing technology for vertically stacking / forming a gate structure has been proposed.

그러나, 플래시 메모리 소자는 상부 및 하부 소오스/드레인 영역들을 형성하는 공정들 간의 오차와 상기 공정들 사이에 수행되는 고온 공정 등으로 상기 소오스/드레인 영역들 간의 프로파일을 조절하기 어렵다. However, it is difficult for a flash memory device to adjust a profile between the source / drain regions due to an error between processes for forming upper and lower source / drain regions and a high temperature process performed between the processes.

본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 한 번의 이온주입 공정 및 확산 공정으로 소오스/드레인 영역들을 형성할 수 있는 수직형 비휘발성 메모리 소자의 제조 방법을 제공하는데 있다. SUMMARY OF THE INVENTION The present invention has been made in an effort to improve the above-described problems of the related art, and provides a method of manufacturing a vertical nonvolatile memory device capable of forming source / drain regions in one ion implantation process and a diffusion process. have.

또한, 본 발명이 이루고자 하는 기술적 과제는 소오스/드레인 영역들의 프로파일을 조절할 수 있는 수직형 비휘발성 메모리 소자의 제조 방법을 제공하는데 있다. Another object of the present invention is to provide a method of manufacturing a vertical nonvolatile memory device capable of adjusting a profile of source / drain regions.

상기 기술적 과제를 달성하기 위하여 본 발명의 실시 예에 따른 수직형 비휘발성 메모리 소자의 제조 방법은, 기판에 반도체 패턴들, 절연막들, 게이트 패턴들 및 개구부들을 형성한다. 상기 반도체 패턴들은 상기 기판에 수직하게 형성한다. 상기 절연막들 및 상기 게이트 패턴들은 상기 기판에 상기 반도체 패턴들을 감싸도록 번갈아 적층하여 형성한다. 상기 개구부들은 상기 기판이 노출되게 상기 절연막들을 관통하여 형성한다. 상기 각 반도체 패턴들의 상부 및 상기 노출된 기판 부분들에 이온주입 공정을 수행한다. 상기 최상부 및 최하부 절연막들과 대응하는 상기 각 반도체 패턴들의 상부 및 하부 부분에 열처리 공정으로 소오스/드레인 영역들을 형성한다. 상기 최상부 및 최하부 절연막들의 두께를 조절하여 상기 소오스/드레인 영역들의 프로파일을 조절한다.In order to achieve the above technical problem, a method of manufacturing a vertical nonvolatile memory device according to an embodiment of the present invention forms semiconductor patterns, insulating layers, gate patterns, and openings in a substrate. The semiconductor patterns are formed perpendicular to the substrate. The insulating layers and the gate patterns are alternately stacked to surround the semiconductor patterns on the substrate. The openings are formed through the insulating layers to expose the substrate. An ion implantation process is performed on the upper portions of the semiconductor patterns and the exposed substrate portions. Source / drain regions are formed on the upper and lower portions of the semiconductor patterns corresponding to the uppermost and lowermost insulating layers by a heat treatment process. The thickness of the top and bottom insulating layers is adjusted to control the profile of the source / drain regions.

상기 반도체 패턴들, 상기 절연막들, 상기 게이트 패턴들 및 상기 개구부들 을 형성하는 것은, 상기 기판에 상기 절연막들 및 희생막들을 번갈아 적층시킬 수 있다. 상기 적층된 절연막들 및 상기 희생막들을 관통하는 다수의 반도체 패턴들을 형성할 수 있다. 상기 기판이 노출되게 상기 절연막들 및 상기 희생막들의 일부분들을 식각하여 개구부들을 형성할 수 있다. 상기 희생막들을 제거하여 상기 절연막들 사이에 다수의 요부를 형성할 수 있다. 상기 각 요부들 내에 게이트 패턴들을 형성할 수 있다. Forming the semiconductor patterns, the insulating layers, the gate patterns, and the openings may alternately stack the insulating layers and the sacrificial layers on the substrate. A plurality of semiconductor patterns penetrating the stacked insulating layers and the sacrificial layers may be formed. Openings may be formed by etching portions of the insulating layers and the sacrificial layers to expose the substrate. A plurality of recesses may be formed between the insulating layers by removing the sacrificial layers. Gate patterns may be formed in the recesses.

상기 반도체 패턴들을 형성하는 것은, 상기 기판이 노출되게 상기 절연막들 및 상기 희생막들의 일부분을 식각하여 다수의 개구부를 형성할 수 있다. 상기 개구부들 내부에 P형 불순물이 도핑된 폴리실리콘을 형성할 수 있다. 상기 폴리실리콘을 열처리하여 상기 폴리실리콘을 예비 단결정 반도체 패턴으로 전환시킬 수 있다. 상기 예비 단결정 반도체 패턴을 평탄화하여 단결정의 상기 반도체 패턴들을 형성할 수 있다. The forming of the semiconductor patterns may form a plurality of openings by etching portions of the insulating layers and the sacrificial layers to expose the substrate. Polysilicon doped with P-type impurities may be formed in the openings. The polysilicon may be heat-treated to convert the polysilicon into a preliminary single crystal semiconductor pattern. The preliminary single crystal semiconductor pattern may be planarized to form the single crystal semiconductor patterns.

상기 게이트 패턴들을 형성하는 것은, 상기 기판, 상기 요부들, 상기 반도체 패턴 부분들 및 상기 절연막들의 표면에 터널산화막, 전하저장막 및 블로킹절연막을 순차적으로 형성할 수 있다. 상기 개구부들 내에 상기 요부들을 채우도록 도전막을 형성할 수 있다. 상기 기판이 노출되게 상기 개구부들 내부의 상기 도전막, 상기 터널산화막, 상기 전하저장막 및 상기 블로킹절연막을 제거할 수 있다. Forming the gate patterns may sequentially form a tunnel oxide film, a charge storage film, and a blocking insulating film on surfaces of the substrate, the recesses, the semiconductor pattern portions, and the insulating films. A conductive film may be formed to fill the recesses in the openings. The conductive layer, the tunnel oxide layer, the charge storage layer, and the blocking insulating layer in the openings may be removed to expose the substrate.

상기 터널 산화막은 실리콘 산화물로 형성할 수 있다. 상기 전하저장막은 실리콘 질화물 또는 금속 산화물로 형성할 수 있다. 상기 블로킹절연막은 실리콘 산화물 또는 금속 산화물로 형성할 수 있다. 상기 도전막은 폴리실리콘, 텅스텐 및 구리 중 어느 하나로 형성할 수 있다. The tunnel oxide layer may be formed of silicon oxide. The charge storage layer may be formed of silicon nitride or metal oxide. The blocking insulating layer may be formed of silicon oxide or metal oxide. The conductive film may be formed of any one of polysilicon, tungsten, and copper.

상기 소오스/드레인 영역들은 N형 불순물을 주입하여 형성할 수 있다. The source / drain regions may be formed by implanting N-type impurities.

상기 기판은 단결정 반도체으로 형성하고, 상기 절연막은 상기 희생막에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. The substrate may be formed of a single crystal semiconductor, and the insulating layer may be formed of a material having an etching selectivity with respect to the sacrificial layer.

상기 절연막은 실리콘 산화물로 형성할 수 있다. 상기 희생막은 실리콘 질화물로 형성할 수 있다.The insulating layer may be formed of silicon oxide. The sacrificial layer may be formed of silicon nitride.

상기 소오스/드레인 영역들을 형성한 후, 상기 개구부들의 내부에 분리용 절연막 패턴을 형성할 수 있다. 상기 분리용 절연막 패턴은 실리콘 산화물로 형성할 수 있다.After forming the source / drain regions, a separation insulating layer pattern may be formed in the openings. The insulating insulating pattern may be formed of silicon oxide.

상기 게이트 패턴들은 50 ∼ 80nm로 이격되게 형성할 수 있다. The gate patterns may be formed to be spaced apart from 50 to 80nm.

본 발명은 기판 상에 수직하게 배치되는 다수의 단결정 반도체 패턴들을 형성할 수 있다. 상기 기판 상에 상기 반도체 패턴들을 감싸도록 번갈아 가며 절연층들 및 게이트 패턴들을 형성할 수 있다. 상기 기판이 노출되게 개구부들을 형성할 수 있다. 상기 노출된 기판 부분들 및 상기 단결정 반도체 패턴들의 상부에 이온주입 공정으로 동시에 불순물을 주입할 수 있다. 열처리 공정으로 상기 불순물들을 확산시켜 상기 최상부 및 최하부 절연막들과 대응하는 상기 반도체 패턴들의 상부 및 하부 부분에 소오스/드레인 영역들을 형성할 수 있다. 상기 최상부 및 최하부에 배치되는 절연막들의 두께를 조절하여 상기 소오스/드레인 영역들의 프로파일을 조절할 수 있다. The present invention can form a plurality of single crystal semiconductor patterns disposed vertically on a substrate. Insulating layers and gate patterns may be alternately formed on the substrate to surround the semiconductor patterns. Openings may be formed to expose the substrate. Impurities may be simultaneously implanted into the exposed substrate portions and the single crystal semiconductor patterns by an ion implantation process. The impurities may be diffused by a heat treatment process to form source / drain regions in upper and lower portions of the semiconductor patterns corresponding to the upper and lower insulating layers. Profiles of the source / drain regions may be adjusted by controlling thicknesses of the insulating layers disposed at the top and bottom thereof.

이하, 첨부된 도면들을 참조하여 본 발명의 실시 예들에 따른 수직형 비휘발성 메모리 소자의 제조 방법에 대하여 상세하게 설명한다. 그러나, 본 발명이 하기의 실시 예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 수직형 비휘발성 메모리 소자의 제조 방법을 다양한 다른 형태로 구현할 수 있을 것이다. Hereinafter, a method of manufacturing a vertical nonvolatile memory device according to embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the following embodiments, and those of ordinary skill in the art will appreciate the method of manufacturing the vertical nonvolatile memory device according to the present invention without departing from the technical spirit of the present invention. It can be implemented in various other forms.

도 1은 본 발명의 실시예에 따른 수직형 비휘발성 메모리 소자를 도시한 사시도이다.1 is a perspective view illustrating a vertical nonvolatile memory device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 실시예에 따른 수직형 비휘발성 메모리 소자는 기판(100), 단결정 반도체 패턴들(120), 게이트 패턴들(136) 및 상기 각 단결정 반도체 패턴들(120)의 상부 및 하부에 각각 배치된 제1 및 제2소오스/드레인 영역들(140, 142)을 포함할 수 있다. Referring to FIG. 1, a vertical nonvolatile memory device according to an exemplary embodiment of the present invention may include a substrate 100, single crystal semiconductor patterns 120, gate patterns 136, and each of the single crystal semiconductor patterns 120. The first and second source / drain regions 140 and 142 may be disposed at upper and lower portions, respectively.

상기 기판(100)은 단결정의 반도체 물질로 이루어지며, 예를 들어, 단결정 실리콘으로 이루어질 수 있다.The substrate 100 is made of a single crystal semiconductor material, for example, may be made of single crystal silicon.

상기 단결정 반도체 패턴들(120)은 상기 기판(100) 상에 수직하게 필러 형상으로 배치될 수 있다. 상기 반도체 패턴들(120)은 상기 기판(100) 상에 제1 방향 및 상기 제1 방향과 수직한 제2 방향으로 각각 일정 간격을 가지면서 규칙적으로 배치될 수 있다. The single crystal semiconductor patterns 120 may be disposed in a pillar shape on the substrate 100. The semiconductor patterns 120 may be regularly arranged on the substrate 100 at regular intervals in a first direction and a second direction perpendicular to the first direction.

상기 하나의 반도체 패턴(120)에는 다수의 게이트 패턴들(136a ∼ 136f)들이 수직 방향으로 이격되게 배열될 수 있다. 상기 게이트 패턴들(136)은 절연막들 및 도전막을 포함하여 이루어질 수 있다. 상기 절연막들 터널 산화막(126), 전하저장막(128), 블로킹절연막(130) 및 도전막 패턴(132)을 포함할 수 있다. 상기 터널 산화막(126)은 실리콘 산화물로 형성할 수 있다. 상기 전하저장막(128)은 전하를 트랩핑할 수 있는 물질인 실리콘 질화물 또는 금속 산화물로 형성할 수 있다. 상기 블로킹절연막(130)은 실리콘 산화물 또는 금속 산화물로 형성할 수 있다. 바람직하게, 상기 절연막은 산화막/질화막/산화막의 ONO 구조를 갖게 형성할 수 있다. 상기 도전막 패턴들(132)은, 예를 들어, 폴리실리콘으로 형성할 수 있다. 또한, 상기 도전막 패턴들(132)은 텅스텐(W) 또는 구리(Cu)로 형성할 수 있다. 상기 터널 산화막(126), 전하저장막(128), 블로킹절연막(130) 및 도전막 패턴(132)은 다수의 게이트 패턴들(136a ∼ 136f)들 사이에 배치되는 절연막 패턴(110a ∼ 110g)에 의해 구획되며, 각 층별로 연결되게 형성할 수 있다.A plurality of gate patterns 136a to 136f may be arranged in the semiconductor pattern 120 to be spaced apart in the vertical direction. The gate patterns 136 may include insulating layers and conductive layers. The insulating layers may include a tunnel oxide layer 126, a charge storage layer 128, a blocking insulating layer 130, and a conductive layer pattern 132. The tunnel oxide layer 126 may be formed of silicon oxide. The charge storage layer 128 may be formed of silicon nitride or metal oxide, which is a material capable of trapping charge. The blocking insulating layer 130 may be formed of silicon oxide or metal oxide. Preferably, the insulating film may be formed to have an ONO structure of an oxide film / nitride film / oxide film. The conductive layer patterns 132 may be formed of, for example, polysilicon. In addition, the conductive layer patterns 132 may be formed of tungsten (W) or copper (Cu). The tunnel oxide layer 126, the charge storage layer 128, the blocking insulating layer 130, and the conductive layer pattern 132 may be formed on the insulating layer patterns 110a through 110g disposed between the plurality of gate patterns 136a through 136f. Partitioned by, can be formed to be connected to each layer.

상기 최상부 및 최하부에 배치되는 게이트 패턴들(136f, 136a)은 선택 게이트 패턴일 수 있다. 상기 최상부 및 최하부에 배치되는 게이트 패턴들(136f, 136a) 사이에 배치되는 게이트 패턴들(136b ∼ 136e)은 콘트롤 게이트 패턴들 일 수 있다. 상기 최하부에 배치되는 게이트 패턴(132a)은 접지 선택 라인(Ground select line)으로 사용될 수 있으며, 상기 최상부에 배치되는 게이트 패턴(132f)은 스트링 선택 라인(String select line)으로 사용될 수 있다. 상기 게이트 패턴들은 30 ∼ 50nm의 길이로 이격되게 형성될 수 있다. The gate patterns 136f and 136a disposed at the uppermost and lowermost portions may be selection gate patterns. The gate patterns 136b to 136e disposed between the top and bottom gate patterns 136f and 136a may be control gate patterns. The lowermost gate pattern 132a may be used as a ground select line, and the uppermost gate pattern 132f may be used as a string select line. The gate patterns may be formed to be spaced apart in a length of 30 to 50nm.

서로 다른 층의 상기 게이트 패턴들(136b ∼ 136e)을 절연시키기 위하여, 상기 적층된 게이트 패턴들(136a ∼ 136f) 사이에는 절연막 패턴들(110a ∼ 110g)이 구비될 수 있다. 상기 절연막 패턴들(110)은 실리콘 질화물로 이루어질 수 있다. 상기 절연막 패턴들(110a ∼ 110g)은 상기 게이트 패턴들(136a ∼ 136f)의 상,하부면을 지지하면서 상기 각 반도체 패턴들(120)의 측벽과 접하는 형상을 갖는다. 상기 게이트 패턴들(136a ∼ 136f)은 도시된 게이트 패턴들의 수보다 더 많은 수로 적층될 수 있다. Insulating patterns 110a to 110g may be provided between the stacked gate patterns 136a to 136f to insulate the gate patterns 136b to 136e of different layers. The insulating layer patterns 110 may be formed of silicon nitride. The insulating layer patterns 110a to 110g may be in contact with sidewalls of the semiconductor patterns 120 while supporting upper and lower surfaces of the gate patterns 136a to 136f. The gate patterns 136a to 136f may be stacked in a larger number than the illustrated gate patterns.

상기 제1 및 제2소오스/드레인 영역들(140, 142)은 상기 각 단결정 반도체 패턴들(120)의 상부 및 하부에 배치될 수 있다. 상기 제1 및 제2소오스/드레인 영역들(140, 142)은 N형의 불순물이 도핑되어 형성될 수 있다. 상기 제1 및 제2소오스/드레인 영역들(140, 142)은 외측에 배치되는 상기 최상부 및 최하부의 절연막 패턴들(110g, 110a)과 대응하는 프로파일을 가질 수 있다. 따라서, 상기 제1 및 제2소오스/드레인 영역들(140, 142)의 프로파일은 상기 최상부 및 최하부 절연막 패턴들(110g, 110a)의 두께에 따라 조절될 수 있다.The first and second source / drain regions 140 and 142 may be disposed above and below the single crystal semiconductor patterns 120. The first and second source / drain regions 140 and 142 may be formed by doping with N-type impurities. The first and second source / drain regions 140 and 142 may have a profile corresponding to the top and bottom insulating layer patterns 110g and 110a disposed on the outside. Accordingly, profiles of the first and second source / drain regions 140 and 142 may be adjusted according to thicknesses of the upper and lower insulating layer patterns 110g and 110a.

상기 절연막 패턴들(110a ∼ 110g)은 30 ∼ 50nm의 두께를 가질 수 있다. 이에 따라, 상기 게이트 패턴들(136a ∼ 136f)은 30 ∼ 50nm의 매우 좁은 간격으로 배치될 수 있다. 이와 같이, 상기 게이트 패턴들(136a ∼ 136f) 사이 간격이 좁음에 따라, 상기 각 게이트 패턴들(136a ∼ 136f)에 인가되는 접압 차이에 의해 상기 콘트롤 게이트 패턴들(136b ∼ 136e) 하부의 상기 반도체 패턴(120) 부분에는 N형의 채널 반전층들(미도시)이 형성될 수 있다. 또한, 상기 게이트 패턴들(136a ∼ 136f) 사이, 즉, 상기 채널 반전층들 사이에는 N형의 소오스/드레인 반전층들(미도시)이 형성될 수 있다. 상기 채널 반전층들 및 상기 소오스/드레인 반전층들은 서 로 전기적으로 접속되어 상기 반도체 패턴과 다른 도전형을 갖는 반전층(미도시)이 형성될 수 있다. 따라서, 상기 제1 및 제2소오스/드레인 영역들(140, 142)은 전기적으로 연결될 수 있다. The insulating layer patterns 110a to 110g may have a thickness of 30 to 50 nm. Accordingly, the gate patterns 136a to 136f may be arranged at very narrow intervals of 30 to 50 nm. As described above, as the gap between the gate patterns 136a through 136f is narrowed, the semiconductor under the control gate patterns 136b through 136e due to the voltage difference applied to the gate patterns 136a through 136f. N-type channel inversion layers (not shown) may be formed in the pattern 120. In addition, N-type source / drain inversion layers (not shown) may be formed between the gate patterns 136a to 136f, that is, between the channel inversion layers. The channel inversion layers and the source / drain inversion layers may be electrically connected to each other to form an inversion layer (not shown) having a conductivity type different from that of the semiconductor pattern. Thus, the first and second source / drain regions 140 and 142 may be electrically connected to each other.

상기 제1방향으로 배열된 상기 단결정 반도체 패턴(120)들, 게이트 패턴들(136a ∼ 136f) 및 상기 절연막 패턴(110)들 사이에는 분리용 절연막 패턴들(144)이 구비될 수 있다. Separation insulating layer patterns 144 may be provided between the single crystal semiconductor patterns 120, the gate patterns 136a to 136f, and the insulating layer patterns 110 arranged in the first direction.

상기 제1소오스/드레인 영역(140)을 포함하는 상기 단결정 반도체 패턴(120)들 및 상기 최상부 절연막(110g) 상에는 제2방향으로 비트 라인(146)들이 배치될 수 있다. Bit lines 146 may be disposed in a second direction on the single crystal semiconductor patterns 120 including the first source / drain regions 140 and the top insulating layer 110g.

도 2 내지 도 20은 본 발명의 실시예에 따른 수직형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정별 도면들이다. 2 to 20 are process diagrams for describing a method of manufacturing a vertical nonvolatile memory device according to an exemplary embodiment of the present invention.

도 2를 참조하면, 단결정 실리콘으로 이루어진 기판(100) 상에 절연막들(102) 및 희생막들(104)을 수직방향으로 번갈아 적층할 수 있다. 상기 적층된 구조물의 최하부, 즉, 상기 기판(100) 상에는 절연막(102a)이 형성될 수 있으며, 최상부에는 희생막(104g)이 형성될 수 있다. 경우에 따라, 상기 기판(100) 상에는 희생막이 형성될 수 있으며, 최상부에는 절연막이 형성될 수 있다.Referring to FIG. 2, the insulating layers 102 and the sacrificial layers 104 may be alternately stacked in the vertical direction on the substrate 100 made of single crystal silicon. An insulating layer 102a may be formed on the lowermost part of the stacked structure, that is, the substrate 100, and a sacrificial layer 104g may be formed on the top thereof. In some cases, a sacrificial layer may be formed on the substrate 100, and an insulating layer may be formed on the top thereof.

상기 절연막들(102) 및 상기 희생막들(104)은 화학기상증착 공정을 통해 형성할 수 있다. 상기 희생막들(104)은 후속 공정에서 제거되며, 일부분은 선택 게이트 패턴들 및 콘트롤 게이트 패턴들이 형성될 부분일 수 있다. 이에 따라, 상기 희생막들(104)은, 바람직하게, 상기 선택 게이트 패턴 및 상기 콘트롤 게이트 패턴의 유효 길이(Effective length)와 같거나 더 두껍게 형성할 수 있다. 상기 절연막들(102)은 후속 공정에서 형성되는 게이트 패턴들 사이에 배치되어 층간절연막으로 역할할 수 있다. 상기 절연막들(102)은 30 ∼ 50nm의 두께를 갖게 형성할 수 있다. 즉, 게이트 패턴들은 30 ∼ 50nm의 길이로 이격되게 형성될 수 있다. The insulating layers 102 and the sacrificial layers 104 may be formed through a chemical vapor deposition process. The sacrificial layers 104 may be removed in a subsequent process, and a portion may be a portion where select gate patterns and control gate patterns are to be formed. Accordingly, the sacrificial layers 104 may be formed to be equal to or larger than an effective length of the selection gate pattern and the control gate pattern. The insulating layers 102 may be disposed between gate patterns formed in a subsequent process to serve as an interlayer insulating layer. The insulating layers 102 may be formed to have a thickness of 30 to 50 nm. That is, the gate patterns may be formed to be spaced apart in the length of 30 to 50nm.

상기 희생막들(104)은 단결정 실리콘으로 이루어진 상기 기판(100) 및 상기 절연막들(102)과 각각 식각 선택비를 갖는 물질로 형성할 수 있다. 또한, 상기 희생막들(104)은 습식 식각 공정을 통해 용이하게 제거될 수 있는 물질로 형성할 수 있다. 예를 들어, 상기 희생막들(104)은 실리콘 질화물로 형성할 수 있으며, 상기 절연막들(102)은 실리콘 산화물로 형성할 수 있다.The sacrificial layers 104 may be formed of a material having an etch selectivity with each of the substrate 100 and the insulating layers 102 made of single crystal silicon. In addition, the sacrificial layers 104 may be formed of a material that can be easily removed through a wet etching process. For example, the sacrificial layers 104 may be formed of silicon nitride, and the insulating layers 102 may be formed of silicon oxide.

상기 희생막들(104)이 제거된 부위에 게이트 패턴들이 형성되므로, 적층되는 상기 희생막들(104) 및 상기 절연막들(102)의 수는 상기 게이트 패턴들의 수와 동일하거나 더 많을 수 있다. Since the gate patterns are formed at the portions where the sacrificial layers 104 are removed, the number of the sacrificial layers 104 and the insulating layers 102 that are stacked may be equal to or greater than the number of the gate patterns.

상기 절연막들(102) 중 최상부 및 최하부에 배치되는 절연막(102g, 102a)들은 다른 절연막(102b ∼ 102f)들과 다른 두께를 가질 수 있다. 예를 들어, 상기 최하부에 배치되는 절연막(102a)은 상기 다른 절연막(102b ∼ 102g)들보다 얇은 두께를 가질 수 있다. 또한, 상기 최상부에 배치되는 절연막(102g)은 상기 다른 절연막(102a ∼ 102f)들보다 두꺼운 두께를 가질 수 있다. 이는, 후속 공정에서 상기 최상부 절연막(102g) 및 최하부 절연막(102a)과 대응하는 반도체 패턴 부분에 형성되는 제1 및 제2소오스/드레인 영역들의 프로파일을 조절하기 위해서일 수 있다. 즉, 상기 최상부 및 최하부 절연막(102g, 102a)의 두께를 조절하여 대응하는 상기 제1 및 제2소오스/드레인 영역들의 프로파일을 동일하게 형성하거나 다르게 형성할 수 있다. The insulating layers 102g and 102a disposed at the uppermost and lowermost portions of the insulating layers 102 may have different thicknesses from those of the other insulating layers 102b to 102f. For example, the insulating layer 102a disposed at the lowermost portion may have a thickness thinner than those of the other insulating layers 102b to 102g. In addition, the insulating layer 102g disposed on the uppermost portion may have a thickness thicker than those of the other insulating layers 102a to 102f. This may be to adjust the profile of the first and second source / drain regions formed in the semiconductor pattern portion corresponding to the top insulating layer 102g and the bottom insulating layer 102a in a subsequent process. That is, the thicknesses of the top and bottom insulating layers 102g and 102a may be adjusted to form the same or different profiles of the first and second source / drain regions.

도 3 및 상기 도 3의 사시도인 도 4를 참조하면, 최상부에 배치되는 상기 희생막 상에 제1마스크패턴(미도시)을 형성할 수 있다. Referring to FIG. 3 and FIG. 4, which is a perspective view of FIG. 3, a first mask pattern (not shown) may be formed on the sacrificial layer disposed on the uppermost portion.

상기 제1마스크패턴을 식각 마스크로 상기 희생막들 및 상기 절연막들의 일부분을 순차적으로 식각하여 제1개구부(114)들을 형성할 수 있다. 상기 제1개구부(114)들은 상기 기판(100)의 표면이 노출되도록 형성할 수 있다. 상기 제1개구부(114)들의 형성에 의해 상기 절연막들 및 상기 희생막들은 절연막 패턴들(106) 및 희생막 패턴들(108)로 전환될 수 있다. The first openings 114 may be formed by sequentially etching the sacrificial layers and a portion of the insulating layers using the first mask pattern as an etching mask. The first openings 114 may be formed to expose the surface of the substrate 100. The insulating layers and the sacrificial layers may be converted into the insulating layer patterns 106 and the sacrificial layer patterns 108 by forming the first openings 114.

상기 제1개구부(114)들은 후속 공정에서 액티브 영역을 제공하는 반도체 패턴이 형성될 영역일 수 있다. 따라서, 상기 제1개구부(114)들은 제1방향 및 상기 제1방향과 수직한 제2방향으로 각각 규칙적인 배열을 갖도록 형성할 수 있다. The first openings 114 may be regions in which a semiconductor pattern for providing an active region is to be formed in a subsequent process. Accordingly, the first openings 114 may be formed to have a regular arrangement in a first direction and in a second direction perpendicular to the first direction.

도 5를 참조하면, 상기 제1개구부(114)들의 내부를 채우도록 P형 불순물이 도핑된 폴리실리콘 패턴(116)을 형성할 수 있다. 상기 폴리실리콘 패턴(116)들은 채널이 형성되는 액티브 영역으로 사용될 수 있다.Referring to FIG. 5, a polysilicon pattern 116 doped with P-type impurities may be formed to fill the insides of the first openings 114. The polysilicon patterns 116 may be used as an active region in which a channel is formed.

상기 폴리실리콘 패턴(116)은 화학기상증착 공정으로 폴리실리콘막을 형성한 후, 상기 최상부에 배치되는 희생막(108g)의 상부면이 노출되도록 상기 폴리실리콘막을 연마하여 형성할 수 있다. 상기 P형 불순물은 상기 폴리실리콘을 형성하는 화학기상증착 공정 시에 인시튜(In-situ)로 도핑함으로써 형성할 수도 있다. 상기 제1개구부(114)들의 내부에는 상기 폴리실리콘을 대신하여 비정질 실리콘막을 형성할 수 있다. The polysilicon pattern 116 may be formed by forming a polysilicon film by a chemical vapor deposition process, and then polishing the polysilicon film so that the top surface of the sacrificial film 108g disposed at the top thereof is exposed. The P-type impurity may be formed by doping in-situ during the chemical vapor deposition process of forming the polysilicon. An amorphous silicon film may be formed in the first openings 114 in place of the polysilicon.

도 6을 참조하면, 상기 P형 불순물이 주입된 폴리실리콘 패턴을 예비 단결정 실리콘 패턴(118)으로 전환시킬 수 있다. 상기 전환은 열처리 공정을 이용하여 수행할 수 있다. Referring to FIG. 6, the polysilicon pattern into which the P-type impurity is implanted may be converted into the preliminary single crystal silicon pattern 118. The conversion can be performed using a heat treatment process.

상기 열처리는 상기 폴리실리콘 패턴 또는 비정질 실리콘막의 결함을 제거하기 위하여 수행할 수 있다. 자세하게, 상기 채널이 형성되는 액티브 영역으로 폴리실리콘 또는 비정질 실리콘이 사용되는 경우, 상기 비정질 실리콘 및 폴리실리콘은 무수한 결함(defect)을 가지고 있어 채널의 기능이 저하될 수 있다. 즉, 상기 비정질 실리콘은 결정질이 아니기 때문에 무수한 결함이 존재할 수 있다. 또한, 상기 폴리실리콘은 다수의 그레인(Grain)이 존재함에 따라 상기 그레인들 사이의 경계 부분(Grain boundary)에서 다수의 결함이 존재할 수 있다. 따라서, 상기 비정질 실리콘 또는 폴리실리콘을 단결정 실리콘으로 전환하는 경우, 채널의 기능을 향상시킬 수 있다.The heat treatment may be performed to remove defects of the polysilicon pattern or the amorphous silicon film. In detail, when polysilicon or amorphous silicon is used as the active region in which the channel is formed, the amorphous silicon and polysilicon have a myriad of defects, and thus the function of the channel may be degraded. That is, because the amorphous silicon is not crystalline, there may be a myriad of defects. In addition, the polysilicon may have a plurality of defects at the grain boundary between the grains as the grains exist. Therefore, when converting the amorphous silicon or polysilicon into single crystal silicon, it is possible to improve the function of the channel.

상기 열처리 공정은, 예를 들어, 레이저 빔을 이용하여 수행할 수 있다. 상기 전환은 다음과 같은 방법으로 수행할 수 있다. 상기 폴리실리콘 패턴에 상기 레이저 빔을 조사하여 고상의 상기 폴리실리콘 패턴을 용융시켜 액상으로 상전이시킬 수 있다. 상기 폴리실리콘 패턴은 상부 표면으로부터 상기 제1개구부(114) 저면에 위치하는 상기 기판(100)의 상부 표면까지 액상으로 상전이될 수 있다. 상기 레이저 빔을 조사할 때 상기 기판(100)을 가열하는 것이 바람직할 수 있다. 이는, 상기 기판(100)을 가열하는 것은 상기 레이저 빔을 조사하여 상기 폴리실리콘 패턴을 상 전이시킬 때 상기 상전이가 일어나는 부위의 박막에서 온도 구배를 감소시키기 위함이다. The heat treatment process may be performed using, for example, a laser beam. The conversion can be performed in the following manner. The polysilicon pattern may be irradiated with the laser beam to melt the polysilicon pattern in a solid state to phase change into a liquid phase. The polysilicon pattern may be phase-transformed into a liquid phase from an upper surface to an upper surface of the substrate 100 positioned at the bottom of the first opening 114. It may be desirable to heat the substrate 100 when irradiating the laser beam. This is because the heating of the substrate 100 is to reduce the temperature gradient in the thin film of the site where the phase transition occurs when the laser beam is irradiated to phase shift the polysilicon pattern.

이후, 상기 용융된 폴리실리콘을 경화시켜 필러 형상의 예비 단결정 반도체 패턴(118)을 형성할 수 있다. 이때, 상기 단결정 구조를 갖는 상기 기판(100)은 씨드(Seed)로 작용하고, 그 결과, 상기 P형 불순물이 주입된 폴리실리콘막의 결정 구조는 단결정으로 전환될 수 있다. Thereafter, the molten polysilicon may be cured to form a preliminary single crystal semiconductor pattern 118 having a filler shape. In this case, the substrate 100 having the single crystal structure serves as a seed, and as a result, the crystal structure of the polysilicon film into which the P-type impurity is implanted may be converted into a single crystal.

상기 예비 단결정 반도체 패턴(118)은 상기 폴리실리콘 패턴에 비해 높이가 다소 감소(shrink)될 수 있고 상부면이 굴곡을 가질 수 있다. The preliminary single crystal semiconductor pattern 118 may be slightly shrunk in height compared to the polysilicon pattern, and may have a curved upper surface.

도 7을 참조하면, 상기 최상부 절연막(106g)이 노출되도록 상기 예비 단결정 반도체 패턴의 상부면 및 최상부 희생막을 연마하여 상기 절연막 패턴(106)들 및 상기 희생막 패턴(108)들을 관통하는 다수의 단결정 반도체 패턴(120)을 형성할 수 있다. Referring to FIG. 7, the top surface and the top sacrificial layer of the preliminary single crystal semiconductor pattern are polished to expose the top insulating layer 106g, and a plurality of single crystals penetrating the insulating layer patterns 106 and the sacrificial layer patterns 108 are formed. The semiconductor pattern 120 may be formed.

도 8 및 상기 도 8의 사시도인 도 9를 참조하면, 상기 반도체 패턴(116) 및 상기 최상부 절연막 패턴(106g) 상에 상기 반도체 패턴(120)들 사이의 일부분을 노출시키는 제2마스크패턴(미도시)을 형성할 수 있다. 8 and 8, a second mask pattern exposing a portion between the semiconductor patterns 120 on the semiconductor pattern 116 and the uppermost insulating layer pattern 106g (not shown). May be formed).

상기 제2마스크패턴을 식각 마스크로 상기 노출된 부분의 상기 절연막 패턴들(106) 및 상기 희생막 패턴들(108)을 식각하여 제2개구부(122)들을 형성할 수 있다. 상기 제2개구부(122)들은 상기 기판(100)의 상면이 노출되도록 형성할 수 있다. 상기 제2개구부(122)들은 상기 희생막 패턴들(112)을 제거하기 위하여 습식 식각액이 침투되는 공간을 제공하기 위하여 형성할 수 있다. 따라서, 상기 제2개구 부(122)들은 후속 공정에서 상기 습식 식각액으로 상기 희생막 패턴(112)들을 용이하게 제거할 수 있도록 다양한 영역에 다양한 형상으로 형성될 수 있다. Second openings 122 may be formed by etching the insulating layer patterns 106 and the sacrificial layer patterns 108 of the exposed portion using the second mask pattern as an etching mask. The second openings 122 may be formed to expose the top surface of the substrate 100. The second openings 122 may be formed to provide a space in which the wet etchant penetrates to remove the sacrificial layer patterns 112. Accordingly, the second openings 122 may be formed in various shapes in various regions so that the sacrificial layer patterns 112 may be easily removed by the wet etching solution in a subsequent process.

도 10 및 도 10의 사시도인 도 11을 참조하면, 상기 제2개구부(120)들에 의해 측벽이 노출된 상기 희생막 패턴들을 습식 식각 공정을 통하여 선택적으로 제거할 수 있다.Referring to FIG. 11, which is a perspective view of FIGS. 10 and 10, the sacrificial layer patterns exposed by sidewalls of the second openings 120 may be selectively removed through a wet etching process.

상기 식각 공정으로 상기 반도체 패턴(116)들의 측벽에는 일정 간격으로 이격된 상기 절연막 패턴들(110)이 잔류될 수 있다. 또한, 상기 식각 공정으로 상기 희생막 패턴들이 배치되었었던 상기 절연막 패턴들(110) 사이에는 각각 요부(Under cut : 124)들이 형성될 수 있다. 상기 절연막 패턴들(110)에 의해 구분되는 각 층의 요부(124)들은 서로 연결될 수 있다. 상기 요부(124)들 및 노출된 상기 단결정 반도체 패턴(120) 부분들은 게이트 패턴이 형성될 부분일 수 있다. The insulating layer patterns 110 spaced at predetermined intervals may remain on sidewalls of the semiconductor patterns 116 by the etching process. In addition, undercuts 124 may be formed between the insulating layer patterns 110 where the sacrificial layer patterns are disposed in the etching process. The recessed portions 124 of each layer divided by the insulating layer patterns 110 may be connected to each other. The recessed portions 124 and the exposed portions of the single crystal semiconductor pattern 120 may be portions where a gate pattern is to be formed.

도 12를 참조하면, 상기 노출된 상기 단결정 반도체 패턴(120) 부분들, 기판(100) 부분들 및 상기 절연막 패턴들(110) 상에 터널 산화막(126a)을 형성할 수 있다. 상기 터널 산화막(126a)은, 예를 들어, 실리콘 산화물로 형성할 수 있다. 상기 터널 산화막(126a)은 화학기상증착법으로 형성될 수 있다. 상기 터널 산화막(126)은 상기 노출된 상기 단결정 반도체 패턴(116) 부분들, 기판(100) 부분들 및 상기 절연막 패턴(110)들의 표면 상에서 서로 연결된 형상을 가질 수 있다.Referring to FIG. 12, a tunnel oxide layer 126a may be formed on the exposed portions of the single crystal semiconductor pattern 120, the substrate 100, and the insulating layer patterns 110. The tunnel oxide film 126a may be formed of, for example, silicon oxide. The tunnel oxide layer 126a may be formed by chemical vapor deposition. The tunnel oxide layer 126 may have a shape connected to each other on the exposed portions of the single crystal semiconductor pattern 116, the substrate 100, and the insulating layer pattern 110.

상기 터널 산화막(126a) 상에 전하 저장막(128a)을 형성할 수 있다. 상기 전하 저장막(128a)은 화학기상증착법으로 형성될 수 있다. 상기 전하 저장막(128a)은 서로 연결된 형상을 가질 수 있다. 상기 전하 저장막(128a)은 실리콘 질화물 또는 금속 산화물로 형성할 수 있다. The charge storage layer 128a may be formed on the tunnel oxide layer 126a. The charge storage layer 128a may be formed by chemical vapor deposition. The charge storage layer 128a may have a shape connected to each other. The charge storage layer 128a may be formed of silicon nitride or metal oxide.

상기 전하 저장막(128a) 상에 블로킹 절연막(130a)을 형성한다. 상기 블로킹 절연막(130a)은 실리콘 산화물 또는 알루미늄 산화막과 같은 금속 산화물을 증착시켜 형성할 수 있다. 상기 블로킹 절연막(130a)은 상기 터널 산화막(128a) 및 상기 전하 저장막(126a)과 동일하게 서로 연결되게 형성할 수 있다.A blocking insulating layer 130a is formed on the charge storage layer 128a. The blocking insulating layer 130a may be formed by depositing a metal oxide such as silicon oxide or aluminum oxide. The blocking insulating layer 130a may be formed to be connected to each other in the same manner as the tunnel oxide layer 128a and the charge storage layer 126a.

상기 터널 산화막(126a), 상기 전하저장막(128a) 및 상기 블로킹 절연막(130a)은 상기 실리콘 산화물, 실리콘 질화물 및 금속 산화물 외에 다양한 물성의 막들로 형성할 수 있다. 바람직하게, 상기 터널 산화막(126a), 상기 전하저장막(128a) 및 상기 블로킹 절연막(130a)은 산화막/질화막/산화막의 ONO 구조를 갖게 형성할 수 있다. The tunnel oxide layer 126a, the charge storage layer 128a, and the blocking insulating layer 130a may be formed of films of various physical properties in addition to the silicon oxide, silicon nitride, and metal oxide. The tunnel oxide layer 126a, the charge storage layer 128a, and the blocking insulating layer 130a may be formed to have an ONO structure of an oxide film / nitride film / oxide film.

도 13을 참조하면, 상기 블로킹 절연막(130a) 상에, 상기 제2개구부들(122) 및 상기 요부(124)들을 완전히 채우도록 도전막을 형성할 수 있다. 상기 도전막은 후속 공정을 통해 게이트도전막으로 사용될 수 있다. 상기 도전막은, 바람직하게, 폴리실리콘으로 형성할 수 있다. 또한, 상기 도전막은 텅스텐(W) 또는 구리(Cu)로 형성할 수 있다. Referring to FIG. 13, a conductive film may be formed on the blocking insulating layer 130a to completely fill the second openings 122 and the recesses 124. The conductive film may be used as a gate conductive film through a subsequent process. The conductive film may be preferably formed of polysilicon. In addition, the conductive film may be formed of tungsten (W) or copper (Cu).

상기 반도체 패턴들(120) 및 상기 최상부 절연막 패턴(110g)이 노출되도록 상기 도전막을 연마하여 상기 제2개구부(122)들 및 상기 요부(124)들 내부에 예비 도전막 패턴(132a)들을 형성할 수 있다.The conductive layer may be polished to expose the semiconductor patterns 120 and the uppermost insulating layer pattern 110g to form preliminary conductive layer patterns 132a in the second openings 122 and the recesses 124. Can be.

도 14 및 상기 도 14의 사시도인 도 15를 참조하면, 상기 최상부 절연막 패턴(110g) 및 상기 반도체 패턴(120) 상에 상기 제2개구부와 대응하는 부분을 노출 시키는 제3마스크패턴을 형성할 수 있다. Referring to FIG. 14 and the perspective view of FIG. 14, a third mask pattern exposing portions corresponding to the second openings may be formed on the uppermost insulating layer pattern 110g and the semiconductor pattern 120. have.

상기 제3마스크패턴을 식각 마스크로 노출된 상기 예비 도전막 패턴, 상기 터널 산화막(126), 상기 전하 저장막(128) 및 상기 블로킹 절연막(130)을 이방성 식각하여 상기 각 층의 도전막 패턴들(132)을 수직 방향으로 서로 분리시키는 제3개구부(134)를 형성할 수 있다. 상기 제3개구부(134)는 상기 기판(100)의 상부면이 노출되도록 형성할 수 있다. Anisotropic etching of the preliminary conductive layer pattern, the tunnel oxide layer 126, the charge storage layer 128, and the blocking insulating layer 130 exposing the third mask pattern as an etch mask, forms the conductive layer patterns of the respective layers. A third opening 134 may be formed to separate the 132 from each other in the vertical direction. The third opening 134 may be formed to expose the top surface of the substrate 100.

상기 식각 공정으로 상기 절연막 패턴들(110) 사이에는 다수의 게이트 패턴들(136)이 형성될 수 있다. 동일한 층에 형성된 상기 게이트 패턴들(136)은 상호 전기적으로 연결될 수 있다. 그러나, 서로 다른 층에 형성된 게이트 패턴들(136) 사이는 절연될 수 있다.A plurality of gate patterns 136 may be formed between the insulating layer patterns 110 by the etching process. The gate patterns 136 formed on the same layer may be electrically connected to each other. However, the gate patterns 136 formed on different layers may be insulated from each other.

상기 최상부 및 최하부에 배치되는 게이트 패턴(136f, 136a)은 선택 게이트 패턴일 수 있다. 상기 최상부 및 최하부 게이트 패턴(136g, 136a)들 사이에 배치되는 게이트 패턴(136b ∼ 136e)들은 콘트롤 게이트 패턴들 일 수 있다. 상기 최하부에 배치되는 게이트 패턴(132a)은 접지 선택 라인(Ground select line)으로 사용될 수 있으며, 상기 최상부에 배치되는 게이트 패턴(132f)은 스트링 선택 라인(String select line)으로 사용될 수 있다. The gate patterns 136f and 136a disposed at the uppermost and lowermost portions may be selection gate patterns. Gate patterns 136b to 136e disposed between the top and bottom gate patterns 136g and 136a may be control gate patterns. The lowermost gate pattern 132a may be used as a ground select line, and the uppermost gate pattern 132f may be used as a string select line.

상기 최상부 및 최하부에 배치되는 게이트 패턴들(136f, 136a) 사이는 상기 각 게이트 패턴들(136) 사이의 거리가 30 ∼ 50nm의 거리로 매우 좁은 간격으로 이격 배치되게 형성될 수 있다. 이에 따라, 상기 각 게이트 패턴(136)에 인가되는 접압 차이에 의해 상기 콘트롤 게이트 패턴들(136b ∼ 136e) 하부의 상기 각 반도체 패턴(120) 내에는 N형의 채널 반전층들(미도시)이 형성될 수 있다. 또한, 상기 채널 반전층들 사이에는 N형의 소오스/드레인 반전층들(미도시)들이 형성될 수 있다. 상기 채널 반전층들 및 상기 소오스/드레인 반전층들은 서로 전기적으로 접속되어 상기 각 반도체 패턴(120)들 내에는 상기 반도체 패턴(120)과 다른 도전형의 반전층이 형성될 수 있다. The gate patterns 136f and 136a disposed at the uppermost and lowermost portions may be formed to be spaced apart at very narrow intervals with a distance of 30 to 50 nm between the gate patterns 136. Accordingly, N-type channel inversion layers (not shown) are formed in each of the semiconductor patterns 120 under the control gate patterns 136b to 136e due to the voltage difference applied to the gate patterns 136. Can be formed. In addition, N-type source / drain inversion layers (not shown) may be formed between the channel inversion layers. The channel inversion layers and the source / drain inversion layers may be electrically connected to each other so that a conductive inversion layer different from the semiconductor pattern 120 may be formed in each of the semiconductor patterns 120.

도 16을 참조하면, 상기 반도체 패턴(120)의 상부 부분 및 상기 제3개구부(134)에 의해 노출된 기판(100) 부분 내에 이온주입(138) 공정을 수행하여 제1 및 제2이온주입 영역(140a, 142a)들을 형성할 수 있다. 상기 이온주입(138) 공정은 N형 불순물을 이용하여 수행할 수 있다. Referring to FIG. 16, first and second ion implantation regions are performed by performing an ion implantation 138 process on an upper portion of the semiconductor pattern 120 and a portion of the substrate 100 exposed by the third opening 134. 140a and 142a may be formed. The ion implantation 138 process may be performed using N-type impurities.

도 17을 참조하면, 상기 제1 및 제2이온주입 영역들에 주입된 N형 불순물들을 열처리 공정으로 확산시켜 상기 단결정 반도체 패턴(120)의 상부 및 하부에 각각 제1 및 제2소오스/드레인 영역들(140, 142)들을 형성할 수 있다. 상기 열처리 공정에 의해 상기 기판(100)에 주입된 불순물들은 등방성으로 확산되나, 간략히 도시하도록 한다.Referring to FIG. 17, N-type impurities implanted in the first and second ion implantation regions are diffused by a heat treatment process, so that first and second source / drain regions are respectively disposed on upper and lower portions of the single crystal semiconductor pattern 120. The ones 140 and 142 may be formed. Impurities implanted into the substrate 100 by the heat treatment process are isotropically diffused, but are shown briefly.

상기 제1 및 제2소오스/드레인 영역(140, 142)들의 프로파일은 상기 최상부 및 최하부 절연막 패턴들(110a, 110f)의 두께(a, b)에 의해 조절될 수 있다. 자세하게, 상기 제1소오스/드레인 영역(140)을 형성하기 위한 불순물의 확산 거리는 상기 최상부 절연막 패턴(110g)의 두께(a)에 대응할 수 있다. 또한, 상기 제2소오스/드레인 영역(138)을 형성하기 위한 불순물의 확산 거리는 상기 제2이온주입 영역, 최하부 절연막 패턴(110a)의 두께(b) 및 상기 제2이온주입 영역과 상기 반도체 패 턴(120) 사이 부분일 수 있다. 이에 따라, 상호 다른 확산 거리를 고려하여 상기 제1 및 제2소오스/드레인 영역들(140, 142)의 프로파일은 상기 최상부 및 최하부에 배치되는 게이트 패턴(132a, 132g)의 두께를 조절하여 동일하게 형성하거나 또는 다르게 형성할 수 있다. Profiles of the first and second source / drain regions 140 and 142 may be controlled by thicknesses a and b of the upper and lower insulating layer patterns 110a and 110f. In detail, the diffusion distance of the impurities for forming the first source / drain region 140 may correspond to the thickness a of the uppermost insulating layer pattern 110g. In addition, the diffusion distance of impurities for forming the second source / drain regions 138 may include a thickness b of the second ion implantation region, a lower insulating layer pattern 110a, and a thickness of the second ion implantation region and the semiconductor pattern. It may be a portion between 120. Accordingly, the profile of the first and second source / drain regions 140 and 142 may be the same by controlling the thicknesses of the gate patterns 132a and 132g disposed at the uppermost and lowermost portions in consideration of different diffusion distances. Can be formed or otherwise formed.

아울러, 상기 기판(100) 상에 게이트 패턴이 직접적으로 형성되는 경우에도 상기 최상부 게이트 패턴(132g)의 두께를 조절하여 상기 제1 및 제2소오스/드레인 영역들(140, 142)의 프로파일을 조절할 수 있다. 상기 열처리 공정은 공지된 방법으로 수행할 수 있다. In addition, even when the gate pattern is directly formed on the substrate 100, the thickness of the top gate pattern 132g is adjusted to adjust the profile of the first and second source / drain regions 140 and 142. Can be. The heat treatment process may be performed by a known method.

도 18을 참조하면, 상기 제3개구부(134)의 내부가 매립되도록 분리용 절연막을 형성할 수 있다. 상기 분리용 절연막은 화학기상증착 공정을 이용하여 실리콘 산화물로 형성할 수 있다. Referring to FIG. 18, a separation insulating layer may be formed to fill the inside of the third opening 134. The separation insulating film may be formed of silicon oxide using a chemical vapor deposition process.

상기 단결정 반도체 패턴(120) 및 상기 최상부 절연막 패턴(110f)의 상부면이 노출되도록 상기 분리용 절연막을 연마하여 상기 제3개구부(134)들 내부에 분리용 절연막 패턴(144)들을 형성할 수 있다. The insulating insulating layer patterns 144 may be formed inside the third openings 134 by grinding the insulating insulating layer so that the upper surfaces of the single crystal semiconductor pattern 120 and the uppermost insulating layer pattern 110f are exposed. .

도 19 및 상기 도 19의 사시도인 도20을 참조하면, 공지된 방법으로 상기 각 단결정 반도체 패턴(120)들과 연결되는 비트라인(140) 등을 형성할 수 있다. Referring to FIG. 19 and FIG. 20, which is a perspective view of FIG. 19, a bit line 140 connected to each of the single crystal semiconductor patterns 120 may be formed by a known method.

이상에서와 같이, 본 발명은 기판의 내부 및 단결정의 반도체 패턴 상부 부분에 동시에 불순물을 이온주입하고, 열처리 공정으로 상기 불순물들을 확산시켜 반도체 패턴의 상부 및 하부에 소오스/드레인 영역들을 형성할 수 있다. As described above, according to the present invention, source / drain regions may be formed on the upper and lower portions of the semiconductor pattern by ion implanting impurities into the upper portion of the semiconductor pattern of the substrate and the single crystal at the same time, and diffusing the impurities by a heat treatment process. .

또한, 본 발명의 최상부 및 최하부에 배치되는 절연막의 두께를 조절하여 상 기 확산에 따른 상기 소오스/드레인 영역들의 프로파일을 조절할 수 있다. In addition, by controlling the thicknesses of the insulating layers disposed at the top and bottom of the present invention, the profile of the source / drain regions may be adjusted according to the diffusion.

이상, 여기에서는 본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1은 본 발명의 실시예에 따른 수직형 비휘발성 메모리 소자를 도시한 사시도. 1 is a perspective view illustrating a vertical nonvolatile memory device according to an embodiment of the present invention.

도 2 내지 도 20은 본 발명의 실시예에 따른 수직형 비휘발성 메모리 소자의 제조 방법을 도시한 공정별 도면.2 to 20 are process diagrams illustrating a method of manufacturing a vertical nonvolatile memory device according to an exemplary embodiment of the present invention.

Claims (10)

기판에 반도체 패턴들, 절연막들, 게이트 패턴들 및 개구부들을 형성하되, 상기 반도체 패턴들은 상기 기판에 수직하게 형성하고, 상기 절연막들 및 상기 게이트 패턴들은 상기 기판에 상기 반도체 패턴들을 감싸도록 번갈아 적층하여 형성하며, 상기 개구부들은 상기 기판이 노출되게 상기 절연막들을 관통하여 형성하고, Forming semiconductor patterns, insulating layers, gate patterns, and openings in a substrate, wherein the semiconductor patterns are formed perpendicular to the substrate, and the insulating layers and the gate patterns are alternately stacked to surround the semiconductor patterns on the substrate. And the openings penetrate through the insulating layers to expose the substrate. 상기 각 반도체 패턴들의 상부 및 상기 노출된 기판 부분들에 이온주입 공정을 수행하고, Performing an ion implantation process on the upper portions of the semiconductor patterns and the exposed substrate portions; 상기 최상부 및 최하부 절연막들과 대응하는 상기 각 반도체 패턴들의 상부 및 하부 부분에 열처리 공정으로 소오스/드레인 영역들을 형성하는 것을 포함하되, 상기 최상부 및 최하부 절연막들의 두께를 조절하여 상기 소오스/드레인 영역들의 프로파일을 조절하는 수직형 비휘발성 메모리 소자의 제조 방법.Forming source / drain regions on the upper and lower portions of the semiconductor patterns corresponding to the upper and lower insulating layers by heat treatment, and controlling the thicknesses of the upper and lower insulating layers to profile the source / drain regions. Method of manufacturing a vertical nonvolatile memory device for controlling the. 제 1 항에 있어서,The method of claim 1, 상기 반도체 패턴들, 상기 절연막들, 상기 게이트 패턴들 및 상기 개구부들을 형성하는 것은, Forming the semiconductor patterns, the insulating layers, the gate patterns, and the openings, 상기 기판에 상기 절연막들 및 희생막들을 번갈아 적층시키고, Alternately stacking the insulating layers and the sacrificial layers on the substrate, 상기 적층된 절연막들 및 상기 희생막들을 관통하는 다수의 반도체 패턴들을 형성하고,Forming a plurality of semiconductor patterns penetrating the stacked insulating layers and the sacrificial layers, 상기 기판이 노출되게 상기 절연막들 및 상기 희생막들의 일부분들을 식각하 여 개구부들을 형성하고, Openings are formed by etching portions of the insulating layers and the sacrificial layers to expose the substrate, 상기 희생막들을 제거하여 상기 절연막들 사이에 다수의 요부를 형성하고, Removing the sacrificial layers to form a plurality of recesses between the insulating layers; 상기 각 요부들 내에 게이트 패턴들을 형성하는 것을 포함하는 수직형 비휘발성 메모리 소자의 제조 방법.And forming gate patterns in each of the recesses. 제 2 항에 있어서,The method of claim 2, 상기 반도체 패턴들을 형성하는 것은,Forming the semiconductor patterns, 상기 기판이 노출되게 상기 절연막들 및 상기 희생막들의 일부분을 식각하여 다수의 개구부를 형성하고, Etching the portions of the insulating layers and the sacrificial layers to expose the substrate to form a plurality of openings, 상기 개구부들 내부에 P형 불순물이 도핑된 폴리실리콘을 형성하고,Forming polysilicon doped with P-type impurities in the openings, 상기 폴리실리콘을 열처리하여 상기 폴리실리콘을 예비 단결정 반도체 패턴으로 전환시키고,Heat treating the polysilicon to convert the polysilicon into a preliminary single crystal semiconductor pattern; 상기 예비 단결정 반도체 패턴을 평탄화하여 단결정의 상기 반도체 패턴들을 형성하는 것을 포함하는 수직형 비휘발성 메모리 소자의 제조 방법.And planarizing the preliminary single crystal semiconductor pattern to form the semiconductor patterns of single crystal. 제 2 항에 있어서,The method of claim 2, 상기 게이트 패턴들을 형성하는 것은,Forming the gate patterns, 상기 기판, 상기 요부들, 상기 반도체 패턴 부분들 및 상기 절연막들의 표면에 터널산화막, 전하저장막 및 블로킹절연막을 순차적으로 형성하고,A tunnel oxide film, a charge storage film, and a blocking insulating film are sequentially formed on surfaces of the substrate, the recesses, the semiconductor pattern portions, and the insulating films, 상기 개구부들 내에 상기 요부들을 채우도록 도전막을 형성하고, A conductive film is formed to fill the recesses in the openings, 상기 기판이 노출되게 상기 개구부들 내부의 상기 도전막, 상기 터널산화막, 상기 전하저장막 및 상기 블로킹절연막을 제거하는 것을 포함하는 수직형 비휘발성 메모리 소자의 제조 방법. And removing the conductive film, the tunnel oxide film, the charge storage film, and the blocking insulating film in the openings to expose the substrate. 제 4 항에 있어서,The method of claim 4, wherein 상기 터널 산화막은 실리콘 산화물로 형성하며, 상기 전하저장막은 실리콘 질화물 또는 금속 산화물로 형성하고, 상기 블로킹절연막은 실리콘 산화물 또는 금속 산화물로 형성하며, 상기 도전막은 폴리실리콘, 텅스텐 및 구리 중 어느 하나로 형성하는 수직형 비휘발성 메모리 소자의 제조 방법. The tunnel oxide layer is formed of silicon oxide, the charge storage layer is formed of silicon nitride or metal oxide, the blocking insulating layer is formed of silicon oxide or metal oxide, and the conductive layer is formed of any one of polysilicon, tungsten and copper. A method of manufacturing a vertical nonvolatile memory device. 제 1 항에 있어서,The method of claim 1, 상기 소오스/드레인 영역들은 N형 불순물을 주입하여 형성하는 수직형 비휘발성 메모리 소자의 제조 방법. And forming the source / drain regions by implanting N-type impurities. 제 1 항에 있어서,The method of claim 1, 상기 기판은 단결정 반도체으로 형성하고, 상기 절연막은 상기 희생막에 대하여 식각 선택비를 갖는 물질로 형성하는 수직형 비휘발성 메모리 소자의 제조 방법. And the substrate is formed of a single crystal semiconductor, and the insulating film is formed of a material having an etch selectivity with respect to the sacrificial layer. 제 1 항에 있어서,The method of claim 1, 상기 절연막은 실리콘 산화물로 형성하고, 상기 희생막은 실리콘 질화물로 형성하는 수직형 비휘발성 메모리 소자의 제조 방법. The insulating layer is formed of silicon oxide, and the sacrificial layer is formed of silicon nitride. 제 1 항에 있어서,The method of claim 1, 상기 소오스/드레인 영역들을 형성한 후, 상기 개구부들의 내부에 분리용 절연막 패턴을 형성하는 것을 더 포함하되, 상기 분리용 절연막 패턴은 실리콘 산화물로 형성하는 수직형 비휘발성 메모리 소자의 제조 방법. And forming a separation insulating layer pattern in the openings after forming the source / drain regions, wherein the separation insulating layer pattern is formed of silicon oxide. 제 1 항에 있어서,The method of claim 1, 상기 게이트 패턴들은 50 ∼ 80nm로 이격되게 형성하는 수직형 비휘발성 메모리 소자의 제조 방법. And forming the gate patterns spaced apart from each other by 50 to 80 nm.
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