KR20100091407A - 불휘발성 메모리 장치 - Google Patents

불휘발성 메모리 장치 Download PDF

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Abstract

본 발명은 불휘발성 메모리 소자에 관한 것으로, 다수의 메모리 셀 어레이가 연결된 스트링 구조의 메인 셀 어레이와, 상기 셀 어레이와 동일한 구조의 다수의 보조 스트링을 포함하며, 상기 다수의 보조 스트링의 보조 비트라인 전위에 의해 변화하는 기준 전압을 출력하는 기준 전압 발생부, 및 상기 기준 전압과 상기 메인 셀 어레이의 비트라인 전위를 비교하여 검증 동작을 실시하는 센스 앰프부를 포함하는 불휘발성 메모리 소자를 개시한다.
기준 전압, 센스 앰프

Description

불휘발성 메모리 장치{Nonvolatile memory device}
본 발명은 불휘발성 메모리 장치에 관한 것으로, 메모리 셀 어레이의 비트라인 전압과 기준전압을 비교하여 데이터를 센싱할 수 있는 불휘발성 메모리 장치에 관한 것이다.
불휘발성 메모리소자는 여러 전자 응용분야에서 폭넓게 사용되고 있다. 불휘발성 메모리 소자 중 플래시 메모리소자는 하나의 트랜지스터 셀을 단위 셀로 사용하며, 이는 높은 메모리 밀도, 높은 신뢰성 및 저전력 소모를 제공한다. 이와 같은 플래시 메모리소자는 휴대용 컴퓨터, 개인 디지털 어시스턴트(PDA), 디지털 카메라 및 휴대용 전화 등에 이용되고 있으며, 이 외에도 프로그램 코드, 기본 입/출력 시스템(BIOS)과 같은 시스템 데이터, 그리고 그 밖의 펌웨어도 플래시 메모리소자 내에 저장될 수 있다. 플래시 메모리소자 중에서 특히 낸드(NAND) 플래시 메모리소자는 비교적 낮은 비용으로도 높은 메모리 밀도를 얻을 수 있다는 점에서 최근 그 사용범위가 더욱 넓어지고 있는 추세이다.
낸드 플래시 메모리소자의 메모리 셀들은 소거(erase)된 상태의 문턱전압 분포 또는 프로그램된 상태의 문턱전압 분포를 갖는다. 통상적으로 소거된 상태에서는 네가티브(negative) 문턱전압 분포를 나타내고, 프로그램된 상태에서는 포지티브(positive) 문턱전압 분포를 나타낸다. 최근에는 프로그램된 상태에서의 문턱전압 분포를 다시 여러 단계로 세분화하여 하나의 메모리 셀에 복수 개의 데이터를 선택적으로 저장할 수 있도록 한 멀티 레벨 셀(Multi-Level Cell; MLC) 구조가 각광받고 있다. MLC는 하나의 메모리 셀이 프로그램/소거의 두 개의 상태(state)를 가지는 싱글 레벨 셀(Single Level Cell; SLC)과는 달리, 하나의 메모리 셀이 두 비트, 세 비트 그리고 네 비트 이상의 데이터를 나타낼 수 있으므로 SLC와 비교할 때 2배 이상의 메모리 용량을 구현할 수 있다.
멀티 레벨 셀(Multi Level Cell, MLC) 방식이 적용된 불휘발성 메모리 장치의 각 셀들은 싱글 레벨 셀(Single Level Cell, SLC) 프로그램 방법이 적용된 셀들에 비해 문턱 전압의 분포가 다양하기 때문에, 각 분포 별로 충분한 마진을 두어야 한다.
불휘발성 메모리 소자는 동작 시 메모리 셀 어레이어 저장된 데이터 값에 따라 변화하는 비트라인 전압값과 일정한 전위로 출력되는 기준 전압을 센스 앰프 회로를 이용하여 비교함으로써 데이터 값을 판별한다.
그러나 동작시 센스 앰프에서 메모리 셀의 상태에 따라 변화하는 비트라인 전압과 기준 전압 발생기에서 출력된 기준 전압을 비교하여 비교 결과에 따라 데이터를 출력하여야 하는데 공정 변화, 소자 사용 환경 즉 예를 들어 온도에 따라 비 트라인 전압이 변화하여 기준 전압과 비교시 잘못된 데이터 값이 출력될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 메모리 셀 어레이와 유사한 구조를 갖는 기준 전압 발생 회로를 이용하여 공정 환경 및 동작시 변화하는 환경에 의해 비트라인 전압이 변화하여도 이와 유사하게 변화하는 기준 전압을 이용하여 센싱 마진을 확보할 수 있는 불휘발성 메모리 소자를 제공하는 데 있다.
본 발명의 일실시 예에 따른 불휘발성 메모리 소자는 다수의 메모리 셀 어레이가 연결된 스트링 구조의 메인 셀 어레이와, 상기 셀 어레이와 동일한 구조의 다수의 보조 스트링을 포함하며, 상기 다수의 보조 스트링의 보조 비트라인 전위에 의해 변화하는 기준 전압을 출력하는 기준 전압 발생부, 및 상기 기준 전압과 상기 메인 셀 어레이의 비트라인 전위를 비교하여 검증 동작을 실시하는 센스 앰프부를 포함한다.
상기 기준 전압 발생부는 상기 다수의 보조 스트링과, 상기 보조 비트라인을 상기 센스 앰프부에 연결하거나, 제1 노드에 연결하는 패스 선택부, 및 상기 제1 노드에 인가된 상기 보조 비트라인의 전위에 따라 변화하는 상기 기준 전압을 출력하는 전압 생성부를 포함한다.
상기 전압 생성부에 공급 전압을 인가하는 인에이블부를 더 포함한다.
상기 다수의 보조 스트링 각각은 다수의 보조셀을 포함하며, 상기 다수의 보 조 스트링은 각각 서로 다른 데이터가 프로그램된다.
상기 패스 선택부는 상기 메인 셀 어레이의 메모리 셀에 프로그램 검증 동작시 상기 메모리 셀에 프로그램하려는 데이터값이 프로그램된 상기 다수의 보조 스트링을 선택하여 상기 전압 생성부에 연결한다.
본 발명의 일실시 예에 따르면, 메모리 셀 어레이와 유사한 구조를 갖는 기준 전압 발생 회로를 이용하여 공정 환경 및 동작시 변화하는 환경에 의해 비트라인 전압이 변화하여도 이와 유사하게 변화하는 기준 전압을 이용하여 센싱 마진을 확보할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 일실시 예에 따른 불휘발성 메모리 소자를 설명하기 위한 구성도이다.
도 1을 참조하면, 불휘발성 메모리 소자는 메인 셀 어레이(110), 기준 전압 발생부(120), 센스 앰프부(130), 디코더(140), 및 보조 디코더(150)를 포함한다.
메인 셀 어레이(110)는 다수의 메모리 셀들이 다수의 비트라인에 직렬 연결된 스트링 구조로 구성되어 있으며, 센스 앰프부(130)를 이용하여 데이터를 전송받아 다수의 메모리 셀들에 프로그램 동작을 진행하거나, 메모리 셀들의 프로그램 상태에 따라 변화하는 비트라인 전압을 센스 앰프부(130)에서 기준 전압(Vref)과 비교하여 데이터를 센싱할 수 있다.
기준 전압 발생부(120)는 기준 전압(Vref)을 생성하며, 메인 셀 어레이(110)의 스트링 구조와 동일한 구조의 보조 셀 스트링을 포함하여 동작시 사용환경에 따라 메인 셀 어레이(110)의 비트라인 전압이 변화하여도 동일한 구조의 보조 셀 스트링에 의해 기준 전압(Vref)도 변화시켜 출력한다.
센스 앰프부(130)는 프로그램 동작시 입력 되는 데이터를 메인 셀 어레이(110)에 전송하여 프로그램하고, 메인 셀 어레이(110)와 동일한 환경을 기준 전압 발생부(120)에 설정하기 위하여 메인 셀 어레이(110)의 프로그램 동작과 동일한 프로그램 동작을 기준 전압 발생부(120)의 보조 셀 스트링에 실시한다. 즉 센스 앰프부(130)는 메인 셀 어레이(110)의 비트라인과 기준 전압 발생부(120)의 보조 셀 스트링의 비트라인에 연결된다.
디코더(140)는 메인 셀 어레이(110)과 연결되어 어드레스 신호에 응답하여 메인 셀 어레이(110)의 선택 메모리 셀을 선택한다.
보조 디코더(150)는 디코더(140)에 인가되는 어드레스 신호와 동일한 어드레 스 신호에 응답하여 기준 전압 발생부(120)의 보조 셀 스트링의 보조 메모리 셀을 선택한다.
도 2는 불휘발성 메모리 소자의 기준 전압 발생 회로의 상세 회로도이다.
도 2를 참조하면, 기준 전압 발생부(120)는 인에이블부(131), 보조 셀 스트링부(132), 패스 선택부(133), 및 전압 발생부(134)를 포함한다.
인에이블부(131)는 NMOS 트랜지스터(NM1) 및 PMOS 트랜지스터(PM1)를 포함한다. NMOS 트랜지스터(NM1)는 전압 발생부(134)의 출력 노드(Q1)와 접지 전압(Vss) 사이에 연결되고, 인에이블 신호(ENb)에 응답하여 출력 노드(Q1)를 접지 전원(Vss)으로 초기화시킨다. PMOS 트랜지스터(PM1)는 전원 전압(Vdd)과 전압 발생부(134) 사이에 연결되어 인에이블 신호(ENb)에 응답하여 전원 전압(Vdd)을 전압 발생부(134)의 공급 전원으로 인가한다.
보조 셀 스트링부(132)는 다수의 보조 셀 스트링(ST 1 내지 ST4)을 포함한다. 다수의 보조 셀 스트링(ST 1 내지 ST4)은 동일한 구조로 형성되므로 보조 셀 스트링(ST 1)을 예로 들어 설명한다.
보조 셀 스트링(ST 1)은 보조 비트라인(RBL1)과 접지 전원(Vss) 사이에 직렬 연결된 보조 드레인 선택 트랜지스터(RDST), 다수의 보조 셀(RMC<31> 내지 RMC<0>), 및 보조 소스 선택 트랜지스터(RSST)를 포함한다. 다수의 보조 셀(RMC<31> 내지 RMC<0>)은 메인 셀 어레이(110)에 포함된 메모리 셀 스트링에 연결된 메모리 셀의 갯수와 동일하게 구성된다. 즉, 보조 셀 스트링(ST 1)은 메인 셀 어레이(110)에 포함된 메모리 셀 스트링과 동일한 구조로 형성된다.
본 발명에서는 4개의 보조 셀 스트링(ST1)만 구성하였으나, 문턱 전압 값의 분포 상태 즉 멀티 레벨 셀의 비트수가 증가할 수록 더 많은 보조 셀 스트링을 포함하도록 구성할 수 있다.
패스 선택부(133)는 다수의 NMOS 트랜지스터(NM3 내지 NM14)를 포함한다. 패스 선택부(133)는 보조 비트라인(RBL1 내지 RBL4) 각각을 센스 앰프부(130)와 연결하거나 전압 발생부(134)와 연결한다. NMOS 트랜지스터(NM3)는 보조 비트라인(RBL1)과 제1 내부 노드(Q3) 사이에 연결되어 프로그램 또는 검증 동작시 인에이블되는 선택 신호(ERCK)에 응답하여 보조 비트라인(RBL1)과 제1 내부 노드(Q3)를 연결한다. NMOS 트랜지스터(NM7)는 제1 내부 노드(Q3)와 센스 앰프부(130) 사이에 연결되어 프로그램 동작 신호(Pgm1)에 응답하여 센스 앰프부(130)에서 전송된 데이터를 제1 내부 노드(Q3)에 인가한다. NMOS 트랜지스터(NM11)는 제1 내부 노드(Q3)와 전압 발생부(134) 사이에 연결되어 검증 동작 신호(ER)에 응답하여 보조 비트라인(RBL1)의 전위를 제1 내부 노드(Q3)에 인가한다. 상술한 바와 같이 하나의 보조 스트링 당 3개의 NMOS 트랜지스터를 이용하여 센스 앰프부(130)와 전압 발생부를 각각 연결하며, 그 구조는 동일하므로 상세한 설명은 생략하도록 한다.
전압 발생부(134)는 NMOS 트랜지스터(NM2, NM15) 및 PMOS 트랜지스터(PM2)를 포함한다. PMOS 트랜지스터(PM2)는 출력 노드(Q1)와 인에이블부(131)의 PMOS 트랜지스터(PM1) 사이에 연결되어 전원 전압(Vdd)을 인가받으며, 패스 선택부(133)와 연결된 노드(Q2)의 전위가 게이트에 연결된다. 즉, 검증 동작시 선택된 보조 비트 라인(RBL1 내지 RBL4 중 어느 하나)의 전위에 따라 노드(Q2)에 인가되는 전원 전압(Vdd)의 전류량을 제어한다. NMOS 트랜지스터(NM2)는 노드(Q2)와 출력 노드(Q1) 사이에 연결되며, 게이트에 출력 노드(Q1)가 연결되어 발생되는 기준 전압(Vref)에 의해 인가되는 선택된 보조 비트라인(RBL1 내지 RBL4 중 어느 하나)의 전위를 제어한다. NMOS 트랜지스터(NM5)는 접지 전원(Vss)과 노드(Q2) 사이에 연결되어 다수의 보조 셀(RMC<31> 내지 RMC<0>)들의 프로그램 검증 동작시 인에이블되는 테스트 검증 신호(TVver)에 응답하여 턴온된다.
도 1 및 도 2를 참조하여 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 프로그램 검증 동작을 설명하면 다음과 같다.
먼저 센스 앰프부(130)를 이용하여 기준 전압 발생부(120)의 다수의 보조 스티링(ST1 내지 ST4)에 연결된 다수의 보조 셀(RMC<31> 내지 RMC<0>)을 프로그램한다. 예를 들어 2비트의 멀티 레벨 셀을 갖는 불휘발성 메모리 소자의 경우, 보조 스티링(ST1)에는 "11" 데이터의 문턱 전압 분포를 갖도록 프로그램하고, 보조 스티링(ST2)에는 "10" 데이터의 문턱 전압 분포를 갖도록 프로그램하고, 보조 스티링(ST3)에는 "00" 데이터의 문턱 전압 분포를 갖도록 프로그램하고, 보조 스티링(ST4)에는 "01" 데이터의 문턱 전압 분포를 갖도록 프로그램한다. 이는 독출 동작시 메인 셀 어레이의 메모리 셀과 동일한 데이터 값을 갖는 보조 스트링을 선택하여 기준 전압(Vref)을 생성하기 위함이다. 다수의 보조 셀(RMC<31> 내지 RMC<0>)을 프로그램하는 동작은 일반적인 ISPP 방식을 이용하여 순차적으로 스텝 전압만큼 증가되는 프로그램 전압을 인가한다. 또한 다수의 보조 셀(RMC<31> 내지 RMC<0>) 프로그램 동작시 사용되는 스텝 전압의 크기를 일반적인 스텝 전압 즉, 메인 셀의 프로그램 동작시 사용되는 스텝 전압보다 작은 스텝 전압을 사용하여 문턱 전압 분포의 폭이 메인 셀의 문턱 전압 폭보다 좁게 형성하는 것이 바람직하다. 또한 ISPP 방식을 이용하여 다수의 보조 스티링(ST1 내지 ST4)에 연결된 다수의 보조 셀(RMC<31> 내지 RMC<0>)을 프로그램할 때, 센스 앰프부(130)를 이용하여 프로그램 검증 동작을 실시한다.
프로그램 동작은 하나의 보조 스트링씩 차례로 진행된다. 제1 보조 스트링(ST1)을 예를 들어 설명하면, 선택 신호(ERCK)가 인에이블 되어 보조 비트라인(RBL)과 제1 내부 노드(Q3)가 연결된다. 이 후, 프로그램 동작 신호(PGM1)가 인가되어 제1 내부 노드(Q3)와 센스 앰프부(130)가 연결된다. 센스 앰프부(130)를 이용하여 프로그램하려는 데이터 값에 따라 보조 비트라인(RBL)의 전위 상태를 제어하고, 보조 워드라인(RWL<31> 내지 RWL<0>)에 프로그램 전압을 인가하여 보조 셀(RMC<31> 내지 RMC<0>)들을 프로그램한다. 또한 검증 동작시 전압 발생부(134)는 테스트 검증 신호(TVver)와 인에이블 신호(ENb)에 응답하여 일정한 기준 전압(Vref)을 출력한다. 센스 앰프부(130)는 보조 스트링의 전위와 일정한 기준 전압(Vref)을 비교하여 프로그램 검증 동작을 실시한다.
메인 셀 어레이(110)의 프로그램 동작은 일반적인 ISPP(incremental step pulse programming) 방식을 이용하며, 프로그램 동작을 확인하기 위한 검증 동작시 프로그램하려는 데이터 값과 동일한 보조 스트링(ST1 내지 ST4 중 어느 하나)을 선택한다. 이는 패스 선택부(133)를 이용하여 보조 스트링(ST1 내지 ST4 중 어느 하 나)의 보조 비트라인(RBL1 내지 RBL4 중 어느 하나)을 전압 발생부(134)의 노드(Q2)와 연결한다.
전압 발생부(134)는 메인 셀 어레이(110)과 동일한 조건을 갖는 보조 비트라인(RBL1 내지 RBL4 중 어느 하나)의 전위에 따라 출력되는 기준 전압(Vref)을 조절하여 출력한다.
센스 앰프부(130)는 기준 전압(Vref)과 메인 셀 어레이(110)의 비트라인 전위를 비교하여 프로그램 동작을 검증할 수 있다.
상술한 바와 같이 사용환경에 따라 메인 셀 어레이(110)의 비트라인 전위가 변화하여도 동일한 구조와 동일한 데이터 값이 프로그램된 보조 스트링(ST1 내지 ST4)의 보조 비트라인 전위값에 의해 제어되는 기준 전압(Vref)을 이용함으로써, 프로그램 검증 동작의 정확성을 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시 예에 따른 불휘발성 메모리 소자를 설명하기 위한 구성도이다.
도 2는 불휘발성 메모리 소자의 기준 전압 발생 회로의 상세 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
110 : 메인 셀 어레이 120 : 기준 전압 발생부
130 : 센스 앰프부 140 : 디코더
150 : 보조 디코더

Claims (7)

  1. 다수의 메모리 셀 어레이가 연결된 스트링 구조의 메인 셀 어레이;
    상기 셀 어레이와 동일한 구조의 다수의 보조 스트링을 포함하며, 상기 다수의 보조 스트링의 보조 비트라인 전위에 의해 변화하는 기준 전압을 출력하는 기준 전압 발생부; 및
    상기 기준 전압과 상기 메인 셀 어레이의 비트라인 전위를 비교하여 검증 동작을 실시하는 센스 앰프부를 포함하는 불휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 기준 전압 발생부는 상기 다수의 보조 스트링;
    상기 보조 비트라인을 상기 센스 앰프부에 연결하거나, 제1 노드에 연결하는 패스 선택부; 및
    상기 제1 노드에 인가된 상기 보조 비트라인의 전위에 따라 변화하는 상기 기준 전압을 출력하는 전압 생성부를 포함하는 불휘발성 메모리 소자.
  3. 제 2 항에 있어서,
    상기 전압 생성부에 공급 전압을 인가하는 인에이블부를 더 포함하는 불휘발 성 메모리 소자.
  4. 제 1 항에 있어서,
    상기 다수의 보조 스트링 각각은 다수의 보조셀을 포함하며, 상기 다수의 보조 스트링은 각각 서로 다른 데이터가 프로그램된 불휘발성 메모리 소자.
  5. 제 2 항에 있어서,
    상기 패스 선택부는
    상기 메인 셀 어레이의 메모리 셀에 프로그램 검증 동작시 상기 메모리 셀에 프로그램하려는 데이터값이 프로그램된 상기 다수의 보조 스트링을 선택하여 상기 전압 생성부에 연결하는 불휘발성 메모리 소자.
  6. 제 1 항에 있어서,
    상기 센스 앰프부는 상기 기준 전압 발생부의 상기 다수의 보조 스트링에 데이터를 전송하여 프로그램하는 불휘발성 메모리 소자.
  7. 제 2 항에 있어서,
    상기 전압 생성부는 상기 다수의 보조 스트링의 검증 동작시는 일정한 기준 전압을 생성하는 불휘발성 메모리 소자.
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