KR20100089508A - Circuit of testing for fail bit and semiconductor memory device with the same - Google Patents

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Abstract

PURPOSE: A circuit for testing a fail-bit and a semiconductor memory device including the same are provided to verify a memory cell by measuring the current amount of a bit-line. CONSTITUTION: A memory cell array(210) includes a plurality of memory cells. A page buffer(220) verifies the memory cells in order to output a plurality of check signals. A fail-bit verifying circuit(230) reposes to the check signals in order to generate an output-voltage. The fail-bit verifying circuit compares the output-voltage with a comparison-voltage in order to output a fail-bit count signal. The amount of a discharge-current according to the number of check signals which is enabled is controlled. The fail-bit count signal is outputted using the voltage which varies according to the amount of the discharge-current.

Description

페일 비트 검증 회로 및 이를 포함하는 반도체 메모리 소자{Circuit of testing for fail bit and Semiconductor memory device with the same}Fail bit verification circuit and semiconductor memory device including the same {Circuit of testing for fail bit and Semiconductor memory device with the same}

본 발명은 페일 비트 검증 회로 및 이를 포함하는 반도체 메모리 소자에 관한 것으로, 특히 페일 비트에 따른 전류를 전압으로 변환하여 페일 비트를 카운트할 수 있는 페일 비트 검증 회로 및 이를 포함하는 반도체 메모리 소자에 관한 것이다.The present invention relates to a fail bit verification circuit and a semiconductor memory device including the same, and more particularly, to a fail bit verification circuit capable of counting a fail bit by converting a current according to the fail bit into a voltage and a semiconductor memory device including the same. .

메모리 소자를 제조할 때, 완벽한 공정을 수행하기란 매우 어려워 단위 메모리 요소인 노멀 셀(Normal Cell)에 결함이 발생하면 메모리 소자의 사용이 불가능해진다.When manufacturing a memory device, it is very difficult to perform a perfect process, and if a defect occurs in a normal cell, which is a unit memory element, it becomes impossible to use the memory device.

따라서 메모리 소자의 제조 공정시 노멀 셀 어레이와 동일한 특성을 갖는 여분이 셀 어레이, 즉 리던던시 셀 어레이를 다수개 구비해 준다.Therefore, a redundant cell array, that is, a plurality of redundant cell arrays having the same characteristics as the normal cell array in the manufacturing process of the memory device is provided.

이와 같이 메모리 소자는 웨이퍼 상태에서 노멀 셀 어레이의 결함 유무를 검출하여 이에 대해 메모리 소자 자체를 사용하지 못하도록 폐기하거나, 일부 페일이 발생한 노멀 셀에 대해 리던던시 셀로 대체해야 할 필요성이 있다.As such, the memory device needs to detect a defect in the normal cell array in the wafer state and discard the memory device itself so as not to use it, or replace the normal cell with a redundancy cell for the normal cell in which some fail occurs.

도 1은 종래의 페일 비트 검증 회로를 나타낸 회로도이다.1 is a circuit diagram illustrating a conventional fail bit verification circuit.

도 1은 커런트 미러(Current Mirror)를 이용하여 비트라인에 전류를 측정하고 이를 이용하여 페일 여부를 판단할 수 있도록 하는 회로를 포함하는 메모리 소자의 일부분을 도시한 것이다.FIG. 1 illustrates a portion of a memory device including a circuit for measuring current in a bit line using a current mirror and determining whether to fail using the current mirror.

도 1을 참조하면, 메모리 소자는 데이터 저장을 위한 다수의 메모리 셀들로 구성되는 하나 이상의 비트라인을 포함하는 메모리 셀 어레이(110)와, 상기 메모리 셀 어레이(110)의 한 쌍의 비트라인과 연결되어 선택되는 메모리 셀의 데이터 프로그램 또는 독출을 수행하도록 하는 다수의 페이지 버퍼로 구성되는 페이지 버퍼부(120)와, 기준전압과 상기 페이지 버퍼부(120)의 각각의 페이지 버퍼(PBq 내지 PBn)들에 흐르는 전류를 비교하여 결과를 출력하는 비교회로(iPBq 내지 iPBn)를 포함하는 전류 비교부(120)와, 상기 전류 비교부(120)의 전체에 흐르른 전류(i1)를 전류미러를 통해 측정하기 위한 전류 측정부(140) 및 상기 전류 측정부(140)에 흐르는 전류 레벨을 조절하기 위한 조절부(150)를 포함한다.Referring to FIG. 1, a memory device is connected to a memory cell array 110 including one or more bit lines composed of a plurality of memory cells for data storage, and a pair of bit lines of the memory cell array 110. A page buffer unit 120 including a plurality of page buffers for performing data program or reading of a selected memory cell, and reference voltages and respective page buffers PBq to PBn of the page buffer unit 120. The current comparing unit 120 includes a comparison circuit (iPBq to iPBn) for comparing the current flowing through the output and the result, and the current (i1) flowing through the entire current comparing unit 120 is measured through a current mirror. It includes a current measuring unit 140 for adjusting and the adjusting unit 150 for adjusting the current level flowing in the current measuring unit 140.

전류 비교부(130)에 의해 출력되는 페이지 버퍼부(130)에 흐르는 모든 전류는 제 3 노드(3)에 흐르는 전류(i1)이다. 그리고 전류 미러에 의해 전류측정부(140)의 제 3 노드(3)에 흐르는 전류(i1)는 제 4 노드(4)의 전류(i2)와 동일하다.All currents flowing through the page buffer 130 output by the current comparator 130 are currents i1 flowing through the third node 3. The current i1 flowing through the third node 3 of the current measuring unit 140 by the current mirror is the same as the current i2 of the fourth node 4.

그리고 전류 미러부(140)는 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)와 제 1 및 제 2 인버터(IN1 및 IN2)를 포함한다. 제 1 및 제 2 NMOS 트랜지스터(P1 및 P2) 는 전류 미러 회로를 형성하여, 상기 전류(i1)와 동일한 전류(i2)가 제 4 노드(4) 방향으로 흐른다.In addition, the current mirror unit 140 includes first and second PMOS transistors P1 and P2 and first and second inverters IN1 and IN2. The first and second NMOS transistors P1 and P2 form a current mirror circuit so that the same current i2 as the current i1 flows in the direction of the fourth node 4.

상기 제 4 노드(4)에는 조절부(150)와 연결되는데, 조절부(150)는 제어회로(B1 내지 Bn)에 의해 동작하는 다수의 전류패스를 포함한다. 상기 제어회로(B1 내지 Bn)들은 각각 전류 패스 제공을 위한 트랜지스터를 포함하여 구성될 수 있다. 따라서 제 4 노드(4)의 전류 레벨은 전류(i2)와 조절부(150)에 의해 조절될 수 있다.The fourth node 4 is connected to an adjusting unit 150, which includes a plurality of current paths operated by the control circuits B1 to Bn. Each of the control circuits B1 to Bn may include a transistor for providing a current path. Therefore, the current level of the fourth node 4 may be adjusted by the current i2 and the controller 150.

따라서 입력되는 데이터에 따라 각각의 페이지버퍼(PBq 내지 PBn)를 통해 연결되는 메모리 셀에 프로그램 여부가 결정되며, 프로그램 여부에 따라 전류가 틀려지게 된다. 그리고 이를 이용하여 조절부(150)의 제어회로(B1 내지 Bn)를 조절함으로써 제 4 노드(4)의 전류레벨을 조절한다.Therefore, whether to program the memory cells connected through the page buffers PBq to PBn is determined according to the input data, and the current is changed according to the programming. Then, the current level of the fourth node 4 is adjusted by adjusting the control circuits B1 to Bn of the adjusting unit 150 using the same.

그리고 제 4 노드(4)의 전류 레벨에 따라 제 1 및 제 2 인버터(IN1 및 IN2)가 아날로그값인 제 4 노드(4)의 값을 디지털 값으로 출력한다.According to the current level of the fourth node 4, the first and second inverters IN1 and IN2 output the digital value of the fourth node 4, which is an analog value.

상술한 페일 비트 검증 회로는 비트라인에 전류를 측정하고 이를 이용하여 페일 여부를 판단한다. 이러한 방식은 전류의 미스 매치(mismatch)가 발생할 경우 오동작을 유발할 수 있다.The fail bit verification circuit described above measures current in a bit line and determines whether to fail using the same. This approach can cause malfunctions if a mismatch of current occurs.

본 발명이 이루고자 하는 기술적 과제는 메모리 셀의 패스 페일을 검증하기 위하여 비트라인의 전류량을 측정하여 전류에 비례하여 변화하는 전압으로 변환하고, 전압을 이용하여 페일 비트 또는 패스 비트를 카운트할 수 있는 반도체 메모리 소자의 페일 비트 검증 회로를 제공하는 데 있다.The technical problem to be achieved by the present invention is a semiconductor that can measure the amount of current in the bit line to verify the pass fail of the memory cell, converts it to a voltage that changes in proportion to the current, and count the fail bit or pass bit using the voltage A fail bit verification circuit of a memory device is provided.

본 발명의 일실시 예에 따른 반도체 메모리 소자의 페일 비트 검증 회로는 다수의 메모리 셀을 포함하는 메모리 셀 어레이와, 상기 다수의 메모리 셀을 검증하여 다수의 체크 신호를 출력하는 페이지 버퍼, 및 상기 다수의 체크 신호에 응답하여 출력 전압을 생성하고, 출력 전압을 비교 전압과 비교하여 페일 비트 카운트 신호를 출력하는 페일 비트 검증 회로를 포함한다.In an exemplary embodiment, a fail bit verification circuit of a semiconductor memory device may include a memory cell array including a plurality of memory cells, a page buffer configured to verify the plurality of memory cells, and output a plurality of check signals, and the plurality of memory cells. And a fail bit verification circuit configured to generate an output voltage in response to a check signal of the output signal, and to output a fail bit count signal by comparing the output voltage with a comparison voltage.

상기 페일 비트 검증 회로는 상기 다수의 체크 신호 중 인에이블되는 체크 신호의 개수에 따른 디스차지 전류량을 제어하고, 상기 디스차지 전류량에 따라 변화하는 전압을 이용하여 상기 페일 비트 카운트 신호를 출력한다.The fail bit verification circuit controls the discharge current amount according to the number of check signals enabled among the plurality of check signals, and outputs the fail bit count signal using a voltage that varies according to the discharge current amount.

본 발명의 일실시 예에 따른 페일 비트 검증 회로는 다수의 메모리 셀의 상태에 따라 인에이블되는 다수의 체크 신호에 응답하여 제1 노드에 흐르는 디스차지 전류량을 제어하는 전류 비교부와, 상기 디스차지 전류량에 따라 변화하는 출력 전 압을 출력하는 전압 생성부, 및 상기 출력 전압과 다수의 비교 전압을 비교하여 다수의 카운팅 신호를 출력하는 페일 비트 카운터를 포함한다.According to an exemplary embodiment, a fail bit verifying circuit may include a current comparator configured to control an amount of discharge current flowing to a first node in response to a plurality of check signals enabled according to states of a plurality of memory cells, and the discharge unit. And a voltage generator configured to output an output voltage that changes according to the amount of current, and a fail bit counter that compares the output voltage with a plurality of comparison voltages and outputs a plurality of counting signals.

상기 전류 비교부는 상기 다수의 체크 신호 중 인에이블 되는 상기 체크 신호의 개수가 증가할수록 상기 제1 노드에 흐르는 상기 디스차지 전류량이 증가한다.The current comparator increases the amount of discharge current flowing to the first node as the number of the check signals enabled among the plurality of check signals increases.

상기 전류 비교부는 다수의 트랜지스터를 포함하며, 상기 다수의 트랜지스터들 각각은 상기 제1 노드와 접지 전원 사이에 병렬 연결되며, 상기 다수의 체크 신호에 각각 응답하여 상기 제1 노드에 흐르는 상기 디스차지 전류량을 제어한다.The current comparator includes a plurality of transistors, each of the plurality of transistors being connected in parallel between the first node and a ground power source, and the discharge current amount flowing to the first node in response to the plurality of check signals, respectively. To control.

상기 전압 생성부는 전원 전압이 인가되는 제2 노드와 상지 제1 노드 사이에 연결된 제1 트랜지스터와, 상기 제2 노드와 상기 출력 전압이 출력되는 제3 노드 사이에 연결된 제2 트랜지스터, 및 상기 제3 노드와 접지 전원 사이에 연결된 저항을 포함하며, 상기 제1 및 제2 트랜지스터의 게이트는 상기 제1 노드에 연결된다.The voltage generator includes a first transistor connected between a second node to which a power voltage is applied and an upper first node, a second transistor connected between the second node and a third node to which the output voltage is output, and the third node. A resistor coupled between the node and a ground power source, the gates of the first and second transistors being coupled to the first node.

상기 전압 생성부는 상기 디스차지 전류량에 비례하는 출력 전압을 출력한다.The voltage generator outputs an output voltage proportional to the amount of discharge current.

상기 페일 비트 카운터는 상기 출력 전압의 전압값에 따른 다수의 카운팅 신호를 출력한다.The fail bit counter outputs a plurality of counting signals according to the voltage value of the output voltage.

상기 페일 비트 카운터는 다수의 비교기를 포함하며, 상기 다수의 비교기 각각은 상기 출력 전압과 상기 다수의 비교 전압을 비교하여 상기 다수의 카운팅 신호 중 하나를 출력한다.The fail bit counter includes a plurality of comparators, each of the plurality of comparators outputs one of the plurality of counting signals by comparing the output voltage with the plurality of comparison voltages.

본 발명의 일실시 예에 따르면, 메모리 셀의 패스 페일을 검증하기 위하여 비트라인의 전류량을 측정하여 전류에 비례하여 변화하는 전압으로 변환하고, 전압을 이용하여 페일 비트 또는 패스 비트를 카운트할 수 있다.According to an embodiment of the present invention, in order to verify a pass fail of a memory cell, a current amount of a bit line may be measured and converted into a voltage that changes in proportion to the current, and a fail bit or a pass bit may be counted using the voltage. .

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 2는 본 발명의 본 발명의 일실시 예에 따른 페일 비트 검증 회로를 포함하는 반도체 메모리 소자를 나타내는 구성도이다.2 is a block diagram illustrating a semiconductor memory device including a fail bit verification circuit according to an exemplary embodiment of the present invention.

도 2를 참조하면, 메모리 셀 어레이(210)의 다수의 메모리 셀들은 다수의 비트라인에 연결된다. 또한 다수의 비트라인들은 페이지 버퍼부(220)의 다수의 페이지 버퍼(PB1 내지 PBn)에 각각 연결된다. 페이지 버퍼부(220)의 다수의 페이지 버퍼(PB1 내지 PBn)는 비트라인을 통해 연결된 메모리 셀의 상태(프로그램 또는 소거 상태)를 독출하여 이를 이용하여 체크 신호를 출력한다.Referring to FIG. 2, a plurality of memory cells of the memory cell array 210 are connected to a plurality of bit lines. In addition, the plurality of bit lines are connected to the plurality of page buffers PB1 to PBn of the page buffer unit 220, respectively. A plurality of page buffers PB1 to PBn of the page buffer unit 220 read a state (program or erase state) of memory cells connected through a bit line and output a check signal using the read state.

페일 비트 검증 회로(230)는 전류 비교부(231), 전압 생성부(232), 및 페일 비트 카운터(233)를 포함한다.The fail bit verification circuit 230 includes a current comparator 231, a voltage generator 232, and a fail bit counter 233.

전류 비교부(231)는 다수의 페이지 버퍼(PB1 내지 PBn)에서 출력되는 다수의 체크 신호와 기준 전압 신호(Vref)를 이용하여 디스차지되는 전류량(I)을 조절한다.The current comparison unit 231 adjusts the amount of current I discharged by using the plurality of check signals and the reference voltage signals Vref output from the plurality of page buffers PB1 to PBn.

전압 생성부(232)는 전류 비교부(231)에서 디스차지되는 전류량(I)에 따라 변화하는 출력 전압(Vout)을 생성하여 출력한다.The voltage generator 232 generates and outputs an output voltage Vout that varies according to the amount of current I discharged from the current comparator 231.

페일 비트 카운터(233)는 출력 전압(Vout)을 이용하여 다수의 카운트 신호(FC<0> 내지 FC<m>)를 인에이블시켜 출력한다.The fail bit counter 233 enables and outputs a plurality of count signals FC <0> to FC <m> using the output voltage Vout.

도 3은 전류 비교부(231)를 나타내는 회로도이다.3 is a circuit diagram illustrating the current comparator 231.

도 3을 참조하면, 전류 비교부(231)는 다수의 NMOS 트랜지스터(N1 내지N2n)를 포함한다.Referring to FIG. 3, the current comparator 231 includes a plurality of NMOS transistors N1 to N2n.

다수의 NMOS 트랜지스터(N1 내지N2n)는 두개씩 한 쌍(예를 들어 N1와 N2, N3와 N4, N2n-1와 N2n)을 이루어 제1 노드(Q1)와 접지 전원 사이에 병렬로 연결된다. 다수의 NMOS 트랜지스터(N1 내지N2n) 쌍은 하나의 NMOS 트랜지스터(예를 들어 N1)에는 기준 전압 신호(Vref)가 인가되고, 나머지 하나의 NMOS 트랜지스터(예를 들어 N2)에는 페이지 버퍼(PB1 내지 PBn 중 어느 하나)에서 출력된 체크 신호(예를 들어 Check1)가 인가된다.The plurality of NMOS transistors N1 to N2n are paired in pairs (for example, N1 and N2, N3 and N4, N2n-1 and N2n) and are connected in parallel between the first node Q1 and the ground power source. A plurality of pairs of NMOS transistors N1 to N2n are applied with a reference voltage signal Vref to one NMOS transistor (for example, N1), and page buffers PB1 to PBn to another NMOS transistor (for example, N2). The check signal (for example, Check1) output from any one of them is applied.

반도체 소자의 검증 동작시 하이 레벨의 기준 전압 신호(Vref)가 인가되고, 다수의 페이지 버퍼(PB1 내지 PBn)에서 출력된 다수의 체크 신호(Check1 내지 Checkn)의 인에이블된 갯수에 따라 제1 노드(Q1)를 통해 디스차지 되는 전류량(I)은 변화하게 된다. 즉, 페일된 메모리 셀들의 갯수가 증가할 수록 인에이블되는 체크 신호(Check1 내지 Checkn)는 증가하게 되어, 제1 노드(Q1)를 통해 디스차지 되는 전류량(I)은 증가하게 된다.During the verification operation of the semiconductor device, a high level reference voltage signal Vref is applied, and a first node according to the enabled number of the plurality of check signals Check1 to Checkn output from the plurality of page buffers PB1 to PBn. The amount of current I discharged through Q1 changes. In other words, as the number of failed memory cells increases, the check signals Check1 to Checkn that are enabled increase, so that the amount of current I discharged through the first node Q1 increases.

체크 신호(Check1 내지 Checkn) 중 하나가 인에이블될 경우 흐르는 전류의 양을 i라고 정의할경우 페일 비트가 2개 존재하면 2i, 3개 존재하면 3i의 전류가 제1 노드(Q1)를 통해 흐르게 된다.If one of the check signals Check1 to Checkn is enabled, the amount of current flowing when i is defined as 2i when two fail bits exist, and when 3, currents of 3i flow through the first node Q1. do.

도 4는 전압 생성부(232)의 상세 회로도이다.4 is a detailed circuit diagram of the voltage generator 232.

도 4를 참조하면, 전압 생성부(232)는 PMOS 트랜지스터(P1 및 P2)와 저항(R)을 포함한다. PMOS 트랜지스터(P1 및 P2) 각각은 전원 전압(Vdd)이 연결된 제2 노드(Q2)와 제1 노드(Q1) 사이 및 제2 노드(Q2)와 출력 전압(Vout)이 출력되는 제3 노드(Q3) 사이에 연결되며, 서로 게이트가 제1 노드(Q1)에 연결된다. 저항(R)은 제3 노드(Q3)와 접지 전압 사이에 연결된다.Referring to FIG. 4, the voltage generator 232 includes PMOS transistors P1 and P2 and a resistor R. Referring to FIG. Each of the PMOS transistors P1 and P2 includes a third node between the second node Q2 and the first node Q1 to which the power supply voltage Vdd is connected, and the second node Q2 and the output voltage Vout are outputted. Q3), and the gates are connected to the first node Q1. The resistor R is connected between the third node Q3 and the ground voltage.

전류 비교부와 연결된 제1 노드(Q1)를 통해 디스차지 되는 전류량(I)에 따라 제3 노드(Q3)에 인가되는 전압은 변화하게 된다. 즉 전압 생성부(232)는 제1 노드(Q1)를 통해 디스차지 되는 전류량(I)에 따라 변화하는 출력 전압(Vout)을 출력한다.The voltage applied to the third node Q3 changes according to the amount of current I discharged through the first node Q1 connected to the current comparator. That is, the voltage generator 232 outputs an output voltage Vout that changes according to the amount of current I discharged through the first node Q1.

출력 전압(Vout) 값은 페일 비트가 2개 존재하면 2i의 전류가 제1 노드(Q1) 을 흐르게 되어 저항(R)의 저항값(r)에 의해 V=2ir으로 정의될 수 있다. 페일 비트가 2개 존재하면 V=3ir이 된다.The output voltage Vout value may be defined as V = 2ir by the resistance value r of the resistor R because a current of 2i flows through the first node Q1 when two fail bits exist. If there are two fail bits, V = 3ir.

도 5는 페일 비트 카운터(233)의 상세 회로도이다.5 is a detailed circuit diagram of the fail bit counter 233.

도 5를 참조하면, 페일 비트 카운터(233)는 다수의 비교기(CP0 내지 CPm)를 포함한다. 다수의 비교기(CP0 내지 CPm) 각각은 출력 전압(Vout)과 다수의 비교 전압 중 하나(V0 내지 Vm 중 하나)을 비교하여 카운트 신호(FC<0> 내지 FC<m>)를 출력한다.Referring to FIG. 5, the fail bit counter 233 includes a plurality of comparators CP0 to CPm. Each of the plurality of comparators CP0 to CPm compares the output voltage Vout with one of the plurality of comparison voltages (one of V0 to Vm) and outputs the count signals FC <0> to FC <m>.

다수의 비교 전압(V0 내지 Vm)은 서로 상이하며, 그 전압 크기를 1/4, 2/4, 3/4와 같이 하여 출력 전압(Vout)과 비교하여 출력 전압(Vout)의 크기에 따라 인에이블 되는 카운트 신호(FC<0> 내지 FC<m>)를 출력한다.The plurality of comparison voltages (V0 to Vm) are different from each other, and the voltage magnitudes of 1/4, 2/4, and 3/4 are compared with the output voltage (Vout) in accordance with the magnitude of the output voltage (Vout). The count signals FC <0> to FC <m> that are enabled are outputted.

상술한 바와 같이 본원 발명의 페일 비트 검증 회로는 페이지 버퍼를 이용하여 출력된 체크 신호와 기준 전압 신호를 이용하여 페일 비트에 따른 전류량을 비교하고, 이를 다시 전압으로 변환하여 카운팅 신호로 출력함으로써 오동작을 방지할 수 있다.As described above, the fail bit verification circuit of the present invention compares an amount of current according to a fail bit using a check signal output using a page buffer and a reference voltage signal, converts it into a voltage, and outputs it as a counting signal. You can prevent it.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 종래의 페일 비트 검증 회로를 나타낸 회로도이다.1 is a circuit diagram illustrating a conventional fail bit verification circuit.

도 2는 본 발명의 본 발명의 일실시 예에 따른 페일 비트 검증 회로를 포함하는 반도체 메모리 소자를 나타내는 구성도이다.2 is a block diagram illustrating a semiconductor memory device including a fail bit verification circuit according to an exemplary embodiment of the present invention.

도 3은 전류 비교부(231)를 나타내는 회로도이다.3 is a circuit diagram illustrating the current comparator 231.

도 4는 전압 생성부(232)의 상세 회로도이다.4 is a detailed circuit diagram of the voltage generator 232.

도 5는 페일 비트 카운터(233)의 상세 회로도이다.5 is a detailed circuit diagram of the fail bit counter 233.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

230 : 페일 비트 검증 회로 231 : 전류 비교부230: fail bit verification circuit 231: current comparison unit

232 : 전압 생성부 233 : 페일 비트 카운터232: voltage generator 233: fail bit counter

Claims (9)

다수의 메모리 셀을 포함하는 메모리 셀 어레이;A memory cell array including a plurality of memory cells; 상기 다수의 메모리 셀을 검증하여 다수의 체크 신호를 출력하는 페이지 버퍼; 및A page buffer verifying the plurality of memory cells and outputting a plurality of check signals; And 상기 다수의 체크 신호에 응답하여 출력 전압을 생성하고, 출력 전압을 비교 전압과 비교하여 페일 비트 카운트 신호를 출력하는 페일 비트 검증 회로를 포함하는 반도체 메모리 소자.And a fail bit verification circuit configured to generate an output voltage in response to the plurality of check signals and to output a fail bit count signal by comparing the output voltage with a comparison voltage. 제 1 항에 있어서,The method of claim 1, 상기 페일 비트 검증 회로는The fail bit verification circuit is 상기 다수의 체크 신호 중 인에이블되는 체크 신호의 개수에 따른 디스차지 전류량을 제어하고,Controlling the amount of discharge current according to the number of check signals enabled among the plurality of check signals, 상기 디스차지 전류량에 따라 변화하는 전압을 이용하여 상기 페일 비트 카운트 신호를 출력하는 반도체 메모리 소자.And outputting the fail bit count signal using a voltage that varies according to the discharge current amount. 다수의 메모리 셀의 상태에 따라 인에이블되는 다수의 체크 신호에 응답하여 제1 노드에 흐르는 디스차지 전류량을 제어하는 전류 비교부;A current comparing unit configured to control the amount of discharge current flowing to the first node in response to the plurality of check signals enabled according to the states of the plurality of memory cells; 상기 디스차지 전류량에 따라 변화하는 출력 전압을 출력하는 전압 생성부; 및A voltage generator configured to output an output voltage that changes according to the discharge current amount; And 상기 출력 전압과 다수의 비교 전압을 비교하여 다수의 카운팅 신호를 출력하는 페일 비트 카운터를 포함하는 페일 비트 검증 회로.And a fail bit counter configured to compare the output voltage with a plurality of comparison voltages and output a plurality of counting signals. 제 3 항에 있어서,The method of claim 3, wherein 상기 전류 비교부는 상기 다수의 체크 신호 중 인에이블 되는 상기 체크 신호의 개수가 증가할수록 상기 제1 노드에 흐르는 상기 디스차지 전류량이 증가하는 페일 비트 검증 회로.And the current comparator increases the amount of discharge current flowing to the first node as the number of the check signals enabled among the plurality of check signals increases. 제 3 항에 있어서,The method of claim 3, wherein 상기 전류 비교부는 다수의 트랜지스터를 포함하며,The current comparison unit includes a plurality of transistors, 상기 다수의 트랜지스터들 각각은 상기 제1 노드와 접지 전원 사이에 병렬 연결되며, 상기 다수의 체크 신호에 각각 응답하여 상기 제1 노드에 흐르는 상기 디스차지 전류량을 제어하는 페일 비트 검증 회로.And each of the plurality of transistors is connected in parallel between the first node and a ground power source, and controls the amount of discharge current flowing to the first node in response to the plurality of check signals, respectively. 제 3 항에 있어서,The method of claim 3, wherein 상기 전압 생성부는 전원 전압이 인가되는 제2 노드와 상지 제1 노드 사이에 연결된 제1 트랜지스터;The voltage generator may include a first transistor connected between a second node to which a power supply voltage is applied and an upper first node; 상기 제2 노드와 상기 출력 전압이 출력되는 제3 노드 사이에 연결된 제2 트랜지스터; 및A second transistor connected between the second node and a third node at which the output voltage is output; And 상기 제3 노드와 접지 전원 사이에 연결된 저항을 포함하며,A resistor coupled between the third node and a ground power source, 상기 제1 및 제2 트랜지스터의 게이트는 상기 제1 노드에 연결된 페일 비트 검증 회로.The fail bit verify circuit of the first and second transistors is connected to the first node. 제 3 항에 있어서,The method of claim 3, wherein 상기 전압 생성부는 상기 디스차지 전류량에 비례하는 출력 전압을 출력하는 페일 비트 검증 회로.And the voltage generator outputs an output voltage proportional to the amount of discharge current. 제 3 항에 있어서,The method of claim 3, wherein 상기 페일 비트 카운터는 상기 출력 전압의 전압값에 따른 다수의 카운팅 신호를 출력하는 페일 비트 검증 회로.And the fail bit counter outputs a plurality of counting signals according to the voltage value of the output voltage. 제 3 항에 있어서,The method of claim 3, wherein 상기 페일 비트 카운터는 다수의 비교기를 포함하며,The fail bit counter includes a plurality of comparators, 상기 다수의 비교기 각각은 상기 출력 전압과 상기 다수의 비교 전압을 비교하여 상기 다수의 카운팅 신호 중 하나를 출력하는 페일 비트 검증 회로.Each of the plurality of comparators compares the output voltage and the plurality of comparison voltages to output one of the plurality of counting signals.
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