KR20100089365A - Semiconductor memory device comprising internal voltage generator - Google Patents

Abstract

PURPOSE: A semiconductor memory device including an internal voltage generator is provided to prevent the malfunction of a semiconductor memory device by adjusting the magnitude of the internal voltage according to the temperature. CONSTITUTION: A comparison voltage generator(10) outputs the comparison voltage in response to the difference between the reference voltage and the input voltage. An internal voltage driving unit(20) outputs the internal voltage by adjusting the external power voltage inputted from the outside in response to the comparison voltage. An input voltage generator(30) outputs the input voltage varying according to the temperature by comprising a first resistance unit(31) and a second resistance unit(32).

Description

내부 전압 발생 회로를 구비하는 반도체 장치{Semiconductor memory device comprising internal voltage generator}Semiconductor device comprising an internal voltage generator circuit

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 온도에 따라 발생되는 내부 전압의 크기를 가변시킬 수 있는 내부 전압 발생 회로를 구비하는 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having an internal voltage generation circuit capable of varying the magnitude of an internal voltage generated according to temperature.

반도체 메모리 장치와 같은 반도체 장치는 저전력 동작과 안정적인 동작을 위하여 반도체 장치의 외부로부터 인가되는 외부 전압으로부터 내부 전압을 발생하는 내부 전압 발생 회로를 구비한다.A semiconductor device such as a semiconductor memory device includes an internal voltage generator circuit for generating an internal voltage from an external voltage applied from the outside of the semiconductor device for low power operation and stable operation.

내부 전압 발생 회로로부터 발생된 내부 전압은 반도체 장치의 내부 회로의 전원 전압으로 사용된다. 즉, 반도체 메모리 장치의 경우, 상기 내부 전압은 메모리 셀 어레이로 공급될 수도 있고, 워드 라인 구동 회로나 제어 신호의 타이밍(예를 들면, 워드 라인 인에이블 신호가 활성화된 후 된 후 센스 증폭기 인에이블 신호가 활성화되기까지 필요한 지연 시간)을 조절하기 위한 지연회로의 전원 전압으로 사용된다.The internal voltage generated from the internal voltage generator circuit is used as the power supply voltage of the internal circuit of the semiconductor device. That is, in the case of the semiconductor memory device, the internal voltage may be supplied to the memory cell array, and the sense amplifier is enabled after the timing of the word line driving circuit or the control signal (for example, after the word line enable signal is activated). It is used as the power supply voltage of the delay circuit to adjust the delay time required for the signal to be activated.

본 발명의 목적은 온도에 따라 가변되는 내부 전압을 발생하는 내부 전압 발생 회로를 구비하는 반도체 메모리 장치를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory device having an internal voltage generation circuit for generating an internal voltage that varies with temperature.

상기 목적을 달성하기 위한 본 발명의 내부전압 발생회로를 구비하는 반도체 메모리 장치는 기준 전압과 입력 전압의 차이에 응답하여 비교 전압을 출력하는 비교 전압 발생부, 상기 비교 전압에 응답하여 외부로부터 입력되는 외부 전원 전압을 조절하여 내부 전압을 출력하는 내부 전압 구동부, 및 상기 내부 전압이 출력되는 출력 노드와 접지 전압 사이에 직렬로 연결된 제1 저항부 및 온도에 따라 저항의 크기가 가변되는 제2 저항부를 구비하여 온도에 따라 가변되는 상기 입력 전압을 출력하는 입력 전압 발생부를 구비하는 내부전압 발생회로를 구비하는 것을 특징으로 한다.The semiconductor memory device including the internal voltage generator of the present invention for achieving the above object is a comparison voltage generator for outputting a comparison voltage in response to the difference between the reference voltage and the input voltage, which is input from the outside in response to the comparison voltage An internal voltage driver for outputting an internal voltage by adjusting an external power supply voltage, a first resistor part connected in series between an output node at which the internal voltage is output, and a ground voltage, and a second resistor part having a variable magnitude depending on temperature And an internal voltage generator circuit having an input voltage generator for outputting the input voltage which is variable according to temperature.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 워드 라인들 및 복수개의 비트 라인들 각각의 사이에 연결된 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이, 센스 인에이블 신호에 응답하여 상기 복수개의 비트 라인들 중 해당하는 비트 라인의 신호를 감지하고 증폭하는 센스 증폭기, 및 상기 내부 전압이 인가되고, 외부로부터 입력되는 명령어에 응답하여 상기 복수개의 워드 라인들 중 해당하는 워드 라인을 구동하고, 상기 센스 인에이블 신호를 출력하는 제어부를 추가적으로 구비하는 것을 특징으로 한다.A semiconductor memory device of the present invention for achieving the above object is a memory cell array having a plurality of memory cells connected between each of a plurality of word lines and a plurality of bit lines, the plurality of memory cells in response to a sense enable signal A sense amplifier which senses and amplifies a signal of a corresponding bit line among the bit lines, and the internal voltage is applied, and drives a corresponding word line of the plurality of word lines in response to a command input from the outside; And a control unit for outputting a sense enable signal.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태의 상기 제2 저항부는 접지 전압과 연결되는 게이트를 구비하고 문턱전압이 큰 PMOS 트랜지스터를 구비하여 온도가 하강하면 저항의 크기가 커지는 것을 특징으로 한다.The second resistor unit of the first aspect of the semiconductor memory device of the present invention for achieving the above object includes a PMOS transistor having a gate connected to the ground voltage and having a large threshold voltage, so that the size of the resistor increases when the temperature decreases. It features.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1 형태의 상기 제1 저항부는 상기 출력 노드와 상기 입력전압이 출력되는 중간 노드 사이에 연결되고, 상기 제2 저항부는 상기 중간 노드와 상기 접지 전압 사이에 연결되고, 상기 제어부는 상기 내부 전압이 인가되고, 상기 워드 라인이 구동된 후 상기 센스 인에이블 신호가 활성화될 때까지의 지연 시간을 확보하는 지연 회로를 구비하는 것을 특징으로 한다.The first resistor portion of the first aspect of the semiconductor memory device of the present invention for achieving the above object is connected between the output node and the intermediate node to which the input voltage is output, the second resistor portion is the intermediate node and the ground The controller is connected between voltages, and the control unit includes a delay circuit that secures a delay time between the internal voltage is applied and the sense enable signal is activated after the word line is driven.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2 형태의 상기 제2 저항부는 내부 전압과 연결되는 게이트를 구비하고, 문턱전압이 작은 NMOS 트랜지스터를 구비하여 온도가 하강하면 저항의 크기가 작아지는 것을 특징으로 한다.In order to achieve the above object, the second resistor unit of the second aspect of the semiconductor memory device of the present invention includes a gate connected to an internal voltage, and includes an NMOS transistor having a small threshold voltage. It is characterized by losing.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2 형태의 상기 제1 저항부는 상기 출력 노드와 상기 입력전압이 출력되는 중간 노드 사이에 연결되고, 상기 제2 저항부는 상기 중간 노드와 상기 접지 전압 사이에 연결되고, 상기 제어부는 상기 외부로부터 입력되는 명령어에 응답하여 상기 내부 전압을 이용하여 워드 라인을 구동하는 워드 라인 드라이버를 구비하는 것을 특징으로 한다.The first resistor portion of the second aspect of the semiconductor memory device of the present invention for achieving the above object is connected between the output node and the intermediate node to which the input voltage is output, the second resistor portion is the intermediate node and the ground The voltage controller may be connected between voltages, and the controller may include a word line driver configured to drive a word line using the internal voltage in response to a command input from the outside.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1 형태 및 제2 형태의 상기 제2 저항부는 상기 출력 노드와 상기 입력전압이 출력되는 중간 노 드 사이에 연결되고, 상기 제1 저항부는 상기 중간 노드와 상기 접지 전압 사이에 연결되는 것을 특징으로 한다.In order to achieve the above object, the second resistor of the first and second aspects of the semiconductor memory device of the present invention is connected between the output node and an intermediate node to which the input voltage is output. It is characterized in that the connection between the intermediate node and the ground voltage.

따라서, 본 발명의 내부전압 발생회로를 구비하는 반도체 메모리 장치는 온도에 따라 내부전압의 크기를 조절할 수 있는 내부전압 발생회로를 구비하여 반도체 메모리 장치의 오동작을 방지할 수 있다.Therefore, the semiconductor memory device including the internal voltage generation circuit of the present invention may include an internal voltage generation circuit that can adjust the magnitude of the internal voltage according to temperature, thereby preventing malfunction of the semiconductor memory device.

이하, 첨부된 도면을 참고로 하여 본 발명의 내부 전압 발생 회로를 구비하는 반도체 메모리 장치를 설명하면 다음과 같다.Hereinafter, a semiconductor memory device including an internal voltage generation circuit of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 내부전압 발생회로를 구비하는 반도체 메모리 장치의 내부전압 발생회로의 일실시예의 구성을 나타내는 것으로, 비교전압 발생부(10), 내부전압 구동부(20) 및 입력전압 발생부(30)를 구비하여 구성되어 있으며, 입력전압 발생부(30)는 제1 저항부(31) 및 제2 저항부(32)로 구성될 수 있으며, 제1 저항부(31)는 저항(R1)으로 구성될 수 있고, 제2 저항부(32)는 PMOS 트랜지스터(P2) 및 저항(R2)로 구성될 수 있다.FIG. 1 shows a configuration of an embodiment of an internal voltage generation circuit of a semiconductor memory device having an internal voltage generation circuit according to the present invention, and includes a comparison voltage generator 10, an internal voltage driver 20, and an input voltage generator ( 30, the input voltage generator 30 may include a first resistor part 31 and a second resistor part 32, and the first resistor part 31 may include a resistor R1. The second resistor unit 32 may include a PMOS transistor P2 and a resistor R2.

도 1에 나타낸 블럭들 각각의 기능을 설명하면 다음과 같다.The function of each of the blocks shown in FIG. 1 is as follows.

비교전압 발생부(10)는 기준 전압(Vref)과 입력 전압(Va)의 차이에 응답하여 비교 전압(Vb)을 출력한다. 예를 들면, 비교전압 발생부(10)는 차동 증폭 회로로 구성되어 입력 전압(Va)이 기준 전압(Vref)보다 낮아지게 되면 출력되는 비교 전압(Vb)의 레벨을 낮추고, 입력 전압(Va)이 기준 전압(Vref)보다 높아지게 되면 출 력되는 비교 전압(Vb)의 레벨이 높이도록 구성될 수 있다.The comparison voltage generator 10 outputs the comparison voltage Vb in response to a difference between the reference voltage Vref and the input voltage Va. For example, the comparison voltage generator 10 is configured as a differential amplifier circuit, when the input voltage Va becomes lower than the reference voltage Vref, the level of the output comparison voltage Vb is lowered and the input voltage Va is reduced. When the reference voltage Vref is higher than that, the level of the output comparison voltage Vb may be increased.

내부전압 구동부(20)는 외부 전원 전압(Vext)과 내부 전압(Vint)이 출력되는 노드 사이에 연결되고, 상기 비교 전압(Vb)에 응답하여 외부 전원 전압(Vext)을 조절하여 내부 전압(Vint)을 출력한다. 내부전압 구동부(20)는 PMOS 트랜지스터(P1)로 구성될 수 있으며, PMOS 트랜지스터(P1)는 상기 비교 전압(Vb)에 응답하여 외부 전원 전압(Vext)이 인가되는 단자로부터 내부 전압(Vint)이 출력되는 출력 노드(B)로 흐르는 전류량을 조절함으로써 상기 내부 전압(Vint)의 크기가 소정의 레벨이 되도록 조절하여 상기 내부 전압(Vint)을 출력한다.The internal voltage driver 20 is connected between an external power supply voltage Vext and a node at which the internal voltage Vint is output, and adjusts the external power supply voltage Vext in response to the comparison voltage Vb to adjust the internal voltage Vint. ) The internal voltage driver 20 may be configured of a PMOS transistor P1, and the PMOS transistor P1 may have an internal voltage Vint from a terminal to which an external power supply voltage Vext is applied in response to the comparison voltage Vb. The internal voltage Vint is output by adjusting the amount of the current flowing to the output node B to be output such that the magnitude of the internal voltage Vint becomes a predetermined level.

입력전압 발생부(30)는 상기 내부 전압이 출력되는 상기 출력 노드(B)와 접지 전압 사이에 연결되고, 상기 내부 전압(Vint)을 입력하여 온도에 따라 가변되는 저항을 이용하여 온도에 따라 가변되는 입력 전압(Va)을 출력한다.The input voltage generator 30 is connected between the output node B to which the internal voltage is output and the ground voltage, and is varied according to temperature using a resistor that is variable according to temperature by inputting the internal voltage Vint. The input voltage Va is outputted.

도 1에 나타낸 바와 같이, 입력전압 발생부(30)는 출력 노드(B)와 접지 전압 사이에 직렬로 연결된 제1 저항부(31) 및 제2 저항부(32)로 구성될 수 있으며, 제2 저항부(32)는 온도에 따라 저항의 크기가 가변된다. 예를 들면, 제1 저항부(31)는 상기 내부 전압(Vint)이 출력되는 노드와 상기 입력 전압(Va)이 출력되는 중간 노드(A) 사이에 연결되고, 제2 저항부(32)는 상기 입력 전압(Va)이 출력되는 상기 중간 노드(A)와 접지 전압 사이에 연결될 수 있다. 제2 저항부(32)는 상기 중간 노드(A)와 연결된 PMOS 트랜지스터(P2) 및 상기 PMOS 트랜지스터(P2)와 접지전압 사이에 연결된 저항(R2)으로 구성될 수 있으며, 상기 PMOS 트랜지스터(P2)의 게이트 단자에는 접지 전압이 인가된다. PMOS 트랜지스터(P2)의 벌크 바이어스 전압으로 상기 입력 전압(Va)(또는, 내부 전원 전압(Vint))이 인가될 수 있다.As shown in FIG. 1, the input voltage generator 30 may include a first resistor 31 and a second resistor 32 connected in series between the output node B and the ground voltage. The resistance of the two resistance parts 32 varies with temperature. For example, the first resistor unit 31 is connected between a node at which the internal voltage Vint is output and an intermediate node A at which the input voltage Va is output, and the second resistor unit 32 is The input voltage Va may be connected between the intermediate node A to which the output voltage Va is output and the ground voltage. The second resistor unit 32 may include a PMOS transistor P2 connected to the intermediate node A and a resistor R2 connected between the PMOS transistor P2 and a ground voltage, and the PMOS transistor P2 The ground voltage is applied to the gate terminal of. The input voltage Va (or the internal power supply voltage Vint) may be applied as the bulk bias voltage of the PMOS transistor P2.

제2 저항부(32)는 온도에 따라 저항의 크기가 가변된다. 즉, 상기 PMOS 트랜지스터(P2)는 온도가 내려가면 저항의 크기가 감소하고, 온도가 올라가면 저항의 크기가 증가하는 가변 저항으로 동작한다. 따라서, 입력전압 발생부(30)로부터 출력되는 입력 전압(Va)의 크기는 온도가 내려가면 감소하고, 온도가 올라가면 증가한다.The size of the resistance of the second resistor unit 32 varies with temperature. That is, the PMOS transistor P2 operates as a variable resistor in which the size of the resistor decreases when the temperature decreases, and the size of the resistor increases when the temperature rises. Therefore, the magnitude of the input voltage Va output from the input voltage generator 30 decreases when the temperature decreases, and increases when the temperature rises.

도 2는 본 발명의 내부전압 발생회로를 구비하는 반도체 메모리 장치의 내부전압 발생회로의 동작을 설명하기 위한 트랜지스터의 온도 특성 곡선을 나타낸 것으로서, 점선은 저온일 경우에, 실선은 고온일 경우에 트랜지스터의 게이트 소스 간 전압(Vgs)과 문턱 전압(Vth)의 차이값에 대한 트랜지스터의 드레인 소스 간 전류(Ids)의 변화를 각각 나타낸 것이다.FIG. 2 shows a temperature characteristic curve of a transistor for explaining the operation of an internal voltage generation circuit of a semiconductor memory device having an internal voltage generation circuit of the present invention, in which a dotted line is a low temperature and a solid line is a high temperature transistor. The variation of the drain-source current Ids of the transistor with respect to the difference between the gate-source voltage Vgs and the threshold voltage Vth is shown.

도 2를 참고하여 도 1에 나타낸 본 발명의 반도체 메모리 장치의 내부전압 발생회로의 일실시예의 동작을 설명하면 다음과 같다.Referring to FIG. 2, an operation of an embodiment of an internal voltage generation circuit of the semiconductor memory device of FIG. 1 will be described below.

도 1에서, 내부 전압(Vint)은 아래와 같은 수식에 의해 결정된다.In FIG. 1, the internal voltage Vint is determined by the following equation.

상기 수학식(1)에서, R1, R2, 및 R(P2) 각각은 저항(R1)의 크기, 저항(R2)의 크기, 및 PMOS 트랜지스터(P2)의 저항의 크기를 각각 나타낸다.In Equation (1), each of R1, R2, and R (P2) represents the magnitude of the resistor R1, the magnitude of the resistor R2, and the magnitude of the resistance of the PMOS transistor P2.

PMOS 트랜지스터(P2)의 문턱 전압은 크도록 설계하고, PMOS 트랜지스터(P2) 의 게이트가 접지 전압에 연결함으로써, PMOS 트랜지스터(P2)의 게이트 소스 간 전압차와 문턱 전압의 차이는 온도 계수(Temperature coefficient)가 0인 전압(Vztc)보다 낮은 제1 전압(V1)이 되도록 한다. 즉, PMOS 트랜지스터(P2)의 바이어스 포인트가 온도 계수가 0인 전압(Vztc)보다 낮도록 설정한다.Since the threshold voltage of the PMOS transistor P2 is designed to be large and the gate of the PMOS transistor P2 is connected to the ground voltage, the difference between the voltage difference and the threshold voltage between the gate sources of the PMOS transistor P2 is determined by the temperature coefficient. ) Is set to be the first voltage V1 lower than the zero voltage Vztc. That is, the bias point of the PMOS transistor P2 is set to be lower than the voltage Vztc whose temperature coefficient is zero.

도 2에 나타낸 바와 같이, PMOS 트랜지스터(P2)의 바이어스 포인트가 온도 계수가 0인 전압(Vztc)보다 낮은 경우, PMOS 트랜지스터(P2)의 드레인 소스 간 전류(Ids)는 저온일 때가 고온일 때보다 작다. 즉, PMOS 트랜지스터(P2)의 저항(R(P2))은 저온일 때가 고온일 때보다 커지게 되고, 결과적으로 상기 수학식(1)에 의한 내부 전압(Vint)은 저온일 때가 고온일 때보다 작아지게 된다.As shown in FIG. 2, when the bias point of the PMOS transistor P2 is lower than the voltage Vztc having a temperature coefficient of 0, the drain-destination current Ids of the PMOS transistor P2 is lower than at a high temperature. small. That is, the resistance R (P2) of the PMOS transistor P2 becomes larger when the low temperature is higher than the high temperature, and as a result, the internal voltage Vint of Equation (1) is higher than when the low temperature is the high temperature. It becomes small.

도 3은 도 1에 나타낸 본 발명의 내부전압 발생회로를 구비하는 반도체 메모리 장치의 내부전압 발생회로의 시뮬레이션 결과를 나타낸 도면으로서, 외부 전원 전압(Vext)에 따른 내부 전압(Vint)의 변화를 나타낸 도면이다. 도 3에서, 점선은 저온일 경우를, 실선은 고온일 경우를 각각 나타낸다.FIG. 3 is a diagram illustrating a simulation result of an internal voltage generation circuit of the semiconductor memory device including the internal voltage generation circuit of FIG. 1, illustrating a change in the internal voltage Vint according to an external power supply voltage Vext. Drawing. In FIG. 3, the dotted line shows the case where it is low temperature, and the solid line shows the case where it is high temperature.

도 3에 나타낸 바와 같이, 본 발명의 반도체 메모리 장치의 내부전압 발생회로는 고온일 경우 약 1.2V의 내부 전압을 발생하고, 저온일 경우에는 이보다 조금 낮은 1.17V의 내부 전압을 발생한다.As shown in FIG. 3, the internal voltage generation circuit of the semiconductor memory device of the present invention generates an internal voltage of about 1.2 V at high temperatures, and a slightly lower internal voltage of 1.17 V at low temperatures.

도 1에서는, 제1 저항부(31)가 내부 전압(Vint)이 출력되는 출력 노드(B)와 입력 전압(Va)이 출력되는 중간 노드(A) 사이에 연결되고, 제2 저항부(32)가 중간 노드(A)와 접지 전압 사이에 연결되는 경우를 예시하였으나, 제2 저항부(32)가 출력 노드(B)와 중간 노드(A) 사이에 연결되고, 제1 저항부(31)가 중간 노드(A)와 접 지 전압 사이에 연결되도록 구성될 수도 있다. 이 경우, PMOS 트랜지스터(P2)의 바이어스 포인트를 온도 계수가 0인 전압(Vztc)보다 낮도록 설정하면 내부전압 발생회로는 고온일 경우에 저온일 경우보다 더 낮은 레벨의 내부 전압을 출력하게 된다.In FIG. 1, the first resistor unit 31 is connected between the output node B from which the internal voltage Vint is output and the intermediate node A from which the input voltage Va is output, and the second resistor unit 32. ) Is illustrated between the intermediate node A and the ground voltage, but the second resistor unit 32 is connected between the output node B and the intermediate node A, and the first resistor unit 31 is connected. May be configured to be connected between the intermediate node A and the ground voltage. In this case, when the bias point of the PMOS transistor P2 is set to be lower than the voltage Vztc having a temperature coefficient of 0, the internal voltage generation circuit outputs an internal voltage having a lower level than the low temperature at high temperature.

도 4는 본 발명의 내부전압 발생회로를 구비한 반도체 장치의 내부전압 발생회로의 다른 실시예를 나타낸 것으로서, 비교전압 발생부(10), 내부전압 구동부(20), 및 입력전압 발생부(35)로 구성되어 있으며, 입력전압 발생부(35)는 제1 저항부(36) 및 제2 저항부(37)로 구성될 수 있고, 제2 저항부(37)는 NMOS 트랜지스터(N1) 및 저항(R2)으로 구성될 수 있다.4 illustrates another embodiment of an internal voltage generation circuit of a semiconductor device having an internal voltage generation circuit according to the present invention, and includes a comparison voltage generator 10, an internal voltage driver 20, and an input voltage generator 35. ), The input voltage generator 35 may include a first resistor 36 and a second resistor 37, and the second resistor 37 includes an NMOS transistor N1 and a resistor. (R2).

도 4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.The function of each of the blocks shown in FIG. 4 is as follows.

비교전압 발생부(10) 및 내부전압 구동부(20)의 기능은 도 2에서 설명한 것과 동일하다.The functions of the comparison voltage generator 10 and the internal voltage driver 20 are the same as those described with reference to FIG. 2.

입력전압 발생부(35)는 상기 내부 전압(Vint)이 출력되는 출력 노드(A)와 접지 전압 사이에 연결되고, 상기 내부 전압(Vint)을 입력하여 온도에 따라 가변되는 저항을 이용하여 온도에 따라 가변되는 입력 전압(Va)을 출력한다.The input voltage generator 35 is connected between the output node A from which the internal voltage Vint is output and the ground voltage, and inputs the internal voltage Vint to a temperature using a resistor that varies according to temperature. The input voltage Va, which is variable according to the output, is output.

도 4에 나타낸 바와 같이, 입력전압 발생부(35)는 내부 전압이 출력되는 출력 노드(B)와 접지 전압 사이에 직렬로 제1 저항부(36) 및 제2 저항부(37)로 구성될 수 있으며, 제2 저항부(37)는 온도에 따라 저항의 크기가 가변된다. 제2 저항부(37)는 상기 입력 전압(Va)이 출력되는 중간 노드(A)와 연결된 NMOS 트랜지스터(N1) 및 상기 NMOS 트랜지스터(N1)와 접지전압 사이에 연결된 저항(R2)으로 구성 될 수 있다. 상기 NMOS 트랜지스터(N1)의 게이트 단자에는 내부 전압(Vint)(또는 외부 전원 전압(Vext)이 인가될 수 있다. As shown in FIG. 4, the input voltage generator 35 may include a first resistor 36 and a second resistor 37 in series between the output node B to which the internal voltage is output and the ground voltage. The second resistor unit 37 may vary in size with respect to temperature. The second resistor unit 37 may include an NMOS transistor N1 connected to the intermediate node A from which the input voltage Va is output, and a resistor R2 connected between the NMOS transistor N1 and a ground voltage. have. An internal voltage Vint (or an external power supply voltage Vext) may be applied to the gate terminal of the NMOS transistor N1.

제2 저항부(37)는 온도에 따라 저항의 크기가 가변된다. 즉, 상기 NMOS 트랜지스터(N1)는 온도가 내려가면 저항의 크기가 증가하고, 온도가 올라가면 저항의 크기가 감소하는 가변 저항으로 동작한다. 따라서, 입력전압 발생부(35)로부터 출력되는 입력 전압(Va)의 크기는 온도가 내려가면 증가하고, 온도가 올라가면 감소한다.The size of the resistor of the second resistor unit 37 varies with temperature. That is, the NMOS transistor N1 operates as a variable resistor in which the size of the resistor increases when the temperature decreases, and the size of the resistor decreases when the temperature rises. Therefore, the magnitude of the input voltage Va output from the input voltage generator 35 increases as the temperature decreases and decreases as the temperature increases.

도 2를 참고하여 도 4에 나타낸 본 발명의 반도체 장치의 내부전압 발생회로의 다른 실시예의 동작을 설명하면 다음과 같다.Referring to FIG. 2, the operation of another embodiment of the internal voltage generation circuit of the semiconductor device of FIG. 4 will be described.

도 4에서, 내부 전압(Vint)은 아래와 같은 수학식에 의해 결정된다.In FIG. 4, the internal voltage Vint is determined by the following equation.

상기 수학식(2)에서, R1, R2, 및 R(N1)은 저항(R1)의 크기, 저항(R2)의 크기, 및 NMOS 트랜지스터(N1)의 저항의 크기를 각각 나타낸다.In Equation (2), R1, R2, and R (N1) represent the magnitude of the resistor R1, the magnitude of the resistor R2, and the magnitude of the resistance of the NMOS transistor N1, respectively.

NMOS 트랜지스터(N1)의 문턱전압을 작도록 설계하고, NMOS 트랜지스터(N1)의 게이트가 내부 전압에 연결함으로써, NMOS 트랜지스터(N1)의 게이트 소스 간 전압차와 문턱 전압의 차이는 온도 계수(Temperature coefficient)가 0인 전압(Vztc)보다 높은 제2 전압(V2)이 되도록 설정한다. 즉, NMOS 트랜지스터(N1)의 바이어스 포인트는 온도 계수가 0인 전압(Vztc)보다 높도록 설정된다.Since the threshold voltage of the NMOS transistor N1 is designed to be small and the gate of the NMOS transistor N1 is connected to an internal voltage, the difference between the voltage difference and the threshold voltage between the gate sources of the NMOS transistor N1 is determined by the temperature coefficient. Is set to be the second voltage V2 higher than the zero voltage Vztc. That is, the bias point of the NMOS transistor N1 is set to be higher than the voltage Vztc whose temperature coefficient is zero.

도 2에 나타낸 바와 같이, NMOS 트랜지스터(N1)의 바이어스 포인트가 온도 계수가 0인 전압(Vztc)보다 높은 경우, NMOS 트랜지스터(N1)의 드레인 소스 간 전류(Ids)는 저온일 때가 고온일 때보다 크다. 즉, NMOS 트랜지스터(N1)의 저항은 저온일 때가 고온일 때보다 작아지게 되고, 결과적으로 내부 전압(Vint)은 저온일 때가 고온일 때보다 커지게 된다.As shown in FIG. 2, when the bias point of the NMOS transistor N1 is higher than the voltage Vztc of which the temperature coefficient is 0, the drain-destination current Ids of the NMOS transistor N1 is lower than that of the high temperature. Big. That is, the resistance of the NMOS transistor N1 becomes smaller when the low temperature is higher than the high temperature, and as a result, the internal voltage Vint becomes larger than when the low temperature is the high temperature.

도 5는 도 4에 나타낸 본 발명의 반도체 장치의 내부전압 발생회로의 시뮬레이션 결과를 나타낸 도면으로서, 외부 전원 전압(Vext)에 따른 내부 전압(Vint)의 변화를 나타낸 도면이다. 도 5에서, 점선은 저온일 경우를, 실선은 고온일 경우를 각각 나타낸다.FIG. 5 is a diagram illustrating a simulation result of an internal voltage generation circuit of the semiconductor device of FIG. 4, illustrating a change in the internal voltage Vint according to the external power supply voltage Vext. In FIG. 5, the dotted line shows the case of low temperature, and the solid line shows the case of high temperature, respectively.

도 5에 나타낸 바와 같이, 본 발명의 반도체 장치의 내부전압 발생회로는 고온일 경우 약 1.2V의 내부 전압을 발생하고, 저온일 경우에는 이보다 조금 높은 1.23V의 내부 전압을 발생한다.As shown in Fig. 5, the internal voltage generation circuit of the semiconductor device of the present invention generates an internal voltage of about 1.2 V at high temperatures, and an internal voltage of 1.23 V slightly higher than this at low temperatures.

도 4에서는, 제1 저항부(36)가 출력 노드(B)와 중간 노드(A) 사이에 연결되고, 제2 저항부(37)가 중간 노드(A)와 접지 전압 사이에 연결되는 경우를 예시하였지만, 도 1에서 설명한 바와 마찬가지로, 제2 저항부(37)가 출력 노드(B)와 중간 노드(A) 사이에 연결되고, 제1 저항부(36)가 중간 노드(A)와 접지 전압 사이에 연결되도록 구성될 수도 있다. 이 경우, NMOS 트랜지스터(N1)의 바이어스 포인트를 온도 계수가 0인 전압(Vztc)보다 높도록 설정하면 내부전압 발생회로는 고온일 경우에 저온일 경우보다 더 높은 레벨의 내부 전압을 출력하게 된다.In FIG. 4, the first resistor 36 is connected between the output node B and the intermediate node A, and the second resistor 37 is connected between the intermediate node A and the ground voltage. As illustrated in FIG. 1, the second resistor unit 37 is connected between the output node B and the intermediate node A, and the first resistor unit 36 is connected to the intermediate node A and the ground voltage. It may be configured to be connected between. In this case, when the bias point of the NMOS transistor N1 is set to be higher than the voltage Vztc having a temperature coefficient of 0, the internal voltage generation circuit outputs an internal voltage having a higher level than the low temperature at high temperature.

도 6은 본 발명의 내부전압 발생회로를 구비한 반도체 메모리 장치(100)의 일실시예의 구성을 나타내는 것으로서, 본 발명의 반도체 메모리 장치(100)는 메모리 셀 어레이(40), 센스 증폭기(50), 제어부(60), 및 내부전압 발생회로(70)를 구비하여 구성될 수 있다.FIG. 6 shows a configuration of an embodiment of a semiconductor memory device 100 having an internal voltage generation circuit of the present invention. The semiconductor memory device 100 of the present invention includes a memory cell array 40 and a sense amplifier 50. As shown in FIG. , A controller 60, and an internal voltage generation circuit 70 may be provided.

도 6에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.The function of each of the blocks shown in FIG. 6 will be described below.

메모리 셀 어레이(40)는 복수개의 워드 라인들(WL) 및 복수개의 비트 라인들(BL) 각각의 사이에 연결된 복수개의 메모리 셀(MC)들을 구비하여 구성될 수 있으며, 메모리 셀(MC)에 데이터를 라이트하거나, 메모리 셀(MC)로부터 데이터를 리드한다.The memory cell array 40 may include a plurality of memory cells MC connected between each of a plurality of word lines WL and a plurality of bit lines BL, and may be configured in the memory cell MC. Data is written or data is read from the memory cell MC.

센스 증폭기(50)는 센스 인에이블 신호(SEN)에 응답하여 상기 비트 라인들(BL) 중 해당하는 비트 라인의 신호를 감지하고 증폭한다.The sense amplifier 50 senses and amplifies a signal of a corresponding bit line among the bit lines BL in response to the sense enable signal SEN.

내부전압 발생회로(70)는 도 1 및/또는 도 4에 나타낸 것과 동일한 구성을 가질 수 있으며, 외부 전원 전압(Vext)을 입력하여 온도에 따라 가변되는 내부 전압(Vint)을 출력한다.The internal voltage generation circuit 70 may have the same configuration as shown in FIGS. 1 and / or 4, and outputs an internal voltage Vint that varies according to temperature by inputting an external power supply voltage Vext.

제어부(60)는 상기 내부 전압이 인가되고, 외부로부터 입력되는 명령어에 응답하여 복수개의 워드 라인들(WL)중 해당하는 워드 라인을 구동하고, 상기 센스 인에이블 신호(SEN)를 센스 증폭기(50)로 출력한다.The controller 60 applies the internal voltage, drives a corresponding word line among the plurality of word lines WL in response to a command input from the outside, and applies the sense enable signal SEN to the sense amplifier 50. )

도시하지는 않았지만, 제어부(60)는 외부로부터 입력되는 명령어에 응답하여 내부전압 발생회로(70)로부터 출력되는 내부 전압(Vint)을 이용하여 상기 워드 라인을 구동하는 워드 라인 드라이버(미도시) 및/또는 내부전압 발생회로(70)로부터 출력되는 내부 전압(Vint)이 인가되고, 상기 워드 라인이 구동된 후 상기 센스 증 폭기 인에이블 신호(SEN)가 활성화될 때까지 지연시간을 확보하는데 이용하는 지연 회로(미도시)를 구비하여 구성될 수 있다. 워드 라인 드라이버(미도시)로 인가되는 내부 전압(Vint)을 출력하는 내부전압 발생회로(70)는 도 4에 나타낸 것과 동일한 구성을 가질 수 있으며, 지연회로(미도시)로 인가되는 내부 전압(Vint)을 출력하는 내부전압 발생회로(70)는 도 1에 나타낸 것과 동일한 구성을 가질 수 있다.Although not shown, the controller 60 may drive a word line using the internal voltage Vint output from the internal voltage generation circuit 70 in response to a command input from the outside and / or a word line driver (not shown). Alternatively, a delay circuit used to secure a delay time between the internal voltage generation signal Vint output from the internal voltage generation circuit 70 and the word amplifier is driven and then the sense amplifier enable signal SEN is activated. It may be configured to include (not shown). The internal voltage generation circuit 70 outputting the internal voltage Vint applied to the word line driver (not shown) may have the same configuration as shown in FIG. 4, and the internal voltage applied to the delay circuit (not shown) The internal voltage generation circuit 70 outputting Vint may have the same configuration as shown in FIG.

반도체 메모리 장치에서 리드 동작시 비트 라인 간의 센싱 마진을 확보하기 위해 워드 라인이 인에이블된 후 센스 인에이블 신호가 활성화될 때까지 일정한 지연시간이 필요하며, 이러한 지연시간을 확보하기 위해 지연회로가 이용될 수 있다. 그런데, 고온일 경우, 지연 회로를 구성하는 트랜지스터들의 캐리어의 이동도가 감소하기 때문에 저온일 경우보다 지연시간이 길어진다. 따라서, 고온을 기준으로 상기 지연시간이 확보되도록 반도체 메모리 장치를 설계하게 되면, 저온에서는 상기 센싱 마진을 확보하기가 힘들어지며, 결과적으로, 반도체 메모리 장치가 오동작할 수 있다. 이 경우, 도 1에 나타낸 본 발명의 내부전압 발생회로로부터 출력된 내부 전압을 상기 지연회로의 전원 전압으로 공급하게 되면, 저온에서는 상기 지연회로의 전원 전압이 감소함에 따라 지연 시간이 길어지게 되어 상기 센싱 마진을 확보할 수 있게 되어 반도체 메모리 장치의 오동작을 방지할 수 있다.In the semiconductor memory device, a delay time is required until the sense enable signal is activated after the word line is enabled to secure the sensing margin between the bit lines during read operation, and a delay circuit is used to secure such a delay time. Can be. However, since the carrier mobility of the transistors constituting the delay circuit is reduced at high temperatures, the delay time is longer than at low temperatures. Therefore, when the semiconductor memory device is designed to ensure the delay time based on the high temperature, it is difficult to secure the sensing margin at the low temperature, and as a result, the semiconductor memory device may malfunction. In this case, when the internal voltage output from the internal voltage generation circuit of the present invention shown in FIG. 1 is supplied to the power supply voltage of the delay circuit, at low temperatures, the delay time becomes longer as the power supply voltage of the delay circuit decreases. The sensing margin can be secured, thereby preventing malfunction of the semiconductor memory device.

또한, 도시하지는 않았지만, 메모리 셀(MC)은 상기 워드 라인과 연결된 게이트를 구비하는 셀 트랜지스터(미도시) 및 상기 셀 트랜지스터(미도시)와 연결된 셀 커패시터(미도시)로 구성될 수 있다. 그런데, 트랜지스터의 문턱 전압은 저온에서는 고온에서보다 높아지며, 높아진 셀 트랜지스터의 문턱 전압에 의해 반도체 메모 리 장치가 오동작할 수 있다. 이 경우, 도 4에 나타낸 본 발명의 내부전압 발생회로로부터 출력된 내부 전압을 이용하여 워드 라인을 구동하게 되면, 저온에서 워드 라인으로 더 높은 전압을 공급할 수 있게 되어, 상기 문턱 전압이 높아진 것을 보상할 수 있다. 결과적으로 반도체 메모리 장치의 오동작을 방지할 수 있다.Although not shown, the memory cell MC may include a cell transistor (not shown) having a gate connected to the word line and a cell capacitor (not shown) connected to the cell transistor (not shown). However, the threshold voltage of the transistor is higher at low temperatures than at high temperatures, and the semiconductor memory device may malfunction due to the increased threshold voltage of the cell transistor. In this case, when the word line is driven using the internal voltage output from the internal voltage generation circuit of the present invention shown in FIG. 4, a higher voltage can be supplied to the word line at a low temperature, thereby compensating for the increase in the threshold voltage. can do. As a result, malfunction of the semiconductor memory device can be prevented.

상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to embodiments of the present invention, those skilled in the art can variously modify and change the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that.

도 1은 본 발명의 내부전압 발생회로를 구비한 반도체 메모리 장치의 내부전압 발생회로의 일실시예의 구성을 나타내는 것이다.1 shows the configuration of an embodiment of an internal voltage generation circuit of a semiconductor memory device having an internal voltage generation circuit of the present invention.

도 2는 본 발명의 내부전압 발생회로를 구비한 반도체 메모리 장치의 내부전압 발생회로의 동작을 설명하기 위한 온도에 따른 트랜지스터의 전류 특성을 나타내는 그래프이다.2 is a graph showing current characteristics of a transistor according to temperature for explaining an operation of an internal voltage generation circuit of a semiconductor memory device having an internal voltage generation circuit of the present invention.

도 3은 도 1에 나타낸 본 발명의 내부전압 발생회로를 구비한 반도체 메모리 장치의 내부전압 발생회로의 일실시예에 대한 시뮬레이션 결과를 나타낸 도면이다.FIG. 3 is a diagram illustrating a simulation result of an embodiment of an internal voltage generator circuit of the semiconductor memory device having the internal voltage generator circuit of FIG. 1.

도 4는 본 발명의 내부전압 발생회로를 구비한 반도체 메모리 장치의 내부전압 발생회로의 다른 실시예의 구성을 나타내는 것이다.Fig. 4 shows the configuration of another embodiment of the internal voltage generation circuit of the semiconductor memory device provided with the internal voltage generation circuit of the present invention.

도 5는 도 4에 나타낸 본 발명의 내부전압 발생회로를 구비한 반도체 메모리 장치의 내부전압 발생회로의 다른 실시예에 대한 시뮬레이션 결과를 나타낸 도면이다.FIG. 5 is a diagram illustrating a simulation result of another embodiment of an internal voltage generation circuit of the semiconductor memory device having the internal voltage generation circuit of the present invention shown in FIG. 4.

도 6은 본 발명의 내부전압 발생회로를 구비한 반도체 메모리 장치의 일실시예의 구성을 나타내는 것이다.Fig. 6 shows the construction of one embodiment of a semiconductor memory device having an internal voltage generation circuit of the present invention.

Claims (10)

기준 전압과 입력 전압의 차이에 응답하여 비교 전압을 출력하는 비교 전압 발생부;A comparison voltage generator configured to output a comparison voltage in response to a difference between the reference voltage and the input voltage; 상기 비교 전압에 응답하여 외부로부터 입력되는 외부 전원 전압을 조절하여 내부 전압을 출력하는 내부 전압 구동부; 및An internal voltage driver configured to output an internal voltage by adjusting an external power supply voltage input from an external device in response to the comparison voltage; And 상기 내부 전압이 출력되는 출력 노드와 접지 전압 사이에 직렬로 연결된 제1 저항부 및 온도에 따라 저항의 크기가 가변되는 제2 저항부를 구비하여 온도에 따라 가변되는 상기 입력 전압을 출력하는 입력 전압 발생부를 구비하는 내부전압 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.Generation of an input voltage outputting the input voltage that varies with temperature by having a first resistor part connected in series between an output node to which the internal voltage is output and a ground voltage and a second resistor part whose resistance varies according to temperature And an internal voltage generation circuit having a portion. 제1항에 있어서, 상기 반도체 메모리 장치는The semiconductor memory device of claim 1, wherein the semiconductor memory device comprises: 복수개의 워드 라인들 및 복수개의 비트 라인들 각각의 사이에 연결된 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이;A memory cell array having a plurality of memory cells coupled between each of a plurality of word lines and a plurality of bit lines; 센스 인에이블 신호에 응답하여 상기 복수개의 비트 라인들 중 해당하는 비트 라인의 신호를 감지하고 증폭하는 센스 증폭기; 및A sense amplifier configured to sense and amplify a signal of a corresponding bit line among the plurality of bit lines in response to a sense enable signal; And 상기 내부 전압이 인가되고, 외부로부터 입력되는 명령어에 응답하여 상기 복수개의 워드 라인들 중 해당하는 워드 라인을 구동하고, 상기 센스 인에이블 신호를 출력하는 제어부를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a controller configured to drive a corresponding word line among the plurality of word lines and to output the sense enable signal in response to the internal voltage applied thereto and in response to a command input from the outside. . 제2항에 있어서, 상기 제2 저항부는The method of claim 2, wherein the second resistor portion 접지 전압과 연결되는 게이트를 구비하고 문턱전압이 큰 PMOS 트랜지스터를 구비하여 온도가 하강하면 저항의 크기가 커지는 것을 특징으로 하는 반도체 메모리 장치.A semiconductor memory device comprising a PMOS transistor having a gate connected to a ground voltage and having a large threshold voltage, and thus increasing the resistance when the temperature decreases. 제3항에 있어서, 상기 제1 저항부는The method of claim 3, wherein the first resistor unit 상기 출력 노드와 상기 입력전압이 출력되는 중간 노드 사이에 연결되고,Connected between the output node and an intermediate node to which the input voltage is output, 상기 제2 저항부는 상기 중간 노드와 상기 접지 전압 사이에 연결되는 것을 특징으로 하는 반도체 메모리 장치.And the second resistor unit is connected between the intermediate node and the ground voltage. 제4항에 있어서, 상기 제어부는The method of claim 4, wherein the control unit 상기 내부 전압이 인가되고, 상기 워드 라인이 구동된 후 상기 센스 인에이블 신호가 활성화될 때까지의 지연 시간을 확보하는 지연 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a delay circuit for securing a delay time between the internal voltage being applied and the word enable signal being activated until the sense enable signal is activated. 제3항에 있어서, 상기 제2 저항부는The method of claim 3, wherein the second resistor portion 상기 출력 노드와 상기 입력전압이 출력되는 중간 노드 사이에 연결되고,Connected between the output node and an intermediate node to which the input voltage is output, 상기 제1 저항부는 상기 중간 노드와 상기 접지 전압 사이에 연결되는 것을 특징으로 하는 반도체 메모리 장치.And the first resistor unit is connected between the intermediate node and the ground voltage. 제2항에 있어서, 상기 제2 저항부는The method of claim 2, wherein the second resistor portion 내부 전압과 연결되는 게이트를 구비하고, 문턱전압이 작은 NMOS 트랜지스터를 구비하여 온도가 하강하면 저항의 크기가 작아지는 것을 특징으로 하는 반도체 메모리 장치.A semiconductor memory device comprising a gate connected to an internal voltage, and an NMOS transistor having a small threshold voltage, the resistance of which decreases when the temperature decreases. 제7항에 있어서, 상기 제1 저항부는The method of claim 7, wherein the first resistor unit 상기 출력 노드와 상기 입력전압이 출력되는 중간 노드 사이에 연결되고,Connected between the output node and an intermediate node to which the input voltage is output, 상기 제2 저항부는 상기 중간 노드와 상기 접지 전압 사이에 연결되는 것을 특징으로 하는 반도체 메모리 장치.And the second resistor unit is connected between the intermediate node and the ground voltage. 제8항에 있어서, 상기 제어부는The method of claim 8, wherein the control unit 상기 외부로부터 입력되는 명령어에 응답하여 상기 내부 전압을 이용하여 워드 라인을 구동하는 워드 라인 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a word line driver configured to drive a word line using the internal voltage in response to a command input from the outside. 제7항에 있어서, 상기 제2 저항부는The method of claim 7, wherein the second resistor portion 상기 출력 노드와 상기 입력전압이 출력되는 중간 노드 사이에 연결되고,Connected between the output node and an intermediate node to which the input voltage is output, 상기 제1 저항부는 상기 중간 노드와 상기 접지 전압 사이에 연결되는 것을 특징으로 하는 반도체 메모리 장치.And the first resistor unit is connected between the intermediate node and the ground voltage.

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