KR20100084506A - 메모리의 텅스텐/실리콘 이산화물 인터페이스용 라이너 - Google Patents

메모리의 텅스텐/실리콘 이산화물 인터페이스용 라이너 Download PDF

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Abstract

반도체 웨이퍼 조립체는 유전체 베이스를 포함한다. 그 위에 실리콘층을 증착한다. 상기 실리콘 위에 금속 하드 마스크를 증착한다. 상기 금속 하드 마스크 위에 유전체 하드 마스크를 증착한다. 상기 유전체 하드 마스크 위에 감광제를 증착한다. 복수의 희생 칼럼이 상기 실리콘층에서 연장하도록 상기 감광층을 통해 상기 금속 하드 마스크 재료층으로부터 형성된다. 복수의 희생칼럼의 벗겨짐 또는 떨어짐에 의해, 희생 칼럼이 상기 실리콘층에서 일찍 떨어지는 것을 방지함으로써 접합 다이오드의 형성을 최적화하도록 상기 복수의, 희생 칼럼과 도전성 재료층 사이의 접착을 강화하기 위해 상기 도전성 재료층과 상기 하드 마스크층 사이에 인터페이스층이 위치한다.

Description

메모리의 텅스텐/실리콘 이산화물 인터페이스용 라이너{LINER FOR TUNGSTEN/SILICON DIOXIDE INTERFACE IN MEMORY}
본 발명은, 일반적으로 반도체 웨이퍼 위에 형성된 디바이스(device)의 집적도(integrity)를 향상시키기 위해 사용된 구조에 관한 것이다. 보다 구체적으로, 본 발명은, 반도체 웨이퍼에 대체로 수직 형성된 디바이스의 집적도를 향상시키기 위해 사용된 구조에 관한 것이다.
반도체 재료로 만들어진 디바이스는 전기 구성요소와 시스템 내에 메모리 회로를 형성하는데 이용된다. 메모리 회로는 데이터와 같이 이와 같은 디바이스에서 중추적 역할을 하며 명령어 세트를 저장한다. 메모리 회로가 소모하는 자연 자원 및 공간의 양을 최소화는 것이 이와 같은 회로의 설계에 있어 선결 과제이다. 메모리 회로의 설계가 2차원적 구조에서 3차원적 구조로 진화해감에 따라, 그 집적도 및 강도는 유지하면서 동시에 구조체를 형성하는데 필요한 공간을 최소화할 필요가 증가하고 있고, 이는 더욱 중요해지고 있으며, 공간에 보다 많은 소자를 설치함에 따라 고장난 소자를 교체하는데 드는 비용이 증가하게 된다.
집적 회로의 전기 구성요소와 유전층 사이의 전기적인 연결은 강하게 연결될 것이 요구된다. 이와 마찬가지로, 전기 구성요소 자체도 연속적인 제조 공정 및 그 후의 사용시 가해지는 어려운 환경 조건을 견디기 충분한 강도를 가져야 한다. 따라서, 전기 구성요소와 웨이퍼는 강하게 연결해야 한다.
전기 구성요소를 서로에 대해 더욱 소형으로 제조하기 위해 강도가 중요시되고 있다. 이와 같이 어려운 요구조건을 충족시키기 위해 전기 구성요소가 점점 작아지고 있지만, 이로 인해 전기 구성요소가 약해진다. 그러므로 반도체 웨이퍼 상에 전기 구성요소를 유지하는 능력이 줄어들게 되고 이로써 고장이 잦게 된다.
반도체 웨이퍼 조립체는 유전체 베이스를 포함한다. 실리콘층이 이 위에 증착된다. 실리콘 위에 금속 하드 마스크가 증착된다. 유전체 하드 마스크가 상기 금속 하드 마스크 위에 증착된다. 감광제가 상기 유전체 하드 마스크 위에 증착되고, 이를 통해 복수의 희생 칼럼이 상기 감광층을 통해 상기 금속 하드 마스크 재료층으로부터 형성되어 상기 희생 칼럼이 실리콘층으로부터 연장된다. 복수의 희생 칼럼이 실리콘층에서 너무 일찍 분리되는 것을 방지함으로써 실리콘으로부터 접합 다이오드의 형성을 최적화하도록 복수의 희생 칼럼 각각과 도전성 재료층 사이의 접착을 강화하기 위해 도전성 재료층과 하드 마스크층 사이에 인터페이스층이 위치한다.
첨부된 도면과 함께 아래의 상세한 설명을 참고하여 본 발명의 이점이 보다 쉽게 이해될 것이다.
도 1은, 본 발명의 방법이나 구조를 이용하지 않고 형성된 종래의 비휘발성 메모리셀을 도시한 사시도.
도 2는, 도 1의 제 1 메모리셀의 일부를 도시한 사시도.
도 3a 내지 3d는, 감산법(subtractive method)에 의해 전도성 레일을 형성하는 공정을 설명하는 측단면도.
도 4a 내지 4d는, 다마신법(Damascene method)에 의해 전도성 레일을 형성하는 공정을 설명하는 측단면도.
도 5a 내지 5g는, 본 발명을 이용하여 소자를 형성하는 공정을 통한 반도체 웨이퍼의 측단면도.
도 1을 참조하면, 허너(Herner) 등에게 허여되고 발명의 명칭이 "고밀도 3차원 메모리셀(High-Density Three-Dimensional Memory Cell)"인 미국 특허 제 6,952,030호(이후 "'030 특허", 본 명세서에 참조로 포함되어 있음)는, 일반적으로 20으로 표시되고, 수직 배향 접합 다이오드(22) 및 상부 컨덕터(26)와 하부 컨덕터(28) 사이에 삽입되어 있는 유전체 파손 안티퓨즈(24)를 포함하는 비휘발성 메모리셀을 기재하고 있다. 수직 배향 접합 다이오드(22)는, 제 1 전도성 타입의 불순물이 많이 주입된 반도체층(30)과, 불순물이 주입되지 않거나 적은 양의 불순물이 주입된 반도체 재료인 중간층(32)과, 제 2 전도성 타입의 불순물이 많이 주입된 반도체층(34)을 포함한다. 접합 다이오드(22)의 반도체 재료는 일반적으로 실리콘, 게르마늄, 또는 실리콘 및/또는 게르마늄 합금이다. 접합 다이오드(22)와 유전체 파손 안티퓨즈(24)는 하부 컨덕터(28)와 상부 컨덕터(26) 사이에 직렬로 배치되고, 이는 텅스텐과 같은 금속으로 형성할 수 있다.
접합 다이오드라는 용어는, 비옴(non-ohm) 전도 특성을 갖고, 두 개의 터미널 전극을 가지며, 일 전극이 p형이고 다른 전극이 n형인 반도체 재료로 제조된 반도체 디바이스를 가리키기 위해 본 명세서에 사용된다. 예는, p-n 다이오드와 n-p 다이오드를 포함하고, 이들은 제너(Zener) 다이오드와 p-i-n 다이오드와 같이 접촉시 p형 반도체 재료와 n형 반도체 재료를 갖고, 이때 원래(intrinsic)(불순물이 주입되지 않은) 반도체 재료가 p형 반도체 재료와 n형 반도체 재료 사이에 삽입되어 있다.
도 1에 도시한 메모리셀(20)의 최초상태에서, 판독(read) 전압이 상부 컨덕터(26)와 하부 컨덕터(28) 사이에 인가되면 접합 다이오드(22)를 통해 약간의 전류가 흐르게 된다. 안티퓨즈(24)가 전류의 흐름을 방해하게 되고, 대부분의 실시예에서, 허너(Herner) 등에 의해 2004년 9월 29일자로 출원된 미국특허 제 10/955,549호 "고 및 저 임피던스 상태를 갖는 유전체 안티퓨즈가 없는 비휘발성 메모리셀(Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low Impedance States)-"'549 출원"- 및 허너(Herner) 등에 의해 2005년 6월 8일자로 출원된 미국특허 제 11/148,530호 "다결정 반도체 재료에서 오더를 증가시킴으로서 작동되는 비휘발성 메모리셀(Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material)"-"'530 출원"-에 개시된 바와 같이 다이오드(22)의 다결정 반도체 재료가 상대적인 고저항 상태로 형성되고, 여기서 이들을 참고로 인용한다. 상부 컨덕터(26)와 하부 컨덕터(28) 사이에 프로그래밍 전압을 가하게 되면 안티퓨즈 재료의 유전체 파손이 발생되고 또한 안티퓨즈(24)를 통한 전도성 통로가 영구적으로 형성된다. 물론 다이오드(22)의 반도체 재료는 저저항 상태를 갖도록 변경할 수 있다. 프로그래밍 후 판독 전압이 가해지는 경우 상부 컨덕터(26)와 하부 컨덕터(28) 사이에 쉽게 감지할 수 있는 전류가 흐르게 된다. 이러한 방식으로 프로그램된 셀과 그렇지 않은 셀을 구별할 수가 있는 것이다.
도 2를 참고하면 도 1에 도시한 셀(20)과 유사한 메모리셀(20)의 제 1 메모리 레벨(36)의 일부가 도시되어 있다. 모노리식 3차원 메모리 어레이를 형성하기 위해 이와 같은 메모리 레벨은 둘, 셋, 넷 또는 그 이상을 적층하여 형성할 수 있고, 단결정 실리콘 웨이퍼와 같은 반도체 기판상에 형성하는 것이 바람직하면, 이는 '030 특허 및 '549 및 '530 출원에 개시되어 있다.
메모리셀(20)과 같은 반도체 디바이스의 형상은 보통 감산법 또는 다마신법에 의해 형성된다. 감산법의 경우, 재료를 원하는 형상으로 패터닝 및 에칭한다. 이후 그 형상 사이에 갭이 에칭되어 유전체로 채워진다. 다마신법의 경우, 유전체 내에 공간을 형성하고 여기에 도전성 또는 반도체 재료를 채움으로써 그 형상이 형성된다.
예를 들면, 감산법으로 레일 형상의 컨덕터를 형성하기 위해, 도 3a에 도시한 바와 같이, 금속층(40)을 증착하고 그 위에 감광층(42)을 스피닝한다. 도 3b에 도시한 바와 같이, 감광층(42)을 포토리소그래피를 이용하여 원하는 형태로 패터닝한다. 도 3c에 도시한 바와 같이, 각 단계에서 금속층(40)의 일부가 제거되고 여기서 이는 에칭된 감광층(42)에 의해 보호되지 않는다. 도 3d에 도시한 바와 같이, 에칭 후, 감광층(42)을 벗겨낸 뒤에 금속 레일(40)을 위치시키며 레일(40) 사이에 유전체(44)로 채울 수 있는 갭이 형성된다. 필요하다면 유전체(44)의 넘치는 부분을 제거할 수 있고, 이는, 예를 들어 평탄화된 표면에서 금속 레일(40)을 노출시키기 위해 화학기계적 평탄화(CMP)를 통해 실시할 수 있다.
도 3a 내지 3d에 도시한 실시예와 달리, 도 4a는 다마신법을 이용하여 금속 레일형상의 컨덕터(46)를 형성하는 제 1 단계를 설명하고 있다. 우선, 증착된 산화물층(50) 상에 감광층(48) 스피닝한다. 도 4b에 도시한 바와 같이, 감광층(48)을 패터닝한다. 이후 각 단계에서 산화물층(50)에 트렌치(52)를 형성한다. 도 4c에서, 감광층(48)을 제거한 후, 트렌치(52)를 채우도록 금속층(46)을 증착하고, 넘치는 부분은 제거하며, 이는 예를 들어 도 4d에 도시한 레일(46)을 형성하도록 CMP에 의해 실시할 수 있다.
도 1에 도시한 '030 특허의 실시예에서, 하부 컨덕터(28) 및 상부 컨덕터(26)는 감산법으로 형성한다. 일부 실시예에서는 상기 컨덕터들을 다마신법으로 형성할 수도 있다.
접합 다이오드(22)는 일반적으로 두 개의 컨덕터(26,28) 사이에서 연장한다(접합 다이오드(22)와 두 개의 컨덕터(26,28) 사이에는 중간층이 있을 수 있다). 제조 단계에서 감광제 또는 하드 마스크 층의 일부가 접착 및 벗겨지지 않아 접합 다이오드(22)를 구현하지 못하는 경우도 있다. 이는 에칭 또는 형성 단계에서 발생할 수 있다. 도 5a에 도시한 실시예에서 유전체 하드 마스크 층(54)은 보통 감광층(56)과 금속 하드 마스크(58) 사이에 존재한다. 금속 하드 마스크(58)는 텅스텐으로 만들 수 있다. 또는 텅스텐 조성물 또는 합금을 이용할 수 있다.
하드 마스크는 하부 층의 에칭 패턴을 형성하는 에칭된 층으로, 만약 모든 감광제가 소모된 경우, 하드 마스크 층(54,58)가 패턴을 제공할 수 있다. 제조된 전기 구성요소의 치수의 감소는 물론, 다공성 저-k 층을 이용함에 따라 금속 하드 마스크(58)가 필요하게 된다. 금속 하드 마스크(58)는 절연도료 중독(resist poisoning)에 대한 최적의 보호수단이 되고 다공성 저-k 막에 대해 양호한 효과를 보인다. 도시한 실시예에서, 접합 다이오드(22)의 제조를 쉽게 하기 위해 유전체 반사방지 코팅(DARC)층(60)을 이용할 수 있다. DARC층(60)은 에칭공정시 빛의 반사로 인해 이후 공정에서 발생할 수 있는 감광층(56)의 비축(off-axis) 부식을 방지한다.
금속 하드 마스크(58)의 아래 층은 인터페이스 재료층(62)이다. 금속 하드 마스크(58), 유전체 하드 마스크(54), 및 감광층(56)이 많은 제조 단계에서 필요하기 때문에, 이들은 접합 다이오드(22) 내에 형성되는 실리콘층(아래에 설명)으로부터 떨어지는 경향이 있다. 이로 인해 그 아래에 기둥 구조체를 형성하지 못하게 된다. 인터페이스층(62)은 유전체(54)와 금속 하드 마스크층(58) 사이의 구조체에 적용되는 얇은 접착층이다. 인터페이스층(62)은 에칭된 하드 마스크 및 감광제가 금속 하드 마스크층(58)으로부터 떨어지는 것을 방지한다. 인터페이스층(62)은 이후 제조시 유전체 하드 마스크층(54)을 금속 하드 마스크층(58)에 부착 또는 접착시키고, 따라서 제조되는 메모리 디바이스의 품질 및 생산성을 향상시키게 된다. 인터페이스층(62)이 도전성을 갖기 때문에, 제조되는 메모리 디바이스의 성능에 영향을 미치지 않고 인터페이스층과 금속 하드 마스크(58)가 디바이스 내에 또는 디바이스 상에 남아있을 수 있다, 이후 공정에서 이를 놔두거나 무시하는 것이 바람직하다. 표준 반응 PVD 및/또는 CVD 법을 이용하여 티타늄 질화물 또는 텅스텐 질화물로 만든 인터페이스(62)는 이후에 자세히 설명한다.
금속 하드 마스크층(58) 아래의 층은 금속 하드 마스크층(58) 아래에 위치한 안티퓨즈 재료층(66)과 금속층(58) 사이의 접착을 돕는 접착층(64)이다. 안티 퓨즈 재료층(66)은 상기한 유전체 파손 안티퓨즈(24)을 형상하는데 이용된다. 많은 실시예에서, 금속 하드 마스크층(58)과 안티퓨즈 재료층(66) 사이의 접착층(64)을 형성하는데 이용되는 재료는 TiN이다.
안티퓨즈 재료층(66)의 바로 아래에는 세 개의 실리콘층(68,70,72)이 있다. 세 개의 실리콘층(68,70,72)은 불순물인 많이 주입된 실리콘층(68), 불순물이 주입되지 않거나 또는 약간 주입된 중간 실리콘층(70), 및 불순물이 많이 주입된 또 다른 실리콘층(72)을 포함한다. 이러한 각각의 층(68,70,72)은 불순물인 많이 주입된 반도체층(30), 중간층(32), 및 불순물이 많이 주입된 반도체층(34)의 제조에 이용되고, 이들에 의해 수직 접합 다이오드(22)가 형성되며, 이는 아래에 자세히 설명한다. 아래의 접착층(74), 일반적으로 TiN은 실리콘층(68,70,72) 아래에 증착된다.
상기 디바이스의 하부는 컨덕터층(28)을 포함한다. 컨덕터(28)는 텅스텐 또는 그 합금으로 제조하고 상기한 방법중 하나를 이용하여 제조한다. 실리콘 이산화물과 같은 불활성 재료로 만들어진 스페이서(78)를 이용하여 컨덕터를 분리한다. 접착층(74)의 하부는 컨덕터(28)의 각각과 스페이서(78) 사이에서 연장할 수 있지만, 컨덕터층(28)을 다마신법으로 제조하지 않는다면 이에 한정되지 않는다.
바로 위에 기재한 구조는 접합 다이오드(22)를 형성하는데 이용되는 구조이다. 제조 공정의 제 1 단계를 도 5b에 도시하고 있다. 이 단계에서 마스크(80)를 형성하기 위해 감광층(56)을 패터닝한다. 하드 마스크층(54) 및 그 아래에 위치한 층을 패터닝하기 위해 감광제 마스크(80)를 이용할 것이다.
도 5c를 참고하면, 상기 구조는 DARC층(60), 유전체 하드 마스크층(54), 금속 하드 마스크(58), 및 인터페이스층(62)에 대한 에칭처리가 더 실시된다. 상기 층(54,58,60,62) 및 감광제 마스크(80)의 나머지 부분은 희생 칼럼(sacrificial column)(82)을 형성하고 접합 다이오드(22)를 형성하는데 이용된다. 이러한 희생 칼럼(82)은 이후의 에칭단계를 위한 마스크 패턴을 형성한다. 공정의 성능을 최대화하기 위해, 희생 칼럼(82)이 더이상 필요치 않고 제거할 수 있는 때 이전에 파괴, 분리, 벗겨냄, 또는 떨어뜨림이 가능한 희생 칼럼(82)의 수를 줄이는데 인터페이스층(62)을 이용한다. 더 이상 필요치 않을 때까지 희생 칼럼(82)을 유지함으로써 제조 공정시 형성되는 접합 다이오드(22)의 비율을 증가시키게 된다. 인터페이스층(62)을 상기 구조에 형성하는 효과를 설명하기 위해 아래에 예를 기재한다. 인터페이스층(62)은 이후의 마무리 단계 전에 인터페이스층(62)을 제거하기 위해 추가적인 공정이 필요하지 않도록 그 아래에 형성되는 상부 컨덕터(26)를 방해하지 않도록 할 필요가 있다.
희생 칼럼(82)을 적소에 유지하기 위해 인터페이스층(62)을 추가하는 것은 반직관적(counter-intuitive)인데, 이는 희생 칼럼(82)를 결국에는 제거하기 때문이다. 그러나 어떠한 이유로도 그것을 너무 빨리 제거하게 되면 기둥 또는 접합 다이오드(22)의 제작의 효과 및 효율을 떨어뜨리게 된다. 인터페이스층(62)은 이후의 희생 칼럼(82)의 제거를 가능하게 함과 동시에 제조의 효율을 증가시킨다.
예 1
인터페이스층(62)의 두께는 5 내지 10 나노미터일 수 있다. 인터페이스층(62)을 티타늄 질화물로 제조하는 경우 제조 공정의 새로운 부분 이후의 기둥의 폭은 53nm 내지 69nm이다. 본 발명의 본 예에 대해, 티타늄 질화물 인터페이스층(62)은 약 1:1의 티타늄-질소 비를 자질 수 있다. 어떤 접합 다이오드(22)도 하드 마스크층(54)에서 떨어지지 않았고 벗겨짐도 없었다.
예 2
인터페이스층(62)의 두께는 5 내지 10 나노미터일 수 있다. 인터페이스층(62)을 텅스텐 질화물로 제조하는 경우 제조 공정의 새로운 부분 이후의 기둥의 폭은 72nm 내지 80nm이다. 본 예에서, 43%의 질소 유동이 존재한다. 어떤 접합 다이오드(22)도 하드 마스크층(54)에서 떨어지지 않았고 벗겨짐도 없었다.
도 5d를 참고하면, 금속 하드 마스크(58)를 에칭한다. 금속 하드 마스크(58)는 금속 하드 마스크(58)를 에칭할 때 필요한 화학적 차이에 의해 다른 층과는 분리된 단계에서 에칭할 수 있다.
금속 하드 마스크(58)를 에칭한 후, 도 5e에 도시한 바와 같이 접합 다이오드(22)를 형성한다. 단일 에칭단계에 의해, 실리콘층(68,70,72) 모두를 불순물이 많이 주입된 반도체층(30), 중간층(32), 및 불순물이 많이 주입된 반도체층(34)을 갖는 접합 다이오드(22)로 전환함은 물론 유전체 파손 안티퓨즈(24)를 형성하고, 이는 위에서 자세히 언급한 바와 같다.
일단 접합 다이오드(22)와 유전체 파손 안티퓨즈를 형성하게 되면, 더 이상 희생 칼럼(82)이 필요 없게 된다. 이들은 종래의 회화법(ash method)을 이용하여 제거하게 된다. 도 5f를 보면, 접합 다이오드(22) 사이에 위치한 접착층(74)을 따라 희생 칼럼(82)의 일부를 제거한다.
도 5g를 참고하면, 에칭된 하드 마스크(58)와 하부 컨덕터(28) 사이에 위치한 접합 다이오드(22)의 형성에 있어서의 최종 단계를 실시한다. 유전체 파손 안티퓨즈(24)는 접합 다이오드(22)와 에칭된 금속 하드 마스크(58) 사이에 위치한다. 희생 칼럼(82)의 나머지 부분은 {인터페이스층(62)과 하드 마스크층(54)의 나머지 부분}은 기계화학적 평탄화(CMP) 단계를 이용하여 제거한다. 하드 마스크층(58)은 CMP 공정을 중단시키는 역할을 한다.
일단 도 1 및 2에 도시한 것과 유사한 기둥 형태로 접합 다이오드(22)를 형성하고 나면, 접합 다이오드의, 주변은 하드 마스크(54)와 유사한 재료(85)로 채워진다. 이 재료는 비전도성으로 그 수명 전체에 걸쳐 접합 다이오드(22)를 구조적으로 지지한다. 상기 상부 컨덕터(26)와 유사한 도전성 레일(미도시)을 이후 접합 다이오드(22) 위에 형성하고 금속 하드 마스크층(58)을 통해 전기적으로 연결한다. 이 단계를 통해 접합 다이오드(22) 및 이에 의해 형성되는 메모리셀의 회로를 완성하게 된다.
본 명세서 전반에 걸쳐 하나의 층이 다른 층의 "상부" 또는 "하부"에 형성된다고 기재하고 있다. 이러한 표현들은 그들이 형성되는 기판에 대한 층 및 소자의 위치를 나타내는 것으로, 대부분의 실시예에서는 단결정 실리콘 웨이퍼 기판이다. 웨이퍼 기판에서 더 먼 경우 하나는 다른 하나의 위에 있고 더 가까운 경우에는 그 아래에 있다. 물론 웨이퍼 또는 다이가 어느 방향으로든 회전이 가능하지만, 웨이퍼 또는 다이 상의 요소들의 상대적인 방향은 바뀌지 않을 것이다. 또한 도시한 층의 폭은 정확한 스케일로 나타낸 것이 아니라 단지 설명을 위해 제시한 것이다.
컨덕터를 제조하는 방법은 본 발명의 권리자의 미국 특허 제 xx/yyy,yyy호 "트렌치 에칭시 패턴된 요소를 보호하기 위한 도전성 하드 마스크(Conductive Hard Mask to Protect Patterned Features During Trench Etch)"에 보다 자세히 기재되어 있고, 여기서 이를 참고로 인용한다.
본 발명은 예시적으로 설명하였다. 몰론 여기서 사용된 용어는 한정적이지 않고 그 용어의 자연적인 의미를 나타낸다.
상기한 내용을 토대로 본 발명을 여러 가지 방식으로 변경할 수 있다. 따라서 첨부된 청구범위에 기재된 기술적 사상의 범위 내에서, 특정한 것 이외에 다른 방식으로 본 발명을 실시할 수 있다.

Claims (25)

  1. 반도체 웨이퍼 조립체로서,
    유전체 베이스와,
    상기 유전체 베이스 위에 증착된 실리콘층과,
    상기 실리콘층 위에 증착된 금속 하드 마스크 재료층과,
    상기 금속 하드 마스크 재료층 위에 증착된 유전체 하드 마스크 재료층과,
    상기 금속 하드 마스크 재료층 위에 증착된 감광층으로서, 이를 통해 복수의 희생 칼럼이 상기 감광층을 통해 상기 금속 하드 마스크 재료층으로부터 형성되어 상기 복수의 희생 칼럼이 상기 실리콘층으로부터 연장되는, 감광층과,
    상기 복수의 희생 칼럼이 상기 하드 마스크 재료층에서 분리되는 것을 방지함으로써 상기 실리콘층으로부터 접합 다이오드의 형성을 최적화하기 위해 상기 금속 하드 마스크층과 상기 유전체 하드 마스크 재료층 사이의 접착을 강화하도록 상기 금속 하드 마스크 재료층과 상기 유전체 하드 마스크 재료층 사이에 위치한 인터페이스층을
    포함하는, 반도체 웨이퍼 조립체.
  2. 제 1항에 있어서, 상기 복수의 희생 칼럼 각각은 칼럼 단면 영역을 한정하는, 반도체 웨이퍼 조립체.
  3. 제 2항에 있어서, 상기 인터페이스층은 상기 인터페이스층 에칭 후 상기 복수의 희생 칼럼 각각과 동축인 인터페이스 단면 영역을 한정하는, 반도체 웨이퍼 조립체.
  4. 제 3항에 있어서, 상기 칼럼 단면 영역은 상기 인터페이스 단면 영역과 동일한, 반도체 웨이퍼 조립체.
  5. 제 4항에 있어서, 상기 복수의 희생 칼럼 각각은 상기 인터페이스 단면 영역 각각과 정렬되는, 반도체 웨이퍼 조립체.
  6. 제 5항에 있어서, 상기 인터페이스층은 5 내지 10 나노미터 범위 내의 두께를 한정하는, 반도체 웨이퍼 조립체.
  7. 제 6항에 있어서, 상기 인터페이스층은 텅스텐과 질소로 이루어진 조성물로 제조되는, 반도체 웨이퍼 조립체.
  8. 제 7항에 있어서, 상기 인터페이스층은 티타늄과 질소로 이루어진 조성물로 제조되는, 반도체 웨이퍼 조립체.
  9. 제 8항에 있어서, 상기 인터페이스층에서 티타늄과 질소의 비는 약 1:1인, 반도체 웨이퍼 조립체.
  10. 제 9항에 있어서, 상기 칼럼 단면 영역은 53 내지 69 나노미터의 직경을 한정하는, 반도체 웨이퍼 조립체.
  11. 제 11항에 있어서, 상기 복수의 희생 칼럼 각각 하에서 형성된 복수의 기둥(pillar)을 포함하는, 반도체 웨이퍼 조립체.
  12. 반도체 웨이퍼 조립체로서,
    유전체 베이스와,
    상기 유전체 베이스 위에 증착된 실리콘층과,
    상기 실리콘층 위에 증착된 금속 하드 마스크 재료층과,
    상기 금속 하드 마스크 재료층 위에 증착된 유전체 하드 마스크층과,
    상기 유전체 하드 마스크 재료층 위에 증착된 감광층으로서, 이를 통해 복수의 희생 칼럼이 상기 감광층을 통해 상기 금속 하드 마스크 재료층으로부터 형성되어 상기 복수의 희생 칼럼이 상기 실리콘층으로부터 연장되는, 감광층과,
    상기 복수의 희생 칼럼이 상기 실리콘층에서 분리되는 것을 방지함으로써 상기 실리콘층으로부터 접합 다이오드의 형성을 최적화하기 위해 상기 하드 마스크 재료층 각각과 상기 유전체 하드 마스크 재료층 사이의 접착을 강화하도록 상기 금속 하드 마스크 재료층과 상기 유전체 하드 마스크 재료층 사이에 위치한 5 내지 10 나노미터 범위 내의 인터페이스층을
    포함하는, 반도체 웨이퍼 조립체.
  13. 제 12항에 있어서, 상기 인터페이스층은 티타늄과 질소로 이루어진 조성물로 제조되는, 반도체 웨이퍼 조립체.
  14. 제 13항에 있어서, 상기 인터페이스층에서 티타늄과 질소의 비는 약 1:1인, 반도체 웨이퍼 조립체.
  15. 제 14항에 있어서, 상기 칼럼 단면 영역은 53 내지 69 나노미터의 직경을 한정하는, 반도체 웨이퍼 조립체.
  16. 반도체 웨이퍼 조립체로서,
    유전체 베이스와,
    상기 유전체 베이스 위에 증착된 실리콘층과,
    상기 실리콘층 위에 증착된 금속 하드 마스크 재료층과,
    상기 하드 마스크 재료층 위에 증착된 유전체 하드 마스크 재료층과,
    상기 유전체 하드 마스크 재료층 위에 증착된 감광층으로서, 이를 통해 복수의 희생 칼럼이 상기 감광층을 통해 상기 금속 하드 마스크층으로부터 형성되어 상기 복수의 희생 칼럼이 상기 실리콘층으로부터 연장되는, 감광층과,
    상기 복수의 희생 칼럼이 상기 실리콘층에서 분리되는 것을 방지함으로써 상기 실리콘층으로부터 접합 다이오드의 형성을 최적화하기 위해 상기 금속 하드 마스크 재료층과 상기 유전체 하드 마스크 재료층 사이에 위치하고 텅스텐과 질소로 이루어진 조성물로 제조되는 인터페이스층을
    포함하는, 반도체 웨이퍼 조립체.
  17. 제 16항에 있어서, 상기 인터페이스층은 72 내지 80 나노미터의 직경을 한정하는, 반도체 웨이퍼 조립체.
  18. 제 17항에 있어서, 상기 각각의 상기 희생 칼럼은 53 내지 69 나노미터의 칼럼 단면 영역을 한정하는, 반도체 웨이퍼 조립체.
  19. 유전체 베이스와 상기 유전체 베이스로부터 연장하는 복수의 기둥을 갖는 반도체 웨이퍼 조립체를 제조하는 방법에 있어서,
    한 세트의 컨덕터 상에 실리콘층을 증착하는 단계와,
    상기 실리콘층 위에 금속 하드 마스크 재료층을 증착하는 단계와,
    상기 금속 하드 마스크 재료층 위에 인터페이스 재료층을 증착하는 단계와,
    상기 인터페이스 재료층 위에 유전체 하드 마스크 재료층을 증착하는 단계와,
    상기 유전체 하드 마스크 재료층 위에 감광층을 증착하는 단계와,
    상기 반도체 웨이퍼 조립체에 포토 마스크를 도포하는 단계와,
    포토 마스크를 생성하기 위해 감광제의 일부를 에칭하는 단계와,
    상기 인터페이트 재료와 상기 유전체 하드 마스크 재료의 일부를 에칭하는 단계와,
    상기 복수의 희생 칼럼이 텅스텐층에서 너무 일찍 떨어지는 것을 방지하기 위해 상기 금속 하드 마스크층과 상기 유전체 하드 마스크층 사이에 상기 인터페이스 재료층이 위치한 상태로 상기 복수의 희생 칼럼을 형성하도록 상기 금속 하드 마스크 재료의 일부를 에칭하는 단계를
    포함하는, 반도체 웨이퍼 조립체 제조 방법.
  20. 제 19항에 있어서, 상기 복수의 희생 칼럼을 마스크 패턴으로 사용하는 상기 도전성 재료층을 에칭하는 단계를 포함하는, 반도체 웨이퍼 조립체 제조 방법.
  21. 제 20항에 있어서, 복수의 접합 다이오드를 형성하기 위해 상기 복수의 희생 칼럼을 마스크 패턴으로 사용하는 상기 실리콘층을 에칭하는 단계를 포함하는, 반도체 웨이퍼 제조 방법.
  22. 제 21항에 있어서, 상기 희생 칼럼을 제거하는 단계를 포함하는, 반도체 웨이퍼 제조 방법.
  23. 제 22항에 있어서, 상기 희생 칼럼의 제거 단계는 상기 금속 하드 마스크 재료층으로부터 상기 인터페이스 재료층을 제거하는 단계를 포함하는, 반도체 웨이퍼 조립체 제조 방법.
  24. 제 23항에 있어서, 상기 인터페이스 재료층의 증착 단계는 티타늄 질화물을 인터페이스 재료로 사용하는 것을 포함하는, 반도체 웨이퍼 조립체 제조 방법.
  25. 제 23항에 있어서, 상기 인터페이스 재료층의 증착 단계는 텅스텐 질화물을 인터페이스 재료로 이용하는 것을 포함하는, 반도체 웨이퍼 조립체 제조 방법.
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