KR20100079178A - 이미지센서 및 그 제조방법 - Google Patents

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KR20100079178A
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송일호
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Abstract

실시예에 따른 이미지센서는 기판에 형성된 리드아웃 회로(Readout Circuitry); 상기 기판에 상기 리드아웃 회로와 전기적으로 연결되어 형성된 전기접합영역; 상기 전기접합영역 상에 형성된 배선과 바이어스 라인; 및 상기 배선 상에 측면이 곡률을 가지도록 형성된 이미지감지부(Image Sensing Device);를 포함하는 것을 특징으로 한다.
이미지센서, 포토다이오드

Description

이미지센서 및 그 제조방법{Image Sensor and Method for Manufacturing thereof}
실시예는 이미지센서 및 그 제조방법에 관한 것이다.
이미지센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체소자로서, 전하결합소자(Charge Coupled Device: CCD)와 씨모스(CMOS) 이미지센서(Image Sensor)(CIS)로 구분된다.
종래의 기술에서는 기판에 포토다이오드(Photodiode)를 이온주입 방식으로 형성시킨다. 그런데, 칩사이즈(Chip Size) 증가 없이 픽셀(Pixel) 수 증가를 위한 목적으로 포토다이오드의 사이즈가 점점 감소함에 따라 수광부 면적 축소로 이미지 특성(Image Quality)이 감소하는 경향을 보이고 있다.
또한, 수광부 면적 축소만큼의 적층높이(Stack Height)의 감소가 이루어지지 못하여 에어리 디스크(Airy Disk)라 불리는 빛의 회절현상으로 수광부에 입사되는 포톤(Photon)의 수 역시 감소하는 경향을 보이고 있다.
이를 극복하기 위한 대안 중 하나로 포토다이오드를 비정질 실리콘(amorphous Si)으로 증착하거나, 웨이퍼 대 웨이퍼 본딩(Wafer-to-Wafer Bonding) 등의 방법으로 리드아웃 서킷(Readout Circuitry)은 실리콘 기판(Si Substrate)에 형성시키고, 포토다이오드는 리드아웃 서킷 상부에 형성시키는 시도(이하 "3차원 이미지센서"라고 칭함)가 이루어지고 있다. 포토다이오드와 리드아웃 서킷은 배선(Metal Line)을 통해 연결된다.
한편, 종래기술에 의한 3차원 이미지센서에 의하면 포토다이오드 영역을 일부 제거하여 바이어스 라인 공정을 진행하게 되는데, 포토다이오드 영역의 식각시 단차가 발생하여 이후 형성되는 절연막에서 단차가 전이되어 기판 에지(Si edge)영역에 불량하게 발생하게되고, 이에 따라 바이어스 라인메탈이 단선되는 문제가 발생한다.
또한, 종래기술에 의하면 트랜스퍼트랜지스터 양단의 소스 및 드레인 모두 고농도 N형으로 도핑(Doping)되어 있으므로 전하공유(Charge Sharing)현상이 발생하게 되는 문제가 있다. 전하공유(Charge Sharing)현상이 발생하면 출력이미지의 감도를 낮추게 되며, 이미지 오류를 발생시킬 수도 있다. 또한, 종래기술에 의하면 포토다이오드와 리드아웃 서킷 사이에 포토차지(Photo Charge)가 원활히 이동하지 못해 암전류가 발생하거나, 새츄레이션(Saturation) 및 감도의 하락이 발생하고 있다.
실시예는 필팩터를 높이면서 바이어스 라인 형성공정에서 단차에 따른 소자 불량을 방지할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 필팩터를 높이면서 전하공유(Charge Sharing)현상이 발생하지 않을 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 포토다이오드와 리드아웃서킷 사이에 포토차지(Photo Charge)의 원활한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 및 감도의 하락을 방지할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
실시예에 따른 이미지센서는 기판에 형성된 리드아웃 회로(Readout Circuitry); 상기 기판에 상기 리드아웃 회로와 전기적으로 연결되어 형성된 전기접합영역; 상기 전기접합영역 상에 형성된 배선과 바이어스 라인; 및 상기 배선 상에 측면이 곡률을 가지도록 형성된 이미지감지부(Image Sensing Device);를 포함하는 것을 특징으로 한다.
또한, 실시예에 따른 이미지센서의 제조방법은 기판에 리드아웃 회로(Readout Circuitry)를 형성하는 단계;상기 기판에 상기 리드아웃 회로와 전기적으로 연결되는 전기접합영역을 형성하는 단계; 상기 전기접합영역 상에 배선과 바이어스 라인을 형성하는 단계; 상기 배선 상에 이미지감지부(Image Sensing Device)를 형성하는 단계; 및 상기 바이어스 라인이 노출되며, 상기 이미지감지부의 측면이 곡률을 가지도록 상기 이미지감지부를 일부 제거하는 단계;를 포함하는 것을 특징으로 하는 한다.
실시예에 따른 이미지센서 및 그 제조방법에 의하면 바이어스 라인 공정을 위해 광감지영역을 패터닝(patterning)시 슬로프 컨트롤(slope control)을 통해 바이어스 라인 단락 불량을 해결할 수 있다.
또한, 실시예에 의하면 트랜스터 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다.
또한, 실시예에 의하면 포토다이오드와 리드아웃서킷 사이에 전하 연결영역을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 및 감도의 하락을 방지할 수 있다.
이하, 실시예에 따른 이미지센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
본 발명은 씨모스 이미지센서에 한정되는 것이 아니며, 포토다이오드가 필요 한 이미지센서에 적용이 가능하다.
(실시예)
도 1은 실시예에 따른 이미지센서의 단면도이다.
실시예에 따른 이미지센서는 기판(100)에 형성된 리드아웃 회로(Readout Circuitry)(120); 상기 기판(100)에 상기 리드아웃 회로(120)와 전기적으로 연결되어 형성된 전기접합영역(140); 상기 전기접합영역(140) 상에 형성된 배선(150)과 바이어스 라인(155); 및 상기 배선(150) 상에 측면이 곡률을 가지도록 형성된 이미지감지부(Image Sensing Device)(220);를 포함한다.
상기 이미지감지부(220)는 포토다이오드일 수 있으나 이에 한정되는 것이 아니고 포토게이트, 포토다이오드와 포토게이트의 결합형태 등이 될 수 있다. 한편, 실시예는 포토다이오드가 비정질 반도체층에 형성된 예를 들고 있으나 이에 한정되는 것이 아니며 결정질 반도체층에 형성된 것을 포함한다. 도 1의 도면 부호 중 미설명 도면 부호는 이하 제조방법에서 설명하기로 한다.
실시예에 따른 이미지센서 및 그 제조방법에 의하면 바이어스 라인 공정을 위해 광감지영역을 패터닝(patterning)시 슬로프 컨트롤(slope control)을 통해 바이어스 라인 단락 불량을 해결할 수 있다.
또한, 실시예에 의하면 트랜스터 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다.
또한, 실시예에 의하면 포토다이오드와 리드아웃서킷 사이에 전하 연결영역 을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 및 감도의 하락을 방지할 수 있다.
이하, 도 2 내지 도 4를 참조하여 실시예에 따른 이미지센서의 제조방법을 설명한다. 도 2는 이미지감지부(220) 하측에 형성된 리드아웃 회로(120)와 배선(150)에 대한 상세도이다.
우선, 도 2와 같이 배선(150)과 리드아웃 회로(Circuitry)(120)가 형성된 기판(100)을 준비한다. 예를 들어, 제2 도전형 기판(100)에 소자분리막(110)을 형성하여 액티브영역을 정의하고, 상기 액티브영역에 트랜지스터를 포함하는 리드아웃 회로(120)를 형성한다. 예를 들어, 리드아웃 회로(120)는 트랜스퍼트랜지스터(Tx)(121), 리셋트랜지스터(Rx)(123), 드라이브트랜지스터(Dx)(125), 실렉트랜지스터(Sx)(127)를 포함하여 형성할 수 있다. 이후, 플로팅디퓨젼영역(FD)(131), 상기 각 트랜지스터에 대한 소스/드레인영역(133, 135, 137)을 포함하는 이온주입영역(130)을 형성할 수 있다. 또한, 실시예에 의하면 노이즈 제거 회로(미도시)를 추가하여 감도를 향상시킬 수 있다.
상기 기판(100)에 리드아웃 회로(120)를 형성하는 단계는 상기 기판(100)에 전기접합영역(140)을 형성하는 단계 및 상기 전기접합영역(140) 상부에 상기 배선(150)과 연결되는 제1 도전형 연결영역(147)을 형성하는 단계를 포함할 수 있다.
예를 들어, 상기 전기접합영역(140)은 PN 졍션(junction)(140) 일 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상기 전기접합영역(140)은 제2 도전형 웰(141) 또는 제2 도전형 에피층 상에 형성된 제1 도전형 이온주입층(143), 상기 제1 도전형 이온주입층(143) 상에 형성된 제2 도전형 이온주입층(145)을 포함할 수 있다. 예를 들어, 상기 PN 졍션(junction)(140)은 도 2와 같이 P0(145)/N-(143)/P-(141) Junction 일 수 있으나 이에 한정되는 것은 아니다. 상기 기판(100)은 제2 도전형으로 도전되어 있을 수 있으나 이에 한정되는 것은 아니다.
실시예에 의하면 트랜스퍼 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다. 이에 따라, 포토다이오드에서 발생한 포토차지(Photo Charge)가 플로팅디퓨젼 영역으로 덤핑됨에 따라 출력이미지 감도를 높일 수 있다.
즉, 실시예는 도 2와 같이 리드아웃 회로(120)가 형성된 기판(100)에 전기접합영역(140)을 형성시킴으로써 트랜스퍼 트랜지스터(Tx)(121) 양단의 소스/드레인 간에 전압차가 있도록 하여 포토차지의 완전한 덤핑이 가능해질 수 있다.
이하, 실시예의 포토차지의 덤핑구조에 대해서 구체적으로 설명한다.
실시예에서 N+ 졍션인 플로팅디퓨젼(FD)(131) 노드(Node)와 달리, 전기접합영역(140)인 P/N/P 졍션(140)은 인가전압이 모두 전달되지 않고 일정 전압에서 핀치오프(Pinch-off) 된다. 이 전압을 피닝볼티지(Pinning Voltage)이라 부르며 피닝볼티지(Pinning Voltage)는 P0(145) 및 N-(143) 도핑(Doping) 농도에 의존한다.
구체적으로, 포토다이오드(210)에서 생성된 전자는 PNP 졍션(140)으로 이동하게 되며 트랜스퍼 트랜지스터(Tx)(121) 온(On)시, FD(131) 노드로 전달되어 전압으로 변환된다.
P0/N-/P- 졍션(140)의 최대 전압값은 피닝볼티지가 되고 FD(131) Node 최대 전압값은 Vdd-Rx Vth이 되므로, Tx(131) 양단간 전위차로 인해 차지쉐어링(Charge Sharing) 없이 칩(Chip) 상부의 포토다이오드(210)에서 발생한 전자가 FD(131) Node로 완전히 덤핑(Dumping) 될 수 있다.
즉, 실시예에서 기판(100)인 실리콘 서브(Si-Sub)에 N+/P-well Junction이 아닌 P0/N-/P-well Junction을 형성시킨 이유는 4-Tr APS Reset 동작시 P0/N-/P-well Junction에서 N-(143)에 + 전압이 인가되고 P0(145) 및 P-well(141)에는 Ground 전압이 인가되므로 일정전압 이상에서는 P0/N-/P-well Double Junction이 BJT 구조에서와 같이 Pinch-Off가 발생하게 된다. 이를 Pinning Voltage라고 부른다. 따라서 Tx(121) 양단의 Source/Drain에 전압차가 발생하게 되어 Tx On/Off 동작 시 포토차지가 N-well에서 Tx를 통해 FD로 완전히 덤핑되어 Charge Sharing 현상을 방지할 수 있다.
따라서 종래기술과 같이 단순히 포토다이오드가 N+ Junction으로 연결된 경우와 달리, 실시예에 의하면 새츄레이션(Saturation) 저하 및 감도 하락 등의 문제를 피할 수 있다.
다음으로, 실시예에 의하면 포토다이오드와 리드아웃서킷 사이에 제1 도전형 연결영역(147)을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 저하 및 감도의 하락을 방지할 수 있다.
이를 위해, 실시예는 P0/N-/P- 졍션(140)의 표면에 오미컨택(Ohmic Contact) 을 위한 제1 도전형 연결영역(147)으로서 n+ 도핑영역을 형성할 수 있다. 상기 N+ 영역(147)은 상기 P0(145)를 관통하여 N-(143)에 접촉하도록 형성할 수 있다.
한편, 이러한 제1 도전형 연결영역(147)이 리키지 소스(Leakage Source)가 되는 것을 최소화하기 위해 제1 도전형 연결영역(147)의 폭을 최소화할 수 있다. 이를 위해, 실시예는 제1 메탈컨택(151a) 에치(Etch) 후 플러그 임플란트(Plug Implant)를 진행할 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 다른 예로 이온주입패턴(미도시)을 형성하고 이를 이온주입마스크로 하여 제1 도전형 연결영역(147)을 형성할 수도 있다.
즉, 실시예와 같이 컨택(Contact) 형성 부에만 국부적으로 N+ Doping을 한 이유는 다크시그널(Dark Signal)을 최소화하면서 오믹컨택(Ohmic Contact) 형성을 원활히 해 주기 위함이다. 종래기술과 같이, Tx Source 부 전체를 N+ Doping 할 경우 기판표면 댕글링본드(Si Surface Dangling Bond)에 의해 Dark Signal이 증가할 수 있다.
그 다음으로, 상기 기판(100) 상에 층간절연층(160)을 형성하고, 배선(150)을 형성할 수 있다. 상기 배선(150)은 제1 메탈컨택(151a), 제1 메탈(151), 제2 메탈(152), 제3 메탈(153) 및 제4 메탈컨택(154a)을 포함할 수 있으나 이에 한정되는 것은 아니다.
실시예는 상기 배선(150)을 형성함에 있어, 바이어스 라인(155)(도 3 참조)도 함께 형성할 수 있다.
다음으로, 도 3과 같이 상기 배선(150)의 탑메탈, 예를 들어 제4 메탈컨 택(154a) 상에 하부전극(210)을 형성할 수 있다. 예를 들어, 상기 하부전극(210)은 알루미늄, 구리, 코발트 등의 전도성 금속으로 형성될 수 있다.
예를 들어, 상기 배선(150)을 포함하는 기판 전면에 전도성금속을 형성하고 소정의 감광막 패턴을 식각마스크로 하여 상기 전도성금속을 선택적으로 식각하여 픽셀별로 분리된 하부전극(210)을 형성할 수 있다.
다음으로, 도 4와 같이 상기 하부전극(210) 상에 제1 도전형 전도층(222), 진성층(224), 제2 도전형 전도층(226)을 포함하는 이미지감지부(220)을 형성한다.
예를 들어, 상기 하부전극(210) 상에 제1 도전형 전도층(222)을 형성한다. 한편, 경우에 따라서는 상기 제1 도전형 전도층(222)이 형성되지 않고 이후의 공정이 진행될 수도 있다. 상기 제1 도전형 전도층(222)은 실시예에서 채용하는 PIN 다이오드의 N층의 역할을 할 수 있다. 즉, 상기 제1 도전형 전도층(222)은 N 타입 도전형 전도층일 수 있으나 이에 한정되는 것은 아니다.
상기 제1 도전형 전도층(222)은 N 도핑된 비정질 실리콘(n-doped amorphous silicon)을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다. 즉, 상기 제1 도전형 전도층(222)은 비정질 실리콘에 게르마늄, 탄소, 질소 또는 산소 등을 첨가하여 a-Si:H, a-SiGe:H, a-SiC, a-SiN:H a-SiO:H 등으로 형성될 수도 있다. 상기 제1 도전형 전도층(222)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 제1 도전형 전도층(222)은 실란가스(SiH4)에 PH3, P2H5 등을 혼합하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
이후, 상기 제1 도전형 전도층(222) 상에 진성층(intrinsic layer)(224)을 형성한다. 상기 진성층(224)은 실시예에서 채용하는 PIN 다이오드의 I층의 역할을 할 수 있다.
상기 진성층(224)은 비정질 실리콘(n-doped amorphous silicon)을 이용하여 형성될 수 있다. 상기 진성층(224)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 진성층(224)은 실란가스(SiH4) 등을 이용하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
그 후, 상기 진성층(224) 상에 제2 도전형 전도층(226)을 형성한다. 상기 제2 도전형 전도층(226)은 상기 진성층(224)의 형성과 연속공정으로 형성될 수 있다. 상기 제2 도전형 전도층(226)은 실시예에서 채용하는 PIN 다이오드의 P층의 역할을 할 수 있다. 즉, 상기 제2 도전형 전도층(226)은 P 타입 도전형 전도층일 수 있으나 이에 한정되는 것은 아니다. 상기 제2 도전형 전도층(226)은 P 도핑된 비정질 실리콘(p-doped amorphous silicon)을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 도전형 전도층(226)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 제2 도전형 전도층(226)은 실란가스(SiH4)에 보론 등을 혼합하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
다음으로, 상기 이미지감지부(220) 상에 반구형태의 감광막 패턴(310)을 형성한다. 예를 들어, 바이어스 라인 상측을 노출하는 감광막을 형성 후 이를 리플로우 하여 바이어스 라인 상측을 노출하며, 반구형태인 감광막 패턴(310)을 형성할 수 있다.
이러한 감광막 패턴(310)에 의해 이후 진행되는 이미지감지부(220) 식각 공정에서 이미지감지부(220)의 측벽이 곡률을 가질 수 있다. 이에 따라 이후 형성되는 보호절연막(230), 바이어스 전극(미도시) 형성 공정시 스텝 커버리지가 개선되어 바이어스 라인에 대한 바이어스 전극의 단선 등이 문제가 없게 된다.
다음으로, 도 5와 같이 상기 감광막 패턴(310)을 마스크로 상기 바이어스 라인(155)이 노출되도록 이미지감지부(220)을 일부 제거한다.
이에 따라 이미지감지부(220)의 측벽은 곡률을 가진 형태가 될 수 있다.
이후, 상기 이미지감지부(220) 상에 질화막 등으로 보호절연막(230)을 형성한다. 이때, 상기 이미지감지부(220) 측벽이 곡률을 가짐으로써 수직 측벽일 때에 비해 스텝커버리지가 개선된다.
이후, 상기 바이어스 라인(155) 상의 보호절연막(230)과 상기 각 픽셀별 이미지감지부의 제2 도전형 전도층(226) 상의 보호절연막(230) 일부를 제거한다. 이후, 상기 바이어스 라인(155)과 상기 제2 도전형 전도층(226)을 전기적으로 연결하기 위한 바이어스 전극(미도시)을 형성하기 위해 금속층을 형성한다.
이때, 바이어스 전극(미도시) 형성 공정시 이미지감지부(220)의 측벽이 곡률이 있기 때문에 스텝 커버리지가 개선되어 바이어스 라인에 대한 바이어스 전극의 단선 등이 문제가 없게 된다.
이후, 컬러필터(미도시), 마이크렌즈(미도시) 공정 등이 진행될 수 있다.
실시예에 따른 이미지센서 및 그 제조방법에 의하면 바이어스 라인 공정을 위해 광감지영역을 패터닝(patterning)시 슬로프 컨트롤(slope control)을 통해 바이어스 라인 단락 불량을 해결할 수 있다.
또한, 실시예에 의하면 트랜스터 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다.
또한, 실시예에 의하면 포토다이오드와 리드아웃서킷 사이에 전하 연결영역을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 및 감도의 하락을 방지할 수 있다.
본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.
도 1은 실시예에 따른 이미지센서의 단면도.
도 2 내지 도 5는 실시예에 따른 이미지센서의 제조방법의 공정단면도..

Claims (10)

  1. 기판에 형성된 리드아웃 회로(Readout Circuitry);
    상기 기판에 상기 리드아웃 회로와 전기적으로 연결되어 형성된 전기접합영역;
    상기 전기접합영역 상에 형성된 배선과 바이어스 라인; 및
    상기 배선 상에 측면이 곡률을 가지도록 형성된 이미지감지부(Image Sensing Device);를 포함하는 것을 특징으로 하는 이미지센서.
  2. 제1 항에 있어서,
    상기 이미지감지부는,
    반구형태로 형성된 것을 특징으로 하는 이미지센서.
  3. 제1 항에 있어서,
    상기 리드아웃회로는 트랜지스터를 포함하며,
    상기 트랜지스터 양측의 소스 및 드레인의 전압차(Potential Difference)가 있는 것을 특징으로 하는 이미지센서.
  4. 제3 항에 있어서,
    상기 트랜지스터는 트랜스퍼 트랜지스터이며,
    상기 트랜지스터 소스의 이온주입농도가 상기 트랜지스터의 드레인인 플로팅디퓨젼 영역의 이온주입농도 보다 낮은 것을 특징으로 하는 이미지센서.
  5. 제1 항에 있어서,
    상기 전기접합영역과 상기 배선 사이에 제1 도전형 연결영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지센서.
  6. 기판에 리드아웃 회로(Readout Circuitry)를 형성하는 단계;
    상기 기판에 상기 리드아웃 회로와 전기적으로 연결되는 전기접합영역을 형성하는 단계;
    상기 전기접합영역 상에 배선과 바이어스 라인을 형성하는 단계;
    상기 배선 상에 이미지감지부(Image Sensing Device)를 형성하는 단계; 및
    상기 바이어스 라인이 노출되며, 상기 이미지감지부의 측면이 곡률을 가지도록 상기 이미지감지부를 일부 제거하는 단계;를 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  7. 제6 항에 있어서,
    상기 이미지감지부를 일부 제거하는 단계는,
    상기 이미지감지부 상에 측면이 곡률을 각진 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 상기 이미지감지부를 식각하는 단계;를 포함하 는 것을 특징으로 하는 이미지센서의 제조방법.
  8. 제6 항에 있어서,
    상기 리드아웃회로는 트랜지스터를 포함하며,
    상기 트랜지스터 양측의 소스 및 드레인의 전압차(Potential Difference)가 있는 것을 특징으로 하는 이미지센서의 제조방법.
  9. 제8 항에 있어서,
    상기 트랜지스터는 트랜스퍼 트랜지스터이며,
    상기 트랜지스터 소스의 이온주입농도가 상기 트랜지스터의 드레인인 플로팅디퓨젼 영역의 이온주입농도 보다 낮은 것을 특징으로 하는 이미지센서의 제조방법.
  10. 제6 항에 있어서,
    상기 전기접합영역과 상기 배선 사이에 제1 도전형 연결영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
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