KR20100079083A - 반도체 소자의 정전기 방전 보호 소자 및 그의 제조 방법 - Google Patents

반도체 소자의 정전기 방전 보호 소자 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 정전기 방전 보호 소자 및 그의 제조 방법을 제공한다. 이 정전기 방전 보호 소자는, 반도체 기판에 형성된 소자 분리막과, 반도체 기판에 형성된 제1 도전형 딥 웰과, 제1 도전형 딥 웰에 형성된 제2 도전형 웰과, 제1 도전형 딥 웰의 측부에 형성된 제1 도전형 딥 이온 영역과, 제2 도전형 웰의 상부에 소자 분리막에 의해 서로 구분되어 이미터와 베이스로서 각각 형성된 고농도의 제1 도전형 및 제2 도전형 불순물 이온 영역들 및 제1 도전형 딥 이온 영역의 상부에 컬렉터로서 형성된 고농도의 제1 도전형 불순물 이온 영역을 구비하는 것을 특징으로 한다. 그러므로, 기존의 공정에서 이미 사용하는 딥 웰(DWELL) 형성 공정을 이용하여 새로운 공정을 추가하지 않고 유지 전압을 향상시킬 수 있고, npn 바이폴라 트랜지스터의 컬렉터와 p형 웰 사이의 간격을 조정하여 필요한 동작 특성을 쉽고 빠르게 확보할 수 있으며, 예를 들면 항복 전압을 적절하게 조정할 수 있으며, n형 매립층을 이용하여 ESD 소자와 주변의 다른 소자들 간의 전기적 차폐를 형성하여 누설 전류를 방지할 수도 있는 효과를 갖는다.
Figure P1020080137494
반도체 소자, 트랜지스터, 정전기 방전 보호, 항복 전압, 유지 전압, 트리거링 전압

Description

반도체 소자의 정전기 방전 보호 소자 및 그의 제조 방법{Device of protecting Semiconductor device from the Electro Static Discharge, and method for manufactruing the Device}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 특히 반도체 소자의 정전기 방전 보호(ESD:Electro Static Discharge) 소자 및 그의 제조 방법에 관한 것이다.
일반적으로 내부의 반도체 소자를 보호하기 위한 ESD 소자가 있다. 이러한 ESD소자는 정전기 전압이 2000V이상으로 입/출력 단자로 들어왔을 때, 정전기 전류를 빠르게 접지(GND:Ground) 단자로 빼주는 역할을 한다. 이러한 ESD 소자로서 사용되는 바이폴라 트랜지스터(BJT)는 npn 또는 pnp구조를 갖는다. 이 구조를 갖는 트랜지스터는 가운데 층이 얇은 두개의 pn접합이 서로 결합되어 동작한다. 회로를 설계할 때, 입력/출력(I/O)을 구성해야 하며, 내부 회로 동작 전압에 맞게 ESD 소자를 구성해야 한다.
도 1은 일반적인 바이폴라 트랜지스터를 이용한 ESD 소자의 등가 회로를 나타낸다. 도 2는 일반적인 바이폴라 트랜지스터를 이용한 ESD 소자의 단면도를 나타 낸다.
도 2에서, p형 웰(PWELL)(12)과 n형 웰(NWELL)(14 및 16)이 반도체 기판(10)에 형성되어 있고, 소자 분리막(20 내지 26)에 의해 서로 구분되면서 p형 웰(PWELL)(12)의 상부에 고농도의 n형 불순물 영역(34)이 이미터로서 형성되어 있고, 고농도의 p형 불순물 영역(32 및 36)이 베이스로서 형성되어 있다. 고농도의 n헹 불순물 영역(30 및 38)이 n형 웰(NWELL)(16 및 14)의 상부에 각각 컬렉터로서 형성되어 있다.
도 3은 ESD 소자의 설계 범위를 나타내는 도면이다.
도 1을 참조하면, 정전기 보호 소자로 바이폴라를 사용할 경우, 입출력 단자(I/O)에 콜렉터를 연결하고 이미터는 접지(GND)에 연결시킨다. 이때 베이스는 저항(R)을 통해 접지(GND) 단자에 연결한다. 전술한 바와 같이 바이폴라 트랜지스터를 ESD 소자로서 사용할 경우, 콜렉터의 입출력 단자(I/O)에 순간적으로 높은 전압이 들어 왔을 때, 이 전압은 베이스 영역을 지나 이미터 영역으로 빠져나가게 된다. 정전기소자를 개발하기 위해서는 내부회로 소자의 동작전압이나 항복전압을 고려하여 트리거링(trigerring) 전압(Vt1), 유지(holding) 전압(Vh), 항복(breakdown) 전압(It2)등을 맞춰야 한다. 즉, ESD 소자로 사용하기 위해서는 도 3에 도시된 트리거링전압(Vt1), 유지 전압(Vh), 항복 전압(Vt2)와 같은 파라미터(Parameter)이 만족되어야 한다. 그러나, 전술한 바와 같은 바이폴라 트랜지스터를 이용한 ESD 소자는 유지 전압(Vh)이 낮은 문제점을 갖는다.
본 발명이 이루고자 하는 기술적 과제는, 고전압 정전기 방전으로부터 반도체 소자를 보호하기 위해, 새로운 구조의 바이폴라 트랜지스터를 채택하여 유지 전압을 증가시킬 수 있는 반도체 소자의 정전기 방전 보호 소자 및 그의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 반도체 소자의 정전기 방전 보호 소자는, 반도체 기판에 형성된 소자 분리막과, 상기 반도체 기판에 형성된 제1 도전형 딥 웰과, 상기 제1 도전형 딥 웰에 형성된 제2 도전형 웰과, 상기 제1 도전형 딥 웰의 측부에 형성된 제1 도전형 딥 이온 영역과, 상기 제2 도전형 웰의 상부에 상기 소자 분리막에 의해 서로 구분되어 이미터와 베이스로서 각각 형성된 고농도의 제1 도전형 및 제2 도전형 불순물 이온 영역들 및 상기 제1 도전형 딥 이온 영역의 상부에 컬렉터로서 형성된 고농도의 제1 도전형 불순물 이온 영역로 구성되는 것이 바람직하다.
상기 다른 과제를 이루기 위한 본 발명에 의한 반도체 소자의 정전기 방전 보호 소자의 제조 방법은, 반도체 기판에 소자 분리막을 형성하는 단계와, 상기 반도체 기판에 제1 도전형 딥 웰을 형성하는 단계와, 상기 제1 도전형 딥 웰에 제2 도전형 웰을 형성하는 단계와, 상기 제1 도전형 딥 웰의 측부에 제1 도전형 딥 이온 영역을 형성하는 단계와, 상기 제2 도전형 웰의 상부에 상기 소자 분리막에 의 해 구분되는 고농도의 제1 도전형 및 제2 도전형 불순물 이온 영역들을 이미터와 베이스로서 각각 형성하는 단계 및 상기 제1 도전형 딥 이온 영역의 상부에 고농도의 제1 도전형 불순물 이온 영역을 컬렉터로서 형성하는 단계로 이루어지는 것이 바람직하다.
본 발명에 의한 반도체 소자의 정전기 방전 보호 소자 및 그의 제조 방법은 바이폴라 트랜지스터를 채택한 일반적인 ESD 소자의 유지 전압이 낮을 경우 기존의 공정에서 이미 사용하는 딥 웰(DWELL) 형성 공정을 이용하기 때문에 새로운 공정을 추가하지 않고 유지 전압을 향상시킬 수 있고, npn 바이폴라 트랜지스터의 컬렉터와 p형 웰 사이의 간격을 조정하여 필요한 동작 특성을 쉽고 빠르게 확보할 수 있으며, 예를 들면 항복 전압을 적절하게 조정할 수 있으며, n형 매립층을 이용하여 ESD 소자와 주변의 다른 소자들 간의 전기적 차폐를 형성하여 누설 전류를 방지할 수도 있는 효과를 갖는다.
이하, 본 발명의 실시예에 의한 반도체 소자의 정전기 방전 보호 소자를 첨부한 도면들을 참조하여 다음과 같이 설명한다. 본 발명의 이해를 돕기 위해, 제1 도전형은 n형이고, 제2 도전형은 p형이라고 가정하면서 설명한다. 즉, 이하에서는 npn 바이폴라 트랜지스터를 ESD 소자로 이용한 경우이다. 그러나, 제1 도전형이 p형이고 제2 도전형이 n형인 경우에도 본 발명은 동일한 원리로 적용될 수 있다.
도 4는 본 발명의 실시예에 의한 반도체 소자의 정전기 방전 보 호(ESD:Elecrtro Static Discharge) 소자의 단면도를 나타낸다.
도 4를 참조하면, 반도체 기판(미도시)에 소자 분리막(60 내지 70)이 형성되어 있다.
제1 도전형인 n형 딥(deep) 웰(well)(DNWELL)(52)이 반도체 기판의 에피층(미도시)에 형성되어 있다.
제2 도전형인 p형 웰(PWELL)(54)이 n형 딥 웰(DNWELL)(52)의 상부에 형성되어 있다.
제1 도전형인 n형 딥 이온 영역(DEEPN)(56 및 58)이 n형 딥 웰(DNWELL)(52)의 측부에 반도체 기판에 형성되어 있다.
또한, 트랜지스터의 이미터(Emitter)인 고농도의 제1 도전형인 n형 불순물 이온 영역(84 및 88)이 제2 도전형인 p형 웰(PWELL)(54)의 상부에 소자 분리막(64, 66, 68 및 70)에 의해 서로 구분되어 형성되어 있다.
트랜지스터의 베이스(Base)인 고농도의 제2 도전형인 p형 불순물 이온 영역들(82, 86 및 90)이 p형 웰(PWELL)(54)의 상부에 형성되어 있다.
트랜지스터의 컬렉터(Collector)인 제1 도전형인 n형 불순물 이온 영역(80 및 92)이 n형 딥 이온 영역(DEEPN)(58 및 56)의 상부에 각각 형성되어 있다. 여기서, n형 딥 이온 영역(DEEPN)(58 및 56)은 일종의 플러그(plug)에 해당한다.
전술한 본 발명에 의한 반도체 소자의 ESD 소자는 p형 웰(PWELL)(54)과 n형 딥 이온 영역(DEEPN)(58 및 56)간의 거리(d1 및 d2)에 따라 결정되는 항복 전압을 갖는다. 즉, 본 발명에 의하면, 거리(d1 및 d2)를 조정하여 항복 전압을 적절하게 조절할 수 있다.
본 발명에 의한 반도체 소자의 ESD 소자는 제1 도전형인 n형 매립층(NBL:N-type Buried Layer)(50)를 반도체 기판에서 n형 딥 웰(DNWELL)(52)의 하부에 더 가질 수 있다. 이와 같이, DNWELL(52)과 p형 실리콘 기판의 사이에 n형 매립층(NBL)(50)을 더 형성하여 ESD 소자와 그 주변을 전기적으로 차폐시켜준다. 따라서, 본 발명에 의한 ESD 소자와 주변의 다른 소자들 간의 전기적 차폐가 형성되어 누설 전류를 방지할 수 있다.
전술한 구성을 갖는 본 발명에 의한 반도체 소자의 ESD 소자는, 이미터(84 및 88), 컬렉터(80 및 92) 및 베이스(82, 86 및 90)를 갖는다.
만일, pn접합에 순방향 바이어스가 걸리면, n 영역(84 및 88)에서 p 영역(54)으로 전자가 주입되고, 거꾸로 p 영역(54)에서 n 영역(84 및 88)으로 정공이 주입된다. 따라서, n 영역(84 및 88)은 전자를 방출하는 역할을 수행하므로 이미터가 되고, 소수 캐리어의 주입이 일어나는 p 영역(54)과 연결된 고농도의 p형 불순물 이온 영역(82, 86 및 90)은 베이스가 된다.
베이스(82, 86 및 90)에 주입된 전자는 베이스의 두께가 전자의 확산 길이보다 충분히 작아, 재결합에 의한 소모가 거의 없이 중성 베이스 영역을 확산에 의하여 통과한다. 이 전자들은 전기장에 의한 드리프트되어 역방향 바이어스된 pn 접합의 공간 전하 영역을 지나 n 영역으로 모인다. 따라서 이 n 영역(80 및 92)은 콜렉터가 된다.
결국, 일반적인 구조에서는 컬렉터와 베이스를 도 2에 도시된 바와 같이 NWELL(16)과 PWELL(12)의 접합 구조로 구성하였다. 그러나, 전술한 본 발명에 의한 ESD 소자는 컬렉터와 베이스가 DNWELL(52)과 PWELL(54)의 접합 구조를 이루고 있음을 알 수 있다.
이하, 본 발명의 실시예에 의한 반도체 소자의 정전기 방전 보호 소자의 제조 방법을 첨부한 도 4를 참조하여 다음과 같이 설명한다.
본 발명에 의한 반도체 소자의 ESD 소자의 제조 방법에 의하면, 먼저, 반도체 기판에 소자 분리막(60 내지 70)을 형성한다. 소자 분리막(60 내지 70)은 STI(Shallow Trench Isolation) 공정 또는 LOCOS 공정에 의해 형성될 수 있다.
이후, 반도체 기판에 제1 도전형인 n형 딥 웰(DNWELL)(52)을 이온 주입 마스크(미도시)를 이용한 이온 주입 공정에 의해 형성할 수 있다.
이후, n형 딥 웰(DNWELL)(52)에 제2 도전형인 p형 웰(PWELL)을 이온 주입 마스크(미도시)를 이용한 이온 주입 공정에 의해 형성한다.
이후, n형 딥 웰(DNWELL)(52)의 측부에 제1 도전형인 n형 딥 이온 영역(DEEPN)(56 및 58)을 이온 주입 마스크(미도시)를 이용한 이온 주입 공정에 의해 형성한다.
또한, 제2 도전형인 p 웰(PWELL)(54)의 상부에 소자 분리막(64, 66, 68 및 70)에 의해 구분되는 고농도의 n형 불순물 이온 영역들(84 및 88)을 이미터로서 형성한다.
또한, 제2 도전형인 p 웰(PWELL)(54)의 상부에 소자 분리막(60 내지 70)에 의해 구분되는 고농도의 p형 불순물 이온 영역들(82, 86 및 90)을 베이스로서 형 성한다.
또한, 제1 도전형인 n형 딥 이온 영역(56 및 58)의 상부에 고농도의 제1 도전형인 n형 불순물 이온 영역(92 및 80)을 컬렉터로서 각각 형성한다.
전술한 고농도의 n형 불순물 이온 영역들(80, 84, 88 및 92)은 동일한 이온 주입 마스크(미도시)를 이용하여 동시에 형성될 수 있고, 고농도의 p형 불순물 이온 영역들(82, 86 및 90)은 동일한 이온 주입 마스크(미도시)를 이용하여 동시에 형성될 수 있다.
이때, 전술한 n형 딥 이온 영역(56 및 58)이 고농도의 n형 불순물 이온 영역들(92 및 80)보다 먼저 형성된다.
그러나, 본 발명은 전술한 공정 순서들에 국한되지 않는다. 즉, 도 4에 도시된 반도체 소자의 ESD 소자는 다양한 공정 순서들로 형성될 수 있다.
나아가, 본 발명에 의한 반도체 소자의 ESD 소자의 제조 방법은 ESD 소자가 갖는 항복 전압에 따라 결정된 거리(d1 및 d2) 만큼 p형 웰(PWELL)(54)과 n형 딥 이온 영역(DEEPN)(58 및 56)을 이격시켜 형성할 수 있다.
또한, 본 발명에 의한 반도체 소자의 ESD 소자의 제조 방법은, 반도체 기판의 에피층(미도시)에 제1 도전형인 n형 매립층(NBL)(50)을 더 형성할 수도 있다. n형 매립층(50)을 형성한 이후에, 제1 도전형인 n형 딥 웰(52)을 그 영역(NBL)(50)의 상부에 형성한다.
결국, 전술한 본 발명에 의한 반도체 소자의 ESD 소자는, DWELL(52)을 형성하는 공정을 별도로 추가하는 대신에 바이폴라 트랜지스터의 다른 공정에서 DWELL 사용할 때 이 DWELL(52)을 함께 형성하도록 할 수 있다. 그러므로, 정전기 방전 보호용 바이폴라 트랜지스터의 유지전압(Vh)이 낮을 경우, DWELL을 사용하는 모든 바이폴라 트랜지스터의 제조 공정에 본 발명은 손쉽게 적용될 수 있다.
도 5는 본 발명에 의한 반도체 소자의 ESD 소자의 특성을 측정한 그래프로서, 횡축의 아래축은 이미터와 컬렉터간의 전압(VEC)을 나타내고, 횡축의 윗축은 누설 전류(Ioff)를 나타내고, 종축은 ESD가 발생시에 ESD 소자에 흘러가는 정전기 전류(IESD)를 각각 나타낸다. 여기서, 참조부호 200은 평상시의 누설 전류를 나타내고, 참조부호 210은 본 발명에 의한 ESD 소자의 전류(IESD) 대 전압(VEC)의 특성을 나타낸다.
먼저, 본 발명에 의해 PWELL(54) 과 컬렉터(58) 사이의 간격(d1 및 d2)을 조정하여, 20V의 동작 전압을 가지는 회로에 적용할 수 있는 ESD 소자를 제작한다. 이때, 제작된 ESD 소자의 정전기 방전 보호 성능을 TLP(Transmission Line Pulse) 측정 장비를 이용하여 측정하면 도 5에 도시된 바와 같은 그래프가 획득된다.
도 5를 참조하면, 본 발명에 의한 ESD 소자는 30볼트(V)의 트리거링 전압(Vt1), 22.5V의 유지 전압(Vh) 및 31V의 항복 전압을 갖는다. 따라서, 구동 성능이 우수함을 알 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1은 일반적인 바이폴라 트랜지스터를 이용한 ESD 소자의 등가 회로를 나타낸다.
도 2는 일반적인 바이폴라 트랜지스터를 이용한 ESD 소자의 단면도를 나타낸다.
도 3은 ESD 소자의 설계 범위를 나타내는 도면이다.
도 4는 본 발명의 실시예에 의한 반도체 소자의 정전기 방전 보호 소자의 단면도를 나타낸다.
도 5는 본 발명에 의한 반도체 소자의 ESD 소자의 특성을 측정한 그래프이다.
* 도면의 주요부분에 대한 부호의 설명
50 : n형 매립층 52 : n형 딥 웰
54 : p형 웰 56, 58 : n형 딥 이온 영역
60 ~ 70 : 소자 분리막 80, 92 : 컬렉터
82, 86, 90 : 베이스 84, 88 : 이미터

Claims (8)

  1. 반도체 기판에 형성된 소자 분리막;
    상기 반도체 기판에 형성된 제1 도전형 딥 웰;
    상기 제1 도전형 딥 웰에 형성된 제2 도전형 웰;
    상기 제1 도전형 딥 웰의 측부에 형성된 제1 도전형 딥 이온 영역;
    상기 제2 도전형 웰의 상부에 상기 소자 분리막에 의해 서로 구분되어 이미터와 베이스로서 각각 형성된 고농도의 제1 도전형 및 제2 도전형 불순물 이온 영역들; 및
    상기 제1 도전형 딥 이온 영역의 상부에 컬렉터로서 형성된 고농도의 제1 도전형 불순물 이온 영역을 구비하는 것을 특징으로 하는 반도체 소자의 정전기 방전 보호 소자.
  2. 제1 항에 있어서, 상기 제2 도전형 웰과 상기 제1 도전형 딥 이온 영역간의 거리는 항복 전압에 따라 결정되는 것을 특징으로 하는 반도체 소자의 정전기 방전 보호 소자.
  3. 제1 항에 있어서, 상기 반도체 기판에서 상기 제1 도전형 딥 웰의 하부에 형성된 제1 도전형 매립층을 더 구비하는 것을 특징으로 하는 반도체 소자의 정전기 방전 보호 소자.
  4. 제1 항에 있어서, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 것을 특징으로 하는 반도체 소자의 정전기 방전 보호 소자.
  5. 반도체 기판에 소자 분리막을 형성하는 단계;
    상기 반도체 기판에 제1 도전형 딥 웰을 형성하는 단계;
    상기 제1 도전형 딥 웰에 제2 도전형 웰을 형성하는 단계;
    상기 제1 도전형 딥 웰의 측부에 제1 도전형 딥 이온 영역을 형성하는 단계;
    상기 제2 도전형 웰의 상부에 상기 소자 분리막에 의해 구분되는 고농도의 제1 도전형 및 제2 도전형 불순물 이온 영역들을 이미터와 베이스로서 각각 형성하는 단계; 및
    상기 제1 도전형 딥 이온 영역의 상부에 고농도의 제1 도전형 불순물 이온 영역을 컬렉터로서 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 정전기 방전 보호 소자의 제조 방법.
  6. 제5 항에 있어서, 상기 제2 도전형 웰과 상기 제1 도전형 딥 이온 영역간의 거리는 항복 전압에 따라 결정되는 것을 특징으로 하는 반도체 소자의 정전기 방전 보호 소자의 제조 방법.
  7. 제5 항에 있어서, 상기 반도체 기판에 제1 도전형 매립층을 형성하는 단계를 더 구비하고, 상기 제1 도전형 딥 웰은 상기 제1 도전형 매립층의 상부에 형성되는 것을 특징으로 하는 반도체 소자의 정전기 방전 보호 소자의 제조 방법.
  8. 제5 항에 있어서, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 것을 특징으로 하는 반도체 소자의 정전기 방전 보호 소자의 제조 방법.
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