KR20100078261A - 플래시 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 게이트에 대한 데미지를 방지할 수 있는 플래시 메모리 소자의 제조방법에 관한 것으로,
본 발명에 따른 플래시 메모리 소자의 제조방법은 소자분리막에 의해 액티브 영역이 정의되어 있는 반도체 기판 상에 플로팅 게이트, ONO막 및 콘트롤게이트를 차례대로 형성하는 단계와, 상기 콘트롤게이트 상에 LTO막을 형성하는 단계와, 상기 콘트롤게이트의 소정부분을 노출시키도록 상기 LTO막을 선택적으로 식각하는 단계와, 상기 LTO막을 마스크로 이용하여 상기 플로팅 게이트, ONO막 및 콘트롤게이트의 일정부분을 식각하여 게이트 패턴을 형성하는 단계와, 상기 LTO막을 습식식각을 통해 제거하는 단계를 포함하는 것을 특징으로 한다.
VPC, LTO
Description
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히 게이트에 대한 데미지를 방지할 수 있는 플래시 메모리 소자의 제조방법에 관한 것이다.
플래시 메모리 소자는 정보를 쓰기, 소거 및 읽기를 할 수 있는 일종의 PROM(Programable ROM)이다.
플래시 메모리 소자는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다.
NOR형 플래시 메모리 소자는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 보통 휴대폰 부팅용으로 널리 사용되고 있다. NAND형 플래시 메모리 소자는 읽기 속도는 느리지만 쓰기 속도가 빨라 보통 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점을 가지고 있다.
이러한 플래시 메모리 소자는 일반적으로 플로팅 게이트(Floating Gate)와 콘트롤 게이트(Control Gate)의 적층 게이트 구조로, 터널(Tunnel) 산화막 상에 플로팅 게이트 및 콘트롤 게이트의 적층 구조가 2 층의 도전성 폴리실리콘 구조로 되 어 있다. 여기서, 플로팅 게이트와 콘트롤 게이트 사이에는 층간절연막으로 ONO(Oxide-Nitride-Oxide) 구조의 커패시터 구조가 도입되고, 콘트롤 게이트에 바이어스(Bias)를 인가해 ONO층을 거쳐 커플링 비(Coupling Ratio)에 따라 플로팅 게이트에 바이어스를 인가하며, 프로그램(Program)과 이레이즈(Erase)를 상대적으로 높은 바이어스에서 동작시키고 있다.
하지만, 플래시 메모리 소자의 크기가 작아지는 추세에 따라 플로팅 게이트, ONO막 및 콘트롤 게이트로 이루어진 게이트 패턴에 대한 선폭도 줄어들게 되면서 게이트 패턴을 형성하는 과정에서 실시하는 건식 식각 및 습식 식각에 의해 게이트에 데미지를 입힐 수 있는 문제점이 발생한다.
따라서, 본 발명은 게이트에 대한 데미지를 방지할 수 있는 플래시 메모리 소자의 제조방법을 제공하는 데 그 목적이 있다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예에 따른 플래시 메모리 소자의 제조방법은 소자분리막에 의해 액티브 영역이 정의되어 있는 반도체 기판 상에 플로팅 게이트, ONO막 및 콘 트롤게이트를 차례대로 형성하는 단계와, 상기 콘트롤게이트 상에 LTO막을 형성하는 단계와, 상기 콘트롤게이트의 소정부분을 노출시키도록 상기 LTO막을 선택적으로 식각하는 단계와, 상기 LTO막을 마스크로 이용하여 상기 플로팅 게이트, ONO막 및 콘트롤게이트의 일정부분을 식각하여 게이트 패턴을 형성하는 단계와, 상기 LTO막을 습식식각을 통해 제거하는 단계를 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 의한 플래시 메모리 소자의 제조방법은 LTO막질을 사용하고 VPC 공정을 통해 신속하게 제거함으로써 게이트 패턴에 데미지를 방지할 수 있으며, 이로 인해 언더컷 발생을 억제할 수 있기 때문에 후속 공정인 살리사이드 형성시 언더컷에 의해 살리사이드 형성되는 영역이 증가하여 소스와 드레인 사이의 채널 길이가 줄어드는 현상을 제어할 수 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
이하, 첨부된 도면을 참고하여 본 발명의 실시 예에 따른 반도체 소자의 제조방법에 관하여 상세히 설명하기로 한다.
도 1a 내지 1d는 본 발명에 따른 플래시 메모리 소자의 제조방법을 나타내는 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 액티브 영역을 정의하기 위해 반도체 기 판(100)에 소정의 거리만큼 이격된 복수의 소자분리막(미도시)을 형성한다. 그리고, 액티브 영역의 기판 내부에 웰(Well)(미도시)을 형성한다.
여기서, 도시되지는 않았지만 소자분리막을 형성하는 공정을 살펴보면 액티브 영역과 소자분리영역으로 정의된 반도체 기판(100) 상에 패드 산화막, 질화막 및 산화막이 순차적으로 적층된 하드 마스크막을 형성한다. 이어서, 패드 산화막를 포함한 반도체 기판(100) 전면에 포토레지스트를 도포한 후, 노광 및 현상 공정을 통해 소자분리막이 형성될 산화막 표면을 노출시키는 포토레지스트 패턴을 형성한다.
그리고, 포토레지스트 패턴을 식각마스크로 이용하여 노출된 영역의 패드 산화막, 질화막 및 산화막을 선택적으로 제거하여 식각된 패드 산화막 패턴, 질화막 패턴 및 산화막 패턴으로 이루어진 하드마스크막 패턴을 형성한다. 그 다음, 포토레지스트 패턴을 제거하고, 하드 마스크막 패턴을 식각마스크로 이용하여 반도체 기판(100)의 노출 표면을 일정 깊이로 식각하여 트렌치를 형성한다.
트렌치 형성후, 트렌치가 매립되도록 반도체 기판(100) 전면에 매립 절연막을 형성하고 화학적 기계적 연마 공정(CMP)를 통해 평탄화시켜 반도체 기판(100)의 액티브 영역을 한정하는 소자분리막을 형성한다. 여기서, 매립절연막은 HDPUSG(High Density Plasma-Undoped Silicate Glass)막으로 형성하는 것이 바람직하다.
이후, 반도체 기판(100)의 전면에 터널산화막(120), 플로팅 게이트용 제 1 폴리실리콘층(140), ONO(oxide/nitride/oxide)구조의 층간절연막(160) 및 콘트롤 게이트용 제 2 폴리실리콘층(180)을 순차적으로 증착한다.
이어서, 도 1b에 도시된 바와 같이, 제 2 폴리실리콘층(180) 전면에 습식 산화(Wet Oxidation)에 비해 상대적으로 저온(180~220℃)에서 증착이 가능한 LTO막(Low Temperature Oxide)을 형성한다. 이때, LTO막은 5~120sec, SiH4 130~110sccm, N2O 150~1500sccm의 공정조건으로 100~950Å의 두께로 형성하는 것이 바람직하다.
이후, LTO막 상에 포토레지스트를 도포하고, 노광과 현상을 통해 패터닝되길 원하는 부분을 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 포토레지스트 패턴을 마스크로 이용하여 노출된 LTO막을 식각하여 LTO막 패턴(200)를 형성한다.
다음으로, 도 1c에 도시된 바와 같이, LTO막 패턴(200a)를 마스크로 이용한 소자 분리막에 수직한 방향으로 터널산화막(120), 플로팅 게이트용 제 1 폴리실리콘층(140), ONO(oxide/nitride/oxide)구조의 층간절연막(160) 및 콘트롤 게이트용 제 2 폴리실리콘층(180)을 소정의 폭만큼 식각하여 플로팅게이트(140a), ONO막(160a) 및 콘트롤 게이트(180a)로 구성되는 게이트 패턴을 형성한다.
이어서, 도 1d에 도시된 바와 같이, VPC(Vapor Phase Cleaning) 방법을 이용하여 LTO막 패턴(200a)를 제거한다.
이때, LTO막 패턴(200a)은 일반적인 산화막으로 형성되는 하드마스크막과는 달리 HF 화학액에 대한 식각비율이 크기 때문에 일반적인 산화막에 비해 제거가 훨씬 빠르다. 또한, VPC(Vapor Phase Cleaning) 방법은 HF 화학액을 증기(gas) 상태 로 노즐을 이용하여 분사시켜주는 방법인데, 이러한 방법으로 인하여, 등방성(isotropic)한 성질을 갖는 액체보다 비등방성(unisotropic)한 성질을 갖는 가스를 사용하여 게이트 패턴의 측벽에 대한 데미지를 방지할 수 있다.
도 2는 본 발명에 따른 반도체 소자의 제조방법에 따른 결과를 나타낸 사진과 도표이다.
도 2는 HTO막에 의한 VPC 공정과 본 발명에 따라 LTO막에 의한 VFC 공정을 실시한 경우를 나타낸 실험예이다.
도 2의 표에서 세로축은 식각량(Etch Amount)를 나타낸 것이고, 가로축은 VPC 공정 시간(sec)을 나타낸 것이다.
도 2의 표에서 나타난 것과 같이, HTO막은 850℃ 고온에서 증착할 경우 막질이 밀집하여 식각 비율이 LTO 막질에 비해 상대적으로 작다는 것을 알 수 있다. 또한, VPC 공정을 공정 시간 별로 알아본 결과 게이트 패턴의 측벽에 대한 데미지를 방지하는 범위가 10~120sec이내이고, 이때의 온도범위 내에서는 도 2의 표에서와 같이 LTO막질의 식각비율은 HTO막질과 큰 차이가 있음을 확인할 수 있다.
따라서, 본 발명은 LTO막질을 사용하고 VPC 공정을 통해 신속하게 제거함으로써 게이트 패턴에 데미지를 방지할 수 있으며, 이로 인해 언더컷 발생을 억제할 수 있기 때문에 후속 공정인 살리사이드 형성시 언더컷에 의해 살리사이드 형성되는 영역이 증가하여 소스와 드레인 사이의 채널 길이가 줄어드는 현상을 제어할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1a 내지 1d는 본 발명에 따른 플래시 메모리 소자의 제조방법을 나타내는 단면도
도 2는 HTO막에 의한 VPC 공정과 본 발명에 따라 LTO막에 의한 VFC 공정을 실시한 경우를 나타낸 실험예.
* 도면의 주요 부분에 대한 부호의 설명 *
100: 반도체 기판 120: 터널산화막
140: 플로팅 게이트 160: ONO막
180: 콘트롤 게이트 200: LTO막
Claims (5)
- 소자분리막에 의해 액티브 영역이 정의되어 있는 반도체 기판 상에 플로팅 게이트, ONO막 및 콘트롤게이트를 차례대로 형성하는 단계와,상기 콘트롤게이트 상에 LTO막을 형성하는 단계와,상기 콘트롤게이트의 소정부분을 노출시키도록 상기 LTO막을 선택적으로 식각하는 단계와,상기 LTO막을 마스크로 이용하여 상기 플로팅 게이트, ONO막 및 콘트롤게이트의 일정부분을 식각하여 게이트 패턴을 형성하는 단계와,상기 LTO막을 습식식각을 통해 제거하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 LTO막은 저온(180~220℃), SiH4 130~110sccm, N2O 150~1500sccm의 공정조건으로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 LTO막은 100~950Å의 두께로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 LTO막은 VPC(Vapor Phase Cleaning) 방법에 의해 제거되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 VPC 방법은 10~120sec 동안 실시하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |