KR20100077535A - 콘택 구조체, 그것의 제조방법, 그것을 구비한 상변화 메모리 장치 및 그 제조방법 - Google Patents
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Abstract
콘택 구조체, 그것의 제조방법, 그것을 구비한 상변화 메모리 장치 및 그 제조방법을 개시한다. 개시된 상변화 메모리 장치는, 상변화 패턴을 구비한 반도체 기판 상부에 형성되는 상부 전극, 상기 상부 전극 상부에 형성되는 비트 라인, 및 상기 상부 전극과 상기 비트 라인의 사이에 개재되며 상기 상부 전극과 상기 비트 라인간을 전기적으로 연결하는 비트 라인 콘택부를 포함한다. 이때, 상기 비트 라인 콘택부는 메인 도전층, 상기 메인 도전층의 저부 및 측부를 감싸도록 형성되는 제 1 베리어막, 및 상기 메인 도전층 상부에 형성되는 제 2 베리어막을 포함한다.
비트 라인 콘택, 씨임, 베리어
Description
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 콘택 구조체, 그 제조방법, 그것을 구비한 상변화 메모리 장치 및 그 제조방법에 관한 것이다.
메모리 장치의 저전력화의 요구에 따라 비휘발성이며 리프레쉬가 필요없는 차세대 메모리 장치들이 연구되고 있다. 차세대 메모리 장치들 중 하나인 상변화 메모리 장치(phase-change random access memory, 이하 'PRAM'이라 한다)는 GeSbTe와 같은 상변화 물질이 전기적인 펄스에 의한 국부적인 열 발생에 의해 결정질(crystalline)과 비정질(amorphous) 상태로 변화하는 특성을 이용하여 2진 정보를 기억하는 장치이다.
즉, 상변화 메모리 장치는 상변화 물질에 인가된 전류, 즉, 주울 열(Joule's Heat)에 의해 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 상변 화가 일어난다. 이때, 결정 상태의 상변화 물질은 저항이 낮고, 비정질 상태의 상변화 물질은 저항이 높기 때문에, 결정 상태는 셋(set) 또는 논리 레벨 0로 정의하고 비정질 상태는 리셋(reset) 또는 논리 레벨 1로 정의할 수 있다.
이에 따라, 상변화 메모리 장치는 상변화 물질의 상변화를 이용하여 온-오프(on-off)의 디지털 데이터를 저장하고, 이를 이용하여 디지털 데이터를 읽을 수 있다.
여기서, 상변화 물질의 상태 변화는 상변화 물질에 인가되는 전류에 의해 달성되고, 이러한 전류는 워드 라인과 비트 라인 사이에 형성된 전기장에 의해 형성된다. 여기서, 워드 라인은 예컨대, 상변화 메모리 장치에서 스위칭 소자가 콘택되는 접합 영역일 수 있고, 비트 라인은 상변화 메모리 장치의 상부 전극과 콘택되는 금속 배선일 수 있다.
보다 구체적으로 설명하면, 비트 라인은 상변화 물질과 전기적으로 연결되어 있는 상부 전극과 비트 라인 콘택부를 매개로 연결된다. 현재 고집적 상변화 메모리 장치의 비트 라인 콘택부는 높은 어스펙트 비(aspect ratio)를 가지므로 그 내부에 씨임(seam)이라 불리우는 동공이 존재할 수 있다. 아울러 후속의 비트 라인 형성을 위해, 상기 비트 라인 콘택부는 화학적 기계적 연마등을 통해 평탄화된다.
한편, 현재 상변화 메모리 장치의 비트 라인은 비트 라인 콘택부와 전기적으로 연결되면서 균일한 형태로 제작될 수 있도록 다마신(damascene)기법을 통해 형성되고 있다.
그런데, 상변화 메모리 장치의 집적 밀도가 증가됨에 따라, 상기 비트 라인 콘택부간의 간격 역시 협소해지고 있는 추세이며, 상술한 바와 같이 비트 라인 콘택부의 어스펙트 비 또한 높음으로 인해, 비트 라인 콘택부의 상부 영역이 인접하는 비트 라인 콘택부쪽으로 치우치게 되어, 브리지(bridge)등의 문제가 발생될 수 있다.
현재에는 비트 라인 콘택부의 상부면을 과도하게 연마하여 브리지를 제거하는 방법이 제안되었다.
하지만, 상기와 같이 비트 라인 콘택부는 그 내부에 씨임을 포함할 수 있어, 상기와 같은 과도 연마시 씨임이 노출될 수 있다. 이와 같이 씨임이 노출되면, 후속에 형성되는 비트 라인과 비트 라인 콘택부간에 안정적인 콘택을 이루기 어려울 뿐만 아니라, 상기 씨임으로 인해 비트 라인에 굴곡이 발생될 수 있다. 이로 인해, 콘택 저항이 상승되어, 전기적 특성이 열화되는 문제점이 있다.
따라서, 본 발명의 콘택 저항을 줄일 수 있는 콘택 구조체 및 그 제조방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 비트 라인과 비트 라인 콘택간에 안정적인 콘택을 이룰 수 있는 상변화 메모리 장치 및 그 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 일 견지에 따른 콘택 구조체는 층간 절연막의 상부 및 하부 도전층을 연결하기 위해 상기 층간 절연막내에 구비되는 콘택 구조체로서, 메인 도전층; 상기 메인 도전층의 저부 및 측부를 감싸도록 형성되는 제 1 베리어막; 및 상기 메인 도전층의 상부에 형성되는 제 2 베리어막을 포함한다.
또한, 본 발명의 다른 견지에 따른 콘택 구조체의 제조방법은 다음과 같다.
먼저, 도전층을 구비한 반도체 기판을 준비한 다음, 상기 반도체 기판 상부에 절연막을 형성한다. 다음, 상기 도전층이 노출되도록 절연막을 식각하여, 콘택홀을 형성하고 나서, 상기 콘택홀의 저부 및 내측벽부에 제 1 베리어막을 형성한다. 이어서, 상기 콘택홀이 매립되도록 메인 도전층을 형성하고, 상기 메인 도전층 및 상기 제 1 베리어막을 상기 절연막 표면이 노출되도록 화학적 기계적 연마한다. 다음, 상기 메인 도전층 상부에 제 2 베리어막을 형성한다.
또한, 본 발명의 또 다른 견지에 따른 상변화 메모리 장치는, 상변화 패턴을 구비한 반도체 기판 상부에 형성되는 상부 전극, 상기 상부 전극 상부에 형성되는 비트 라인, 및 상기 상부 전극과 상기 비트 라인의 사이에 개재되며 상기 상부 전극과 상기 비트 라인간을 전기적으로 연결하는 비트 라인 콘택부를 포함한다. 이때, 상기 비트 라인 콘택부는 메인 도전층, 상기 메인 도전층의 저부 및 측부를 감싸도록 형성되는 제 1 베리어막, 및 상기 메인 도전층 상부에 형성되는 제 2 베리어막을 포함한다.
또한, 본 발명의 또 다른 견지에 따른 상변화 메모리 장치의 제조방법은 다음과 같다.
먼저, 상변화 패턴을 포함하는 반도체 기판 상부에 상부 전극을 형성한 다음, 상기 상부 전극이 형성된 상기 반도체 기판 결과물 상부에 층간 절연막을 형성한다. 이어서, 상기 상부 전극 상부 표면이 노출되도록 상기 층간 절연막을 식각하여 비어 홀을 형성한 후, 상기 비어홀의 하부 및 측벽부에 제 1 베리어막을 형성한다. 다음, 상기 비어홀이 매립되도록 메인 도전층을 형성하고, 상기 메인 도전층 및 제 1 베리어막을 상기 층간 절연막이 노출되도록 평탄화한다. 이어서, 상기 메인 도전층 상에 제 2 베리어막을 형성하여, 비트 라인 콘택부를 형성한 다음, 상기 비트 라인 콘택부상에 비트 라인을 형성한다.
본 발명에 의하면, 상변화 메모리 장치의 상부 전극과 비트 라인을 전기적으로 연결하는 비트 라인 콘택부를 메인 도전층, 그것의 저부 및 측벽부을 감싸도록 형성되는 제 1 베리어막 및 그것의 상부를 덮는 제 2 베리어막으로 구성한다. 이에 따라, 제 2 베리어막에 의해 씨임을 갖는 메인 도전층의 노출이 차단되므로, 비트 라인 콘택부와 비트 라인간에 안정적인 콘택을 이룰 수 있게 된다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 1을 참조하면, 상변화 메모리 장치(100)는 반도체 기판(101), 스위칭 소자(115), 하부 전극(125), 상변화 물질층(130), 상부 전극(135), 비트 라인 콘택부(150) 및 비트 라인(165)을 포함할 수 있다.
반도체 기판(101)은 접합 영역 형태로 된 워드 라인(105)을 포함한다. 이러한 반도체 기판(101)은 실리콘(Si) 기판, 저머늄(Ge) 기판 또는 화합물 기판일 수 있으며, 전기적 특성을 위해 웰을 포함할 수 있다. 아울러, 상기 워드 라인(105)은 n형의 불순물 영역으로 구성될 수 있다.
스위칭 소자(115)는 반도체 기판(101) 상부에 워드 라인(105)과 전기적으로 연결되도록 형성된다. 스위칭 소자(115)는 예컨대 PN 다이오드(115)로 구성될 수 있으며, 상기 스위칭 소자(115)는 인접하는 다른 스위칭 소자(115)와 제 1 층간 절연막(110)에 의해 전기적으로 절연된다. 여기서, 도면에는 도시되지 않았으나, 스위칭 소자(115) 표면에는 오믹 콘택층(도시되지 않음)이 형성될 수 있다.
하부 전극(125)은 상기 스위칭 소자(115)와 각각 전기적으로 연결된다. 하부 전극(125)은 상변화 물질층(130)을 가열하기 위한 매체로서, 스위칭 소자(115)보다 좁은 선폭을 가질 수 있으며, 다량의 열을 상변화 물질층(130)에 제공할 수 있도 록, 비저항이 높은 도전물질, 예컨대 예컨대 티타늄 질화막(TiN), 티타늄 알루미늄 질화막(TiAlN), 티타늄 텅스텐막(TiW), 폴리실리콘막(Poly-Si), 또는 실리콘 게르마늄(SiGe)으로 형성될 수 있다. 이때, 하부 전극(125)은 인접하는 다른 하부 전극(125)과 제 2 층간 절연막(120)에 의해 전기적으로 절연된다. 이때, 제 2 층간 절연막(120)은 하부 전극(125)에서 발생되는 열이 이동되는 것을 차단할 수 있도록 내열 특성이 우수한 절연막, 예컨대, 실리콘 질화막(Si3N4)이 이용될 수 있다.
상변화 물질층(130)은 하부 전극(125)과 콘택되면서, 제 2 층간 절연막(120) 상부에 형성된다. 상변화 물질층(130)은 하부 전극(125)보다는 큰 선폭을 가질 수 있으며, 상기 하부 전극(125)에 의해 전달되는 열에 의해 그것의 상(phase)이 가변된다. 이러한 상변화 물질층(130)으로는 게르마늄-안티몬-텔루리움을 포함하는 GST 화합물, 탄소, 질소, 산소/또는 금속이 도핑된 GST 화합물등, 다양한 형태의 GST 화합물이 이용될 수 있다.
상부 전극(135)은 상변화 물질층(130)과 동일한 형태로 상변화 물질층(130) 상부에 형성된다. 상부 전극(135)은 금속막 혹은 도전성 질화막으로 형성될 수 있다. 상변화 물질층(130) 및 상부 전극(135)으로 된 적층 구조물은 보호막(140)에 의해 포위될 수 있다. 보호막(140)은 상변화 물질층(130)의 상변이 시 상변화 물질층(130)을 구성하는 성분의 확산을 방지하기 위해 제공될 수 있다.
비트 라인 콘택부(150)는 상부 전극(135)과 비트 라인(165)간을 전기적으로 연결시키기 위해 제공된다. 비트 라인 콘택부(150)는 제 1 베리어막(152), 메인 도전층(154) 및 제 2 베리어막(156)으로 구성될 수 있다. 제 1 베리어막(152)은 메인 도전층(154)의 저부 및 측벽부를 둘러싸도록 형성된다. 다시 말해, 제 1 베리어막(152)은 컵 형태로 형성되어, 상기 메인 도전층(154)를 수용하도록 구성된다. 이때, 메인 도전층(154)의 측벽부에 위치하는 제 1 베리어막(152)은 상기 메인 도전층(154)의 높이 보다 낮은 높이를 갖도록 형성되며, 상기 제 2 베리어막(156)은 메인 도전층(154)의 상부 및 노출된 메인 도전층(154)의 측벽를 감싸도록 형성된다. 즉, 제 2 베리어막(156)은 캡(cap) 형태로 형성된다. 이에 따라, 메인 도전층(154) 내부에 씨임(s)이 형성되어 있더라도, 제 2 베리어막(156)에 의해 상기 메인 도전층(154)의 노출이 차단된다. 여기서, 제 1 및 제 2 베리어막(152,156)은 동일한 물질로 형성될 수 있으며, 예컨대, 티타늄 질화막, 티타늄 알루미늄 질화막 또는 텅스텐 질화막과 같은 금속 질화막이 이용될 수 있다. 또한, 제 2 베리어막(156)은 제 1 베리어막(152)에 비해 도전 특성이 더 우수한 물질로 형성될 수도 있다. 메인 도전층(154)은 제 1 및 제 2 베리어막(156)과 식각 선택비가 상이하면서 매립 특성이 우수한 물질, 예컨대, 텅스텐 금속막이 이용될 수 있다.
이때, 전기적으로 연결된 비트 라인 콘택부(150), 상부 전극(135), 및 상변화 물질층(130)은 인접하는 다른 그것들(150,135,130)과 제 3 층간 절연막(145)에 의해 전기적으로 절연된다. 아울러, 제 3 층간 절연막(145)의 상부 표면과 제 2 베리어막(156)의 상부 표면은 단차 없이 일직선상에 위치되어, 균일한 결과물 표면을 제공한다.
비트 라인(165)은 비트 라인 콘택부(150)와 전기적으로 연결되도록 비트 라인 콘택부(150) 상부에 형성된다. 비트 라인(165)은 전기적 특성이 우수한 도전층 으로 형성될 수 있다. 이러한 비트 라인(165)은 인접하는 다른 비트 라인(165)과 제 4 층간 절연막(160)에 의해 전기적으로 절연된다.
이와 같은 구조의 상변화 메모리 장치는 메인 도전층(154)의 상부를 덮는 캡 형태의 제 2 베리어막(156)을 구비한 비트 라인 콘택부(150)를 포함한다. 이에 따라, 브리지를 제거하기 위한 연마 공정을 진행하더라도, 메인 도전층(154)내의 씨임이 노출되지 않아, 비트 라인(165)과 비트 라인 콘택부(150) 간에 안정적인 콘택이 이루어지게 된다.
이와 같은 상변화 메모리 장치의 제조방법에 대해 도 2 내지 도 5를 참조하여 상세히 설명하도록 한다.
도 2를 참조하면, 반도체 기판(101) 상에 n형의 불순물을 주입하여, 워드 라인(105)을 형성한다. 반도체 기판(101) 상부에 제 1 층간 절연막(110)을 소정 두께로 형성한 다음, 워드 라인(105)과 전기적으로 연결되도록 스위칭 소자(115), 예컨대 PN 다이오드를 형성한다. PN 다이오드는 워드 라인(105)이 노출되도록 제 1 층간 절연막(110)을 식각하여 콘택홀(도시되지 않음)을 형성하고, 상기 콘택홀이 매립되도록 n형의 SEG(selective epitaxial growth)막을 형성한 다음, n형의 SEG막 상부에 p형의 불순물을 주입하여 얻어질 수 있다.
스위칭 소자(115)가 형성된 제 1 층간 절연막(110) 상부에 제 2 층간 절연막(120)을 증착한다. 다음, 스위칭 소자(115) 상면이 노출되도록 콘택홀(도시되지 않음)을 형성한 다음, 비저항이 높은 도전층을 매립시켜 하부 전극(125)을 형성한 다.
제 2 층간 절연막(120) 상부에 상변화 물질층(130) 및 상부 전극(135)을 순차적으로 적층한 다음, 단위 셀별로 분리되도록 상기 상변화 물질층(130) 및 상부 전극(135)을 패턴 형태로 식각한다.
상변화 물질층(130) 및 상부 전극(135)을 커버하도록, 제 2 층간 절연막(120) 상부에 보호막(140)을 형성한다. 보호막(140)은 실리콘 질화막 또는 실리콘 산화막이 이용될 수 있다.
보호막(140) 상부에 제 3 층간 절연막(145)을 증착한다. 다음, 상부 전극(135) 표면이 노출되도록 제 3 층간 절연막(145) 및 보호막(140)을 식각하여 비어 홀(H)을 형성한다.
도 3을 참조하면, 상기 비어 홀(H)의 표면을 따라 제 1 베리어막(151)을 증착한 다음, 제 1 베리어막(151) 상부에 상기 비어 홀(H)이 충진되도록 메인 도전층(154)을 형성한다. 이때, 제 1 베리어막(151)은 티타늄 질화막, 티타늄 알루미늄 질화막 또는 텅스텐 질화막과 같은 금속 질화막이 이용될 수 있고, 메인 도전층(154)은 매립 특성이 우수한 텅스텐막이 이용될 수 있다. 아울러, 비어 홀(H)내에 충진된 메인 도전층(154)은 비어 홀(H)의 높은 어스펙트 비로 인해, 그 내부에 씨임(s)이 발생될 수 있다.
다음, 제 3 층간 절연막(145) 표면이 노출되도록 메인 도전층(154) 및 제 1 베리어막(151)을 평탄화한다. 이때, 평탄화 방법으로는 예를 들어 화학적 기계적 연마 방식이 이용될 수 있으며, 본 단계에서는 완벽한 노드 분리를 위해 과도하게 화학적 기계적 연마를 진행할 수 있다. 아울러, 상기 과도 화학적 기계적 연마 공정은 씨임이 노출되지 않을 정도 수준의 강도로 진행할 수 있다.
아울러, 상기 과도한 화학적 기계적 연마 공정은 주로 메인 도전층(154)이 대부분 제거되는 공정이므로, 메인 도전층(154)을 연마 타겟으로 하여 진행될 수 있다. 이에, 메인 도전층(154)을 과도하게 화학적 기계적 연마하게 되면, 메인 도전층(154)은 제 3 층간 절연막(145)의 표면보다 실질적으로 낮은 높이를 갖게 된다. 이에 따라, 메인 도전층(154)과 제 3 층간 절연막(145) 사이에 개재되는 제 1 베리어막(151)은 자연 경사진 상부 표면을 갖게 된다.
다음, 도 4에 도시된 바와 같이, 노출된 제 1 베리어막(151)을 소정 두께만큼을 선택적으로 식각한다. 바람직하게는, 비어 홀(H) 측벽에 위치한 제 1 베리어막(151)의 높이가 메인 도전층(154)의 높이 이하가 되도록 제 1 베리어막(151)을 소정 두께만큼 식각한다. 본 실시예에서 제 1 베리어막(151)은 500 내지 1500Å 두께만큼 식각하였다. 도면 부호 152는 소정 부분 선택 식각된 제 1 베리어막을 나타낸다. 이에 따라, 제 3 층간 절연막(145)과 비어 홀(H)내에 매립된 도전 부재(152,154) 사이에 매우 얕은 깊이의 단차부(T)가 발생된다.
도 5를 참조하면, 상기 단차부(T)가 충분히 충진될 수 있도록 제 3 층간 절연막(145) 상부에 박막의 제 2 베리어막(156)을 형성한다. 제 2 베리어막(156)은 제 1 베리어막(156)과 동일한 물질 또는 상이한 물질일 수 있다. 다음, 제 2 베리어막(156) 표면과 제 3 층간 절연막(145)이 단차없이 일직선상에 놓일 수 있도록 제 2 베리어막(156)을 평탄화시킨다. 상기 평탄화 공정은 상기 제 2 베리어막(156) 이 매우 박막이므로 다소 약한 강도로 진행되는 과소 화학적 기계적 연마 공정일 수 있다. 이에 따라, 메인 도전층(154)의 상부에, 메인 도전층(154) 표면을 커버하는 캡 형태의 제 2 베리어막(156)이 형성되어, 비트 라인 콘택부(150)가 완성된다. 이와 같은 비트 라인 콘택부(150)의 형성으로, 반도체 기판 결과물은 평탄한 상태가 된다.
다음, 도 6을 참조하면, 비트 라인 콘택부(150)가 형성된 반도체 기판(101) 결과물 상부에 제 4 층간 절연막(160)을 형성한다. 다음, 상기 비트 라인 콘택부(150)가 노출되도록 제 4 층간 절연막(160)을 식각하여, 비트 라인 예정 영역(BL)을 한정한다.
그후, 상기 비트 라인 예정 영역(BL)이 충진되도록 도전막을 형성한다음, 상기 도전막을 상기 제 4 층간 절연막(160)이 노출되도록 연마하여, 다마신 기법에 따른 비트 라인(165)을 형성한다.
도 7은 본 발명의 다른 실시예를 설명하기 위한 단면도이다.
상술한 실시예에서는 메인 도전층(154) 및 제 1 베리어막(152)을 과도 화학적 기계적 연마하는 공정 이후에, 제 1 베리어막(152)의 선택적 식각을 통해, 제 2 베리어막(156)이 형성될 공간인 단차(T)를 마련하였다(도 4 참조).
하지만, 본 실시예에서는 도 7에 도시된 바와 같이, 제 1 베리어막(152)의 선택적 식각 없이, 박막의 제 2 베리어막(157)을 증착하고, 이를 과소 화학적 기계적 연마하여, 보다 얇은 두께로 메인 도전층(154)을 커버하는 제 2 베리어막(157) 을 형성할 수도 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 상변화 메모리 장치의 상부 전극과 비트 라인을 전기적으로 연결하는 비트 라인 콘택부(150)를 메인 도전층(154), 그것의 저부 및 측벽부을 감싸도록 형성되는 제 1 베리어막(152) 및 그것의 상부를 덮는 제 2 베리어막(156 혹은 157)으로 구성한다. 이에 따라, 제 2 베리어막(156 혹은 157)에 의해 씨임을 갖는 메인 도전층(154)의 노출이 차단되므로, 비트 라인 콘택부(150)와 비트 라인(165)간에 안정적인 콘택을 이룰 수 있게 된다.
본 발명은 상기한 실시예에 한정되는 것은 아니다.
본 실시예에서는 상변화 메모리 장치의 비트 라인 콘택 구조를 예를 들어 설명하였지만, 여기에 한정하지 않고, 씨임이 발생될 수 있는 모든 콘택 구조체에 모두 적용할 수 있음은 물론이다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 단면도,
도 2 내지 도 6은 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 단면도, 및
도 7은 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 상변화 메모리 장치 101 : 반도체 기판
115 : 스위칭 소자 150 : 비트 라인 콘택부
152 : 제 1 베리어막 154 : 메인 도전층
156,157 : 제 2 베리어막 165 : 비트 라인
Claims (20)
- 층간 절연막의 상부 및 하부 도전층을 연결하기 위해 상기 층간 절연막내에 구비되는 콘택 구조체로서,메인 도전층;상기 메인 도전층의 저부 및 측부를 감싸도록 형성되는 제 1 베리어막; 및상기 메인 도전층의 상부에 형성되는 제 2 베리어막을 포함하는 콘택 구조체.
- 제 1 항에 있어서,상기 제 2 베리어막의 표면과 상기 층간 절연막의 표면은 단차없이 일직선상에 위치하는 콘택 구조체.
- 제 1 항에 있어서,상기 메인 도전층의 측부에 형성되는 상기 제 1 베리어막은 상기 메인 도전층의 높이 보다 낮은 높이를 갖는 콘택 구조체.
- 제 3 항에 있어서,상기 제 2 베리어막의 양 단부는 상기 메인 도전층의 측벽쪽으로 연장되는 콘택 구조체.
- 제 1 항에 있어서,상기 제 1 및 제 2 베리어막은 동일한 물질인 콘택 구조체.
- 도전층을 구비한 반도체 기판을 제공하는 단계;상기 반도체 기판 상부에 절연막을 형성하는 단계;상기 도전층이 노출되도록 절연막을 식각하여, 콘택홀을 형성하는 단계;상기 콘택홀의 저부 및 내측벽부에 제 1 베리어막을 형성하는 단계;상기 콘택홀이 매립되도록 메인 도전층을 형성하는 단계;상기 메인 도전층 및 상기 제 1 베리어막을 상기 절연막 표면이 노출되도록 화학적 기계적 연마하는 단계; 및상기 메인 도전층 상부에 제 2 베리어막을 형성하는 단계를 포함하는 콘택 구조체의 제조방법.
- 제 6 항에 있어서,상기 화학적 기계적 연마하는 단계는,상기 메인 도전층이 상기 절연막 표면보다 낮은 높이를 갖도록 과도하게 진행하는 콘택 구조체의 제조방법.
- 제 7 항에 있어서,상기 제 2 베리어막을 형성하는 단계는,상기 제 2 베리어막을 결과물 상부에 증착하는 단계; 및상기 제 2 베리어막과 상기 절연막 표면이 단차없이 일직선상에 위치하도록 화학적 기계적 연마하는 단계를 포함하는 콘택 구조체의 제조방법.
- 반도체 기판 상부에 형성되는 상부 전극;상기 상부 전극 상부에 형성되는 비트 라인; 및상기 상부 전극과 상기 비트 라인의 사이에 개재되며, 상기 상부 전극과 상기 비트 라인간을 전기적으로 연결하는 비트 라인 콘택부를 포함하며,상기 비트 라인 콘택부는 메인 도전층,상기 메인 도전층의 저부 및 측부를 감싸도록 형성되는 제 1 베리어막, 및상기 메인 도전층 상부에 형성되는 제 2 베리어막을 포함하는 상변화 메모리 장치.
- 제 9 항에 있어서,상기 비트 라인 콘택부 양측에 층간 절연막이 더 형성되어 있는 상변화 메모리 장치.
- 제 10 항에 있어서,상기 비트 라인 콘택부의 상부 표면과 상기 층간 절연막의 표면은 단차 없이 일직선상에 위치하는 상변화 메모리 장치.
- 제 9 항에 있어서,상기 메인 도전층의 측벽에 위치하는 상기 제 1 베리어막은 상기 메인 도전층의 표면 보다 낮은 높이를 갖는 상변화 메모리 장치.
- 제 12 항에 있어서,상기 제 2 베리어막의 단부는 상기 메인 도전층의 측벽쪽으로 연장되는 상변화 메모리 장치.
- 제 9 항에 있어서,상기 메인 도전층은 텅스텐 금속막인 상변화 메모리 장치.
- 제 9 항에 있어서,상기 제 1 및 제 2 베리어막은 금속 질화막인 상변화 메모리 장치.
- 상변화 패턴을 포함하는 반도체 기판 상부에 상부 전극을 형성하는 단계;상기 상부 전극이 형성된 상기 반도체 기판 결과물 상부에 층간 절연막을 형성하는 단계;상기 상부 전극 상부 표면이 노출되도록 상기 층간 절연막을 식각하여 비어 홀을 형성하는 단계;상기 비어홀의 하부 및 측벽부에 제 1 베리어막을 형성하는 단계;상기 비어홀이 매립되도록 메인 도전층을 형성하는 단계;상기 메인 도전층 및 제 1 베리어막을 상기 층간 절연막이 노출되도록 평탄화하는 단계;상기 메인 도전층 상에 제 2 베리어막을 형성하여, 비트 라인 콘택부를 형성하는 단계; 및상기 비트 라인 콘택부상에 비트 라인을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
- 제 16 항에 있어서,상기 메인 도전층 및 제 1 베리어막을 평탄화하는 단계는 상기 메인 도전층의 높이가 상기 층간 절연막의 높이보다 낮아지도록 과도하게 화학적 기계적 연마하여, 단차부를 생성하는 단계인 상변화 메모리 장치의 제조방법.
- 제 17 항에 있어서,상기 평탄화 단계와 상기 제 2 베리어막을 형성하는 단계 사이에상기 비어홀 측벽에 위치하는 상기 제 1 베리어막이 상기 메인 도전층의 높이보다 낮아지도록, 상기 제 1 베리어막을 선택적으로 식각하는 단계를 더 포함하는 상변화 메모리 장치의 제조방법.
- 제 17 항 또는 제 18 항에 있어서,상기 비트 라인 콘택부를 형성하는 단계는,상기 단차부가 충진되도록 상기 메인 도전층 및 상기 층간 절연막 상부에 제 2 베리어막을 형성하는 단계; 및상기 제 2 베리어막을 상기 층간 절연막이 노출되도록 평탄화하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
- 제 16 항에 있어서,상기 비트 라인을 형성하는 단계는,상기 층간 절연막 상에 절연막을 형성하는 단계;상기 비트 라인 콘택부가 노출되도록 절연막을 식각하여, 비트 라인 예정 영역을 한정하는 단계; 및상기 비트 라인 예정 영역에 도전층을 매립하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
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