KR20100076257A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조방법을 제공하며, 이 반도체 소자는 반도체 기판 상에 형성된 복수의 소자 격리막과, 상기 소자 격리막 및 상기 반도체 기판 상에 상기 소자 격리막과 동일한 높이로 형성된 에피택셜층과, 상기 에피택셜층에 형성되는 포토다이오드 영역을 포함하는 것을 특징으로 한다. 그러므로, 열처리 공정 또는 임플란트 공정없이 소자 격리막과 반도체 기판의 포토 다이오드와의 계면 영역의 계면특성을 보상할 수 있으므로 다크 커런트(Dark Current)와 같은 누설 전류 발생을 방지할 수 있는 효과가 있다.
소자 격리막, 에피택셜층
Description
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 소자 격리막의 계면특성을 보상하여 누설 전류 발생을 방지할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로 씨모스 이미지 센서는 단위 화소에 포토 다이오드와 모스 트랜지스터를 형성하여 포토 다이오드에 의해 검출된 전하 캐리어를 순차적인 스위칭 방식으로 검출함으로써, 이미지를 구현하게 되는데, 씨모스 제조기술을 적용함에 따라 전력소모도 낮고, 20개 정도의 마스크로 구현되어 공정이 매우 단순하며, 신호 처리회로와 단일칩으로 제작할 수 있어 차세대 이미지 센서로 각광받고 있다.
최근 들어, 이미지 센서가 집적도 및 해상도가 점차 높아짐에 따라 기판 상에 형성되는 화소수 및 그 개별 화소에 구비되는 포토 다이오드들의 숫자가 급격히 증가하게 되었고, 또한 포토 다이오드들의 서로 이격되는 거리가 미세해지고 있다.
상기 미세하게 이격되는 포토 다이오드들이 서로 전기적인 간섭을 받게 되어 반도체 소자의 불량요인이 되거나 오동작을 유발하게 됨에 따라 인접하는 포토 다 이오드들의 전기적인 간섭을 최소화하기 위하여 기판의 포토 다이오드들이 이격되는 영역에 에스티아이 격리구조를 형성하는 기술이 제안되었다.
도 1은 종래 기술에 따른 반도체 소자의 소자 격리막의 단면도이다.
도 1을 참조하면, 반도체 기판(10)의 일부를 선택적으로 식각하여 트렌치(15) 영역을 형성하고, 그 트렌치(15) 영역에 절연 물질을 채워 소자 격리막(Shallow Trench Isolation, STI)(20)을 형성한다.
여기서, 소자 격리막(20)은 플라즈마 에치(Plasma Etch) 공정을 통해 반도체 기판(10) 내에 트렌치(15)를 형성하게 되므로 트렌치(15) 측벽에 데미지가 발생하게 된다. 또한, 소자 격리막(20)과 반도체 기판(10)의 포토 다이오드(도시하지 않음)와의 계면 영역(A)에서 열악한 계면특성을 나타내며, 이로 인해 인접한 포토 다이오드(도시하지 않음)에 나쁜 영향을 미치게 되어 다크 커런트(Dark Current)와 같은 누설 전류가 발생되는 원인을 제공한다.
따라서, 이를 보상하기 위해 반도체 기판(10)을 수소 분위기에서 열처리(Hydrogen Annealing Process)하거나, 임플란트(Implant)공정을 추가로 실시하여 소자 격리막(20)과 포토 다이오드(도시하지 않음)의 계면영역(A)을 안정화시킨다.
그러나, 반도체 기판(10)을 수소 분위기에서 열처리하는 경우에는 열전자(Hot-Electron)가 Si-H 결합(Bond)을 파괴함에 따라 계면에서 트랩 발생(Trap Generation)이 증가하고, 이에 따른 열전자 주입이 증가되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 소자 격리막의 계면 특성을 향상시켜 누설 전류를 방지할 수 있는 반도체 소자 및 그 제조방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자는 반도체 기판 상에 형성된 복수의 소자 격리막과, 상기 소자 격리막 및 상기 반도체 기판 상에 상기 소자 격리막과 동일한 높이로 형성된 에피택셜층과, 상기 에피택셜층에 형성되는 포토다이오드 영역을 포함하는 것을 특징으로 한다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조방법은 반도체 기판 상에 절연 물질을 증착하는 단계와, 상기 절연 물질을 패터닝하여 복수의 소자 격리막을 형성하는 단계와, 상기 소자 격리막 및 반도체 기판 상에 에피택셜층을 형성하는 단계와, 상기 에피택셜층을 상기 소자 격리막이 노출될 때까지 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.
반도체 기판 상에 소자 격리막을 형성함으로써, 종래와 같이 반도체 기판 내에 플라즈마 식각 공정을 사용하여 트렌치를 형성하여 소자 격리막을 형성할 경우 플라즈마 에치 식각으로 인한 트렌치 측벽의 데미지 발생을 방지할 수 있다. 또한, 소자 격리막을 포함하는 반도체 기판 전면에 고온에서 에피택셜층을 형성함으로써, 종래와 같이 소자 격리막과 반도체 기판의 포토 다이오드와의 계면 영역에서 열악한 계면특성을 보상하기 위한 별도의 열처리 공정 또는 임플란트 공정을 생략할 수 있어 공정이 단순화된다.
따라서, 열처리 공정 또는 임플란트 공정없이 소자 격리막과 반도체 기판의 포토 다이오드와의 계면 영역의 계면특성을 보상할 수 있으므로 다크 커런트(Dark Current)와 같은 누설 전류 발생을 방지할 수 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 2은 본 발명에 따른 반도체 소자의 소자 격리막을 나타내는 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 액티브 영역 간의 전기적 절연을 위해 형성된 다수의 소자 격리막(115)과, 소자 격리막(115) 사이를 매립하도록 형성된 에피택셜층(130)을 포함한다.
소자 격리막(115)은 산화실리콘(SiO2), 질화시리콘(Si3N4), BPSG, USG(Undoped Silicate Glass), 실리콘 나이트라이드막(SiN) 등 절연 물질로 형성되며, 4000Å∼10000Å의 높이로 형성된다. 상기와 같은 물질 외에도 절연 물질은 모두 가능하다.
에피택셜층(130)은 P형 불순물이 도핑된 P형 에피택셜층이며, 광감지수단인 포토 다이오드 영역(도시하지 않음)이 형성된다.
에피택셜층(130) 상에는 소자 격리막(115) 사이 즉, 액티브 영역에 게이트 전극(117)이 형성되고, 게이트 전극(117) 양측벽에는 측벽 스페이서(119)가 형성된다.
게이트 전극(117)을 포함한 에피택셜층(130) 상에는 다층 구조의 절연막(122, 124, 126)이 형성되며, 각 다층 절연막(122, 124, 126)에는 금속 배선들(M)이 형성된다. 금속 배선들(M)은 콘택홀(120)을 통해 게이트 전극(117) 및 포도 다이오드 영역(도시하지 않음)과 접속된다.
이와 같이, 반도체 기판(100) 상에 소자 격리막(115)을 형성함으로써, 종래와 같이 반도체 기판(도 1의 10) 내에 플라즈마 식각 공정을 사용하여 트렌치(도 1의 15)를 형성하여 소자 격리막(도 1의 20)을 형성할 경우 플라즈마 에치 식각으로 인한 트렌치 측벽의 데미지 발생을 방지할 수 있다. 또한, 소자 격리막(115)을 포함하는 반도체 기판(100) 전면에 고온에서 에피택셜층(130)을 형성함으로써, 종래와 같이 소자 격리막(도 1의 20)과 반도체 기판(도 1의 10)의 포토 다이오드(도시하지 않음)와의 계면 영역(A)에서 열악한 계면특성을 보상하기 위한 별도의 열처리 공정 또는 임플란트 공정을 생략할 수 있어 공정이 단순화된다.
따라서, 열처리 공정 또는 임플란트 공정없이 소자 격리막(115)과 반도체 기판(100)의 포토 다이오드(도시하지 않음)와의 계면 영역의 계면특성을 보상할 수 있으므로 다크 커런트(Dark Current)와 같은 누설 전류 발생을 방지할 수 있다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 3a를 참조하면, 반도체 기판(100) 상에 절연 물질(110)을 증착한다.
이어서, 마스크를 이용한 식각 공정을 통해 패터닝하여 도 3b와 같이 액티브 영역 간의 전기적 절연을 위해 소자 격리막(115)을 형성한다.
소자 격리막(115)은 산화실리콘(SiO2), 질화시리콘(Si3N4), BPSG, USG(Undoped Silicate Glass), 실리콘 나이트라이드막(SiN) 등 절연 물질로 형성되며, 4000Å∼10000Å의 높이로 형성된다. 상기와 같은 물질 외에도 절연 물질은 모두 가능하다.
도 3c를 참조하면, 소자 격리막(115)을 포함하는 반도체 기판(100) 상에 에피택셜층(130)을 성장시킨다.
구체적으로, 소자 격리막(115) 상에 에피택셜층(130)을 형성하여 소자 격리막(115) 사이의 공간을 매립시킨다.
에피택셜층(130)은 P형 불순물이 도핑된 실리콘을 1000℃∼1200℃의 고온에서 성장시키며, 1㎛∼3㎛의 두께로 성장된다.
도 3d를 참조하면, 에피택셜층(130) 상에 CMP(Chemical Mechanical Polishing) 공정 또는 습식 식각(Wet Etch) 등을 통해 소자 격리막(115)이 노출될 때까지 제거한 후 평탄화시킨다. 즉, 에피택셜층(130)은 소자 격리막(115)과 동일한 높이를 갖는다.
이와 같이 형성된 소자 격리막(115)을 포함하는 반도체 기판(100) 상에는 도 3e와 같이, 반도체 기판(100) 상의 에피택셜층(130) 상에 게이트 전극(117)이 형성되고, 게이트 전극(117)을 포함한 에피택셜층(130) 상에는 다층 구조의 절연막(122, 124, 126)이 형성되며, 각 다층 절연막(122, 124, 126)에는 금속 배선 들(M)이 형성된다. 금속 배선들(M)은 각각의 콘택홀(120)을 통해 게이트 전극(117) 및 포도 다이오드 영역(도시하지 않음)과 접속된다.
이와 같이, 반도체 기판(100) 상에 소자 격리막(115)을 형성함으로써, 종래와 같이 반도체 기판(도 1의 10) 내에 플라즈마 식각 공정을 사용하여 트렌치(도 1의 15)를 형성하여 소자 격리막(도 1의 20)을 형성할 경우 플라즈마 에치 식각으로 인한 트렌치 측벽의 데미지 발생을 방지할 수 있다. 또한, 소자 격리막(115)을 포함하는 반도체 기판(100) 전면에 고온에서 에피택셜층(130)을 형성함으로써, 종래와 같이 소자 격리막(도 1의 20)과 반도체 기판(도 1의 10)의 포토 다이오드(도시하지 않음)와의 계면 영역(A)에서 열악한 계면특성을 보상하기 위한 별도의 열처리 공정 또는 임플란트 공정을 생략할 수 있어 공정이 단순화된다.
따라서, 열처리 공정 또는 임플란트 공정없이 소자 격리막(115)를 형성할 수 있으며, 이러한 소자 격리막(115)과 반도체 기판(100)의 포토 다이오드(도시하지 않음)와의 계면 영역의 계면특성을 보상할 수 있으므로 다크 커런트(Dark Current)와 같은 누설 전류 발생을 방지할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래 기술에 따른 반도체 소자의 소자 격리막의 단면도이다.
도 2은 본 발명에 따른 반도체 소자의 소자 격리막을 나타내는 단면도이다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 기판 115 : 소자 격리막
130 : 에피택셜층 117 : 게이트 전극
119 : 측벽 스페이서 122, 124, 126 : 절연막
Claims (9)
- 반도체 기판 상에 형성된 복수의 소자 격리막과,상기 소자 격리막 및 상기 반도체 기판 상에 상기 소자 격리막과 동일한 높이로 형성된 에피택셜층과,상기 에피택셜층에 형성되는 포토다이오드 영역을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 소자 격리막은 4000Å∼10000Å의 높이로 형성되는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 소자 격리막은 산화실리콘(SiO2), 질화시리콘(Si3N4), BPSG, USG(Undoped Silicate Glass) 또는 실리콘 나이트라이드막(SiN)과 같은 절연 물질로 형성되는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 에피택셜층은 P형 불순물을 도핑하여 1000℃∼1200℃의 고온에서 성장시키는 것을 특징으로 하는 반도체 소자.
- 반도체 기판 상에 절연 물질을 증착하는 단계와,상기 절연 물질을 패터닝하여 복수의 소자 격리막을 형성하는 단계와,상기 소자 격리막 및 반도체 기판 상에 에피택셜층을 형성하는 단계와,상기 에피택셜층을 상기 소자 격리막이 노출될 때까지 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 소자 격리막은 4000Å∼10000Å의 높이로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 소자 격리막은 산화실리콘(SiO2), 질화시리콘(Si3N4), BPSG, USG(Undoped Silicate Glass) 또는 실리콘 나이트라이드막(SiN)과 같은 절연 물질로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 에피택셜층은 P형 불순물을 도핑하여 1000℃∼1200℃의 고온에서 성장시키는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 에피택셜층을 상기 소자 격리막이 노출될 때까지 제거하는 단계는,상기 에피택셜층을 CMP(Chemical Mechanical Polishing) 공정 또는 습식 식각(Wet Etch) 공정을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR1020080134230A KR20100076257A (ko) | 2008-12-26 | 2008-12-26 | 반도체 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20100076257A (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102751229A (zh) * | 2011-04-20 | 2012-10-24 | 中国科学院微电子研究所 | 浅沟槽隔离结构、其制作方法及基于该结构的器件 |
| CN103021923A (zh) * | 2011-09-21 | 2013-04-03 | 南亚科技股份有限公司 | 半导体的制造方法 |
| CN105514133A (zh) * | 2015-12-18 | 2016-04-20 | 豪威科技(上海)有限公司 | 一种图像传感器芯片及其制造方法 |
| CN105810696A (zh) * | 2014-12-31 | 2016-07-27 | 格科微电子（上海）有限公司 | 采用背面深沟槽隔离的背照式图像传感器的制作方法 |
-
2008
- 2008-12-26 KR KR1020080134230A patent/KR20100076257A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US9070744B2 (en) | 2011-04-20 | 2015-06-30 | Institute of Microelectronics, Chinese Academy of Sciences | Shallow trench isolation structure, manufacturing method thereof and a device based on the structure |
| CN103021923A (zh) * | 2011-09-21 | 2013-04-03 | 南亚科技股份有限公司 | 半导体的制造方法 |
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