KR20100075234A

KR20100075234A - Capacitor and method for fabricating the same

Info

Publication number: KR20100075234A
Application number: KR1020080133875A
Authority: KR
Inventors: 차한섭
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2008-12-24
Filing date: 2008-12-24
Publication date: 2010-07-02
Also published as: KR101035589B1

Abstract

PURPOSE: A capacitor and a manufacturing method thereof are provided to obtain high capacitance by widening a contact layer in contact with a storage node and a storage node contact plug than the width of the storage node. CONSTITUTION: A storage node contact plug(108) is provided. A contact layer covers a storage node contact plug. A storage node(112A) is formed on the contact layer to expose the part of the contact layer. A dielectric film is formed along the cross section of the storage node and the exposed contact layer. A plate(115) is formed on the dielectric film.

Description

캐패시터 및 그의 제조방법{CAPACITOR AND METHOD FOR FABRICATING THE SAME}Capacitor and Method for Manufacturing the Same {CAPACITOR AND METHOD FOR FABRICATING THE SAME}

본 발명은 반도체 제조 기술에 관한 것으로, 더욱 상세하게는 실린더형(cylinder type) 스토리지 노드를 구비한 캐패시터 및 그의 제조방법에 관한 것이다. TECHNICAL FIELD The present invention relates to semiconductor manufacturing technology, and more particularly, to a capacitor having a cylindrical type storage node and a method of manufacturing the same.

반도체 메모리 소자의 집적도를 높이기 위해서는 메모리 셀의 크기를 감소시켜야 한다. 하지만, 메모리 셀의 크기를 감소시키면 정전용량(capacitance)이 감소하게 되는데, 일정 수준 이하로 감소하면 메모리 소자로서 기능을 하지 못하게 된다. 따라서, 집적도를 높이기 위해서는 단위 면적당 정전용량을 증가시킬 필요가 있다. In order to increase the degree of integration of the semiconductor memory device, the size of the memory cell must be reduced. However, when the size of the memory cell is reduced, the capacitance is reduced. When the size of the memory cell is reduced below a certain level, the memory cell does not function as a memory device. Therefore, in order to increase the degree of integration, it is necessary to increase the capacitance per unit area.

따라서, 본 발명은 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 반도체 메모리 소자의 집적도를 증대시키면서 스토리지 노드의 높이 증가없이 단위 면적당 정전용량을 증가시킬 수 있는 캐패시터 및 그의 제조방법을 제공하는데 그 목적이 있다. Accordingly, the present invention has been proposed to solve the problems according to the prior art, and provides a capacitor and a manufacturing method thereof capable of increasing the capacitance per unit area without increasing the height of the storage node while increasing the density of semiconductor memory devices. There is a purpose.

상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은 스토리지 노드 콘택 플러그와, 상기 스토리지 노드 콘택 플러그를 덮도록 형성된 접속층과, 상기 접속층의 일부가 노출되도록 상기 접속층 상에 실린더형으로 형성된 스토리지 노드와, 노출된 상기 접속층과 상기 스토리지 노드의 단차면을 따라 형성된 유전체막과, 상기 유전체막 상에 형성된 플레이트를 포함하는 캐패시터를 제공한다.According to an aspect of the present invention, a storage node contact plug, a connection layer formed to cover the storage node contact plug, and a cylindrical shape are formed on the connection layer to expose a portion of the connection layer. A capacitor includes a storage node, a dielectric film formed along the exposed connection layer and the stepped surface of the storage node, and a plate formed on the dielectric film.

또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은 스토리지 노드 콘택 플러그를 덮도록 접속층을 형성하는 단계와, 상기 접속층의 일부가 노출되도록 상기 접속층 상에 실린더형으로 스토리지 노드를 형성하는 단계와, 노출된 상기 접속층과 상기 스토리지 노드의 단차면을 따라 유전체막을 형성하는 단계와, 상기 유전체막 상에 플레이트를 형성하는 단계를 포함하는 캐패시터의 제조방법을 제공한다. According to another aspect of the present invention, there is provided a method of forming a connection layer to cover a storage node contact plug, and forming a storage node in a cylindrical shape on the connection layer to expose a portion of the connection layer. And forming a dielectric film along the exposed stepped surface of the connection layer and the storage node, and forming a plate on the dielectric film.

상기한 구성을 포함하는 본 발명에 의하면, 스토리지 노드 콘택 플러그와 스토리지 노드를 접속하는 접속층을 스토리지 노드의 폭보다 크게 확장시킴으로써 스토리지 노드의 높이 증가없이 단위 면적당 캐패시터의 스토리지 노드의 면적을 증대시키는 것이 가능하여 소자의 고집적도를 향상시키면서 높은 정전용량을 얻을 수 있다. According to the present invention including the above configuration, it is possible to increase the area of the storage node of the capacitor per unit area without increasing the height of the storage node by extending the connection layer connecting the storage node contact plug and the storage node larger than the width of the storage node. It is possible to obtain high capacitance while improving the high integration of the device.

이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. Hereinafter, with reference to the accompanying drawings, the most preferred embodiment of the present invention will be described.

도면들에 있어서, 층(영역)들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상(상부)'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마공정 등을 통해 일부가 변형된 것을 의미한다. In the drawings, the thicknesses and spacings of layers (areas) are exaggerated for ease of explanation and clarity, and when referred to as being on another layer or substrate 'top' it may be a different layer or It may be formed directly on the substrate, or a third layer may be interposed therebetween without departing from the technical spirit of the present invention. In addition, parts denoted by the same reference numerals represent the same layer, and when the reference numerals include English, it means that the same layer is partially deformed through an etching or polishing process.

실시예Example

도 1은 본 발명의 실시예에 따른 캐패시터의 구조를 설명하기 위해 도시한 단면도이다. 1 is a cross-sectional view illustrating the structure of a capacitor according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 실시예에 따른 캐패시터는 스토리지 노드 콘택 플러그(108)와, 스토리지 노드 콘택 플러그(108)를 덮도록 형성된 접속층(109)과, 접속층(109)의 일부가 덮혀지지 않고 노출되도록 접속층(109) 상에 실린더형으로 형성된 스토리지 노드(112A)와, 노출된 접속층(109)과 스토리지 노드(112A)의 단차면을 따라 형성된 유전체막(114)과, 유전체막(114) 상에 형성된 플레이트(115)를 포함한다. Referring to FIG. 1, a capacitor according to an embodiment of the present invention may include a storage node contact plug 108, a connection layer 109 formed to cover the storage node contact plug 108, and a portion of the connection layer 109. A storage node 112A formed in a cylindrical shape on the connection layer 109 so as not to be covered, a dielectric film 114 formed along the stepped surfaces of the exposed connection layer 109 and the storage node 112A, and a dielectric material. A plate 115 formed on the film 114.

접속층(109)은 스토리지 노드 콘택 플러그(108)와 스토리지 노드(112A) 사이에 형성된다. 접속층(109)은 스토리지 노드(112A)보다 큰 폭으로 확장되어 형성된다. 접속층(109)은 스토리지 노드(112A)와 접속되어 스토리지 노드(112A)의 일부가 된다. 이에 따라, 접속층(109)이 확장된 만큼 스토리지 노드(112A)의 높이를 증가시키지 않아도 단위 면적당 스토리지 노드(112A) 면적을 확장(A, B 원안 참조)시킬 수 있다. The connection layer 109 is formed between the storage node contact plug 108 and the storage node 112A. The connection layer 109 is formed to be wider than the storage node 112A. The connection layer 109 is connected to the storage node 112A and becomes part of the storage node 112A. Accordingly, the area of the storage node 112A per unit area can be expanded (see A and B originals) without increasing the height of the storage node 112A as the connection layer 109 is expanded.

접속층(109)은 스토리지 노드(112A)와 동일 물질로 형성될 수 있다. 더 나아가서는 스토리지 노드 콘택 플러그(108)와 동일 물질로 형성될 수 있다. 또한, 플레이트(115)와 동일 물질로 형성될 수도 있다. 바람직하게 접속층(109)은 다결정실리콘막으로 형성된다. 더욱 바람직하게는 도펀트(dopant)가 도핑된 다결정실리콘막으로 형성된다. 접속층(109)은 도펀트가 1×10²⁰~1×10²⁵atoms/cm³의 농도로 도핑된다. The connection layer 109 may be formed of the same material as the storage node 112A. Furthermore, it may be formed of the same material as the storage node contact plug 108. In addition, the plate 115 may be formed of the same material. Preferably, the connection layer 109 is formed of a polycrystalline silicon film. More preferably, a dopant is formed of a doped polysilicon film. The connection layer 109 is doped with a dopant at a concentration of 1 × 10 ²⁰ to 1 × 10 ²⁵ atoms / cm ³ .

이하, 도 1에 도시된 본 발명의 실시예에 따른 캐패시터의 제조방법을 설명 하기로 한다. Hereinafter, a method of manufacturing a capacitor according to an embodiment of the present invention shown in FIG. 1 will be described.

도 2a 내지 도 2j는 본 발명의 실시예에 따른 캐패시터 제조방법을 도시한 공정 단면도이다. 2A to 2J are cross-sectional views illustrating a method of manufacturing a capacitor according to an embodiment of the present invention.

먼저, 도 2a에 도시된 바와 같이, 일련의 제조공정을 통해 구조물이 형성된 기판(101)을 준비한다. 예컨대, 상기 구조물은 도핑영역, 접합영역, 콘택 플러그, 능동소자, 수동소자, 절연층, 도전층 등을 포함할 수 있다. 이때, 콘택 플러그는 도전층으로서, 알루미늄(Al), 구리(Cu), 텅스텐(W) 등과 같은 금속막 중 어느 하나로 형성할 수 있다. 이외에도, 도펀트가 도핑된 다결정실리콘막으로 형성할 수도 있다. First, as shown in FIG. 2A, a substrate 101 on which a structure is formed is prepared through a series of manufacturing processes. For example, the structure may include a doped region, a junction region, a contact plug, an active element, a passive element, an insulating layer, a conductive layer, and the like. In this case, the contact plug may be formed of any one of a metal film such as aluminum (Al), copper (Cu), tungsten (W), or the like as the conductive layer. In addition, it may be formed of a polysilicon film doped with a dopant.

이어서, 상기 구조물을 덮도록 스토리지 노드 콘택 플러그 패턴을 형성하기 위한 절연막(106)을 형성한다. 절연막(106)은 다층 절연막 구조로 형성한다. 예를 들어, BPSG(BoroPhosphoSilicate Glass)(102), TEOS(Tetra Ethyle Ortho Silicate)(103), 질화막(104), TEOS(105)이 순차적으로 적층된 적층막으로 형성한다. Next, an insulating film 106 for forming a storage node contact plug pattern is formed to cover the structure. The insulating film 106 is formed in a multilayer insulating film structure. For example, BPSG (BoroPhosphoSilicate Glass) 102, TEOS (Tetra Ethyle Ortho Silicate) 103, nitride film 104, and TEOS 105 are formed as a laminated film sequentially stacked.

이어서, 도 2b에 도시된 바와 같이, 기판(101)의 상면이 노출되도록 절연막(106, 도 2a참조)을 식각하여 그 내부에 스토리지 노드 콘택 플러그가 형성될 콘택홀(107)을 형성한다. 이하, 도면에 표기된 도면부호와 일치시키기 위해 절연막은 '106A', BPSG는 '102A', TEOS는 103A, 질화막은 '104A', TEOS는 '105A'로 표기한다. Subsequently, as illustrated in FIG. 2B, the insulating layer 106 (see FIG. 2A) is etched to expose the top surface of the substrate 101 to form a contact hole 107 in which a storage node contact plug is to be formed. Hereinafter, in order to match the reference numerals shown in the drawings, the insulating film is referred to as '106A', the BPSG is '102A', the TEOS is 103A, the nitride film is '104A', and the TEOS is denoted by '105A'.

이어서, 도 2c에 도시된 바와 같이, 콘택홀(107)이 매립되도록 스토리지 노 드 콘택 플러그용 도전막(미도시)을 증착한 후 평탄화 공정을 실시하여 콘택홀(107, 도 2b참조)이 매립되는 스토리지 노드 콘택 플러그(108)를 형성한다. 평탄화 공정은 에치백(etchback) 공정 또는 CMP(Chemical Mechanical Polishing) 공정으로 실시한다. 이때, 평탄화 공정은 질화막(104A)을 식각(또는, 연마) 정지막으로 사용하여 실시함에 따라 질화막(104A) 상에 형성된 TEOS(105A, 도 2b참조) 또한 제거된다. 상기 도전막은 전이금속막 또는 불순물 이온이 도핑된 다결정실리콘막으로 형성한다.Subsequently, as illustrated in FIG. 2C, the conductive film for a storage node contact plug (not shown) is deposited to fill the contact hole 107, and then the planarization process is performed to fill the contact hole 107 (see FIG. 2B). Storage node contact plug 108 is formed. The planarization process is performed by an etchback process or a chemical mechanical polishing (CMP) process. At this time, the planarization process is performed by using the nitride film 104A as an etching (or polishing) stop film, so that the TEOS 105A formed on the nitride film 104A is also removed. The conductive film is formed of a transition metal film or a polysilicon film doped with impurity ions.

이어서, 도 2d에 도시된 바와 같이, 질화막(104A)과 스토리지 노드 콘택 플러그(108)를 포함하는 기판(101) 상에 스토리지 노드의 일부가 되는 접속층(109)을 형성한다. 접속층(109)은 스토리지 노드 콘택 플러그(108)와 동일한 물질로 형성한다. 접속층(109)은 퍼니스(furnace) 장비 또는 매엽식 CVD(Chemical Vapor Deposition) 장비를 이용하여 형성한다. 접속층(109)은 300Å 이상, 바람직하게는 300~1000Å의 두께로 형성한다. 접속층(109)은 다결정실리콘막으로 형성하며, 증착공정시 소스 가스, 즉 SiH₄ 가스와 함께 도펀트 소스로 PH₃ 또는 AsH₃ 가스를 인-시튜(in-situ) 공정으로 함께 주입시켜 도펀트가 도핑된 다결정실리콘막으로 형성한다. Next, as shown in FIG. 2D, a connection layer 109 that becomes part of the storage node is formed on the substrate 101 including the nitride film 104A and the storage node contact plug 108. The connection layer 109 is formed of the same material as the storage node contact plug 108. The connection layer 109 is formed by using a furnace equipment or a sheet type chemical vapor deposition (CVD) equipment. The connection layer 109 is formed to a thickness of 300 kPa or more, preferably 300 to 1000 kPa. The connection layer 109 is formed of a polysilicon film, and the source gas during the deposition process, that is, SiH ₄ Together with the gas, a PH ₃ or AsH ₃ gas is injected into the dopant source in an in-situ process to form a doped polycrystalline silicon film.

이어서, 접속층(109) 상에 절연막(110)(이하, 제1 희생막이라 함)을 형성한다. 제1 희생막(110)은 후속 제거공정시 접속층(109), 스토리지 노드(112A, 도 2g참조)와 높은 식각 선택비를 가져 식각용액에 의해 선택적으로 제거가 용이한 물질 로 형성한다. 바람직하게는 산화막으로 형성한다. 더욱 바람직하게는 TEOS로 형성한다. Next, an insulating film 110 (hereinafter referred to as a first sacrificial film) is formed on the connection layer 109. The first sacrificial layer 110 has a high etching selectivity with the connection layer 109 and the storage node 112A (see FIG. 2G) in a subsequent removal process, and is formed of a material that can be selectively removed by an etching solution. Preferably, it is formed of an oxide film. More preferably, it is formed of TEOS.

이어서, 제1 희생막(110)을 식각하여 스토리지 노드(112A)가 형성될 패턴 홀(111)을 형성한다. 이때, 식각공정은 건식식각공정으로 실시하며, 접속층(109)이 노출되도록 실시한다. 패턴 홀(111)은 식각공정시 사용되는 마스크의 형태에 따라 원형(반원형, 타원형 포함) 또는 다각형(삼각형, 사각형, 오각형, 육각형, 팔각형 등 포함)으로 형성할 수 있으며, 스토리지 노드 콘택 플러그(108)와 대향되는 영역에 형성된다. 바람직하게는 스토리지 노드 콘택 플러그(08)보다 넓은 폭을 갖도록 형성한다.Subsequently, the first sacrificial layer 110 is etched to form a pattern hole 111 in which the storage node 112A is to be formed. In this case, the etching process is performed by a dry etching process, so that the connection layer 109 is exposed. The pattern hole 111 may be formed in a circle (including a semi-circle and an oval) or a polygon (including a triangle, a rectangle, a pentagon, a hexagon, an octagon, etc.) according to the shape of a mask used in an etching process, and the storage node contact plug 108 It is formed in the area opposite to). Preferably it is formed to have a wider width than the storage node contact plug 08.

이어서, 도 2e에 도시된 바와 같이, 패턴 홀(111)의 단차면을 따라 패턴 홀(111)을 포함하는 제1 희생막(110) 상에 도전막(112)을 형성한다. 도전막(112)은 패턴 홀(111)을 포함하는 제1 희생막(110)의 외부 표면을 따라 형성한다. 도전막(112)은 접속층(109)과 동일한 물질로 형성한다. 바람직하게는 다결정실리콘막으로 형성한다. 더욱 바람직하게는 불순물 이온이 도핑된 다결정실리콘막으로 형성한다. Subsequently, as illustrated in FIG. 2E, the conductive layer 112 is formed on the first sacrificial layer 110 including the pattern hole 111 along the stepped surface of the pattern hole 111. The conductive layer 112 is formed along the outer surface of the first sacrificial layer 110 including the pattern hole 111. The conductive film 112 is formed of the same material as the connection layer 109. Preferably, it is formed of a polycrystalline silicon film. More preferably, a polycrystalline silicon film doped with impurity ions is formed.

이어서, 도 2f에 도시된 바와 같이, 패턴 홀(111)이 매립되도록 도전막(112) 상에 절연막(113)(이하, 제2 희생막이라 함)을 형성한다. 제2 희생막(113)은 후속 제1 희생막(110) 제거공정시 함께 제거될 수 있도록 제1 희생막(110)과 동일 물질로 형성한다. 바람직하게는 산화막으로 형성한다. 더욱 바람직하게는 TEOS로 형성한다. Subsequently, as shown in FIG. 2F, an insulating film 113 (hereinafter referred to as a second sacrificial film) is formed on the conductive film 112 so that the pattern hole 111 is filled. The second sacrificial layer 113 is formed of the same material as the first sacrificial layer 110 so that the second sacrificial layer 113 may be removed together during the subsequent process of removing the first sacrificial layer 110. Preferably, it is formed of an oxide film. More preferably, it is formed of TEOS.

이어서, 제2 희생막(113)을 일정 깊이 리세스(recess)시켜 제1 희생막(110) 상에 형성된 도전막(112)을 노출시킨다. 즉, 도전막(112)이 노출될 때까지 에치백(etchback) 공정을 실시한다. 이에 따라, 제2 희생막(113)은 패턴 홀(111) 내부에 고립된다. Subsequently, the second sacrificial layer 113 is recessed to a predetermined depth to expose the conductive layer 112 formed on the first sacrificial layer 110. In other words, an etchback process is performed until the conductive film 112 is exposed. Accordingly, the second sacrificial layer 113 is isolated inside the pattern hole 111.

이어서, 도 2g에 도시된 바와 같이, 제2 희생막(113)에 의해 덮혀지지 않고 노출되는 도전막(112, 도 2f참조)을 선택적으로 식각하여 실린더형 스토리지 노드(112A)를 형성한다. 이때, 식각공정은 건식식각공정인 에치백 공정으로 실시하며, 에치백 공정은 도전막(112)을 식각 타겟으로 제1 희생막(110)이 노출될 때까지 실시한다. Subsequently, as illustrated in FIG. 2G, the conductive layer 112 (see FIG. 2F) that is not covered by the second sacrificial layer 113 and is exposed is selectively etched to form the cylindrical storage node 112A. In this case, the etching process is performed by an etch back process, which is a dry etching process, and the etch back process is performed until the first sacrificial layer 110 is exposed using the conductive layer 112 as an etching target.

이어서, 도 2h에 도시된 바와 같이, 제2 희생막(113, 도 2g참조), 제1 희생막(110, 도 2g참조)을 식각하여 제거한다. 이때, 식각공정은 습식식각공정으로 실시한다. 습식식각공정은 산화막과 다결정실리콘막 간의 높은 식각 선택비를 갖는 식각용액으로 형성한다. 바람직하게는 선택적으로 산화막을 식각할 수 있는 용액, 더욱 바람직하게는 BOE(Buffered Oxide Etch), BHF(Buffered HF) 또는 DHF(Diluted HF) 용액을 사용하여 실시한다. 이로써, 스토리지 노드(112A)와 접속층(109)이 노출된다. Subsequently, as illustrated in FIG. 2H, the second sacrificial layer 113 (see FIG. 2G) and the first sacrificial layer 110 (see FIG. 2G) are etched and removed. At this time, the etching process is performed by a wet etching process. The wet etching process is formed of an etching solution having a high etching selectivity between the oxide film and the polycrystalline silicon film. Preferably, the oxide film may be selectively etched, more preferably, using a BOE (Buffered Oxide Etch), BHF (Buffered HF) or DHF (Diluted HF) solution. As a result, the storage node 112A and the connection layer 109 are exposed.

이어서, 도 2i에 도시된 바와 같이, 스토리지 노드(112A)와 접속층(109)을 포함하는 기판(101)의 단차면을 따라 유전체막(114)을 형성한다. 유전체막(114)은 산화막 또는 산화막과 질화막이 교번적으로 적층된 적층막(예컨대, 산화막/질화막/산화막)으로 형성하거나 유전상수는 3.9 이상인 금속산화막으로 형성한다. 금속산 화막으로는 알루미늄산화막(Al₂O₃), 하프늄산화막(HfO₂), 지르코늄산화막(ZrO₂), 탄탈륨산화막(Ta₂O₅) 또는 이들이 혼합된 혼합막, 또는 이들이 순차적으로 적층된 적층막으로 형성한다. Subsequently, as illustrated in FIG. 2I, the dielectric film 114 is formed along the stepped surface of the substrate 101 including the storage node 112A and the connection layer 109. The dielectric film 114 is formed of an oxide film or a laminated film (eg, an oxide film / nitride film / oxide film) in which an oxide film and a nitride film are alternately stacked, or a metal oxide film having a dielectric constant of 3.9 or more. As the metal oxide film, an aluminum oxide film (Al ₂ O ₃ ), a hafnium oxide film (HfO ₂ ), a zirconium oxide film (ZrO ₂ ), a tantalum oxide film (Ta ₂ O ₅ ) or a mixed film in which these are mixed, or a laminate in which they are sequentially stacked Form into a film.

이어서, 도 2j에 도시된 바와 같이, 스토리지 노드(112A)와 접속층(109)을 덮도록 유전체막(114) 상에 플레이트(115)를 형성한다. 플레이트(115)는 스토리지 노드(112A)와 접속층(109)과 동일한 물질로 형성한다. 예컨대, 전이금속막 또는 다결정실리콘막으로 형성한다. 바람직하게는 불순물 이온이 도핑된 다결정실리콘막으로 형성한다. Subsequently, as shown in FIG. 2J, a plate 115 is formed on the dielectric film 114 to cover the storage node 112A and the connection layer 109. The plate 115 is formed of the same material as the storage node 112A and the connection layer 109. For example, it is formed of a transition metal film or a polycrystalline silicon film. Preferably, it is formed of a polysilicon film doped with impurity ions.

이어서, 최종적으로 원하는 프로파일을 형성하기 위해 플레이트(115), 유전체막(114), 접속층(109)을 식각하여 동도면에서와 같은 프로파일을 구현할 수도 있다. Subsequently, the plate 115, the dielectric film 114, and the connection layer 109 may be etched to finally form a desired profile to implement the same profile as in FIG.

이상에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 이렇듯, 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.As described above, although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not for the purpose of limitation. As such, those skilled in the art may understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 본 발명의 실시예에 따른 캐패시터를 도시한 단면도.1 is a cross-sectional view showing a capacitor according to an embodiment of the present invention.

도 2a 내지 도 2j는 본 발명의 실시예에 따른 캐패시터의 제조방법을 도시한 공정 단면도.2A to 2J are cross-sectional views illustrating a method of manufacturing a capacitor according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

101 : 기판 102, 102A : BPSG101: substrate 102, 102A: BPSG

103, 103A, 105, 105A : TEOS 104, 104A : 질화막103, 103A, 105, 105A: TEOS 104, 104A: nitride film

106, 106A : 절연막 107 : 콘택홀106, 106A: insulating film 107: contact hole

108 : 스토리지 노드 콘택 플러그 109 : 접속층108: storage node contact plug 109: connection layer

110 : 제1 희생막 111 : 패턴 홀110: first sacrificial film 111: pattern hole

112 : 도전막(스토리지 노드용) 112A : 스토리지 노드112: conductive film (for storage node) 112A: storage node

113 : 제2 희생막 114 : 유전체막113: second sacrificial film 114: dielectric film

115 : 플레이트 115: plate

Claims

스토리지 노드 콘택 플러그;Storage node contact plugs;

상기 스토리지 노드 콘택 플러그를 덮도록 형성된 접속층;A connection layer formed to cover the storage node contact plug;

상기 접속층의 일부가 노출되도록 상기 접속층 상에 실린더형으로 형성된 스토리지 노드;A storage node formed in a cylindrical shape on the connection layer such that a portion of the connection layer is exposed;

노출된 상기 접속층과 상기 스토리지 노드의 단차면을 따라 형성된 유전체막; 및A dielectric film formed along the stepped surfaces of the exposed connection layer and the storage node; And

상기 유전체막 상에 형성된 플레이트A plate formed on the dielectric film

를 포함하는 캐패시터.Capacitor comprising a.

제 1 항에 있어서, The method of claim 1,

상기 접속층은 상기 스토리지 노드와 동일 물질로 형성된 캐패시터.The connection layer is a capacitor formed of the same material as the storage node.

제 1 항에 있어서, The method of claim 1,

상기 접속층은 도펀트가 도핑된 다결정실리콘막으로 형성된 캐패시터.And the connection layer is formed of a polysilicon film doped with a dopant.

제 1 항에 있어서, The method of claim 1,

상기 접속층은 도펀트가 1×10²⁰~1×10²⁵atoms/cm³의 농도로 도핑된 캐패시터.The connection layer is a capacitor doped with a dopant concentration of 1 × 10 ²⁰ ~ 1 × 10 ²⁵ atoms / cm ³ .

제 1 항에 있어서, The method of claim 1,

상기 접속층은 상기 플레이트와 동일 물질로 형성된 캐패시터.The connection layer is a capacitor formed of the same material as the plate.

스토리지 노드 콘택 플러그를 덮도록 접속층을 형성하는 단계;Forming a connection layer to cover the storage node contact plug;

상기 접속층의 일부가 노출되도록 상기 접속층 상에 실린더형으로 스토리지 노드를 형성하는 단계;Forming a storage node in a cylindrical shape on the connection layer such that a portion of the connection layer is exposed;

노출된 상기 접속층과 상기 스토리지 노드의 단차면을 따라 유전체막을 형성하는 단계; 및Forming a dielectric film along the stepped surfaces of the exposed connection layer and the storage node; And

상기 유전체막 상에 플레이트를 형성하는 단계Forming a plate on the dielectric film

를 포함하는 캐패시터의 제조방법.Method of manufacturing a capacitor comprising a.

제 6 항에 있어서, The method of claim 6,

상기 접속층은 도펀트가 도핑된 다결정실리콘막으로 형성하는 캐패시터의 제조방법.And the connection layer is formed of a polysilicon film doped with a dopant.

제 7 항에 있어서, The method of claim 7, wherein

상기 도펀트의 소스로 PH₃ 또는 AsH₃ 가스를 사용하는 캐패시터의 제조방법.Method of manufacturing a capacitor using PH ₃ or AsH ₃ gas as the source of the dopant.

제 7 항에 있어서, The method of claim 7, wherein

상기 접속층은 도펀트의 농도가 1×10²⁰~1×10²⁵atoms/cm³인 캐패시터의 제조방법.The said connection layer is a manufacturing method of the capacitor whose dopant density is 1 * 10 <^20> ~ 1 * 10 <^25> atoms / cm <^3> .

제 7 항에 있어서, The method of claim 7, wherein

상기 접속층은 퍼니스 장비 또는 매엽식 CVD(Chemical Vapor Deposition) 장비를 이용하여 형성하는 캐패시터의 제조방법.The connection layer is a manufacturing method of a capacitor formed by using a furnace equipment or sheet-type chemical vapor deposition (CVD) equipment.

제 6 항에 있어서, The method of claim 6,

상기 스토리지 노드를 형성하는 단계는, Forming the storage node,

상기 접속층 상에 제1 희생막을 형성하는 단계;Forming a first sacrificial layer on the connection layer;

상기 제1 희생막을 식각하여 상기 접속층의 일부가 노출되는 패턴 홀을 형성하는 단계; Etching the first sacrificial layer to form a pattern hole through which a portion of the connection layer is exposed;

상기 패턴 홀의 단차면을 따라 상기 제1 희생막과 상기 접속층 상에 도전막을 형성하는 단계;Forming a conductive film on the first sacrificial layer and the connection layer along the stepped surface of the pattern hole;

상기 패턴 홀이 매립되도록 상기 도전막 상에 제2 희생막을 형성하는 단계;Forming a second sacrificial layer on the conductive layer to fill the pattern hole;

상기 제1 희생막 상에 형성된 상기 도전막이 노출되도록 상기 제2 희생막을 리세스시키는 단계;Recessing the second sacrificial layer to expose the conductive layer formed on the first sacrificial layer;

상기 제1 희생막 상에 형성된 도전막을 식각하여 실린더형 스토리지 노드를 형성하는 단계; 및Etching the conductive layer formed on the first sacrificial layer to form a cylindrical storage node; And

상기 제1 및 제2 희생막을 제거하는 단계Removing the first and second sacrificial layers

를 포함하는 캐패시터의 제조방법. Method of manufacturing a capacitor comprising a.

제 11 항에 있어서, The method of claim 11,

상기 스토리지 노드는 상기 접속층과 동일 물질로 형성하는 캐패시터의 제조방법.And the storage node is formed of the same material as the connection layer.

제 11 항에 있어서,The method of claim 11,

상기 도전막은 다결정실리콘막으로 형성하는 캐패시터의 제조방법.And the conductive film is formed of a polysilicon film.

제 11 항에 있어서,The method of claim 11,

상기 제1 및 제2 희생막은 동일 물질로 형성하는 캐패시터의 제조방법.The first and second sacrificial layers are formed of the same material.

제 14 항에 있어서,The method of claim 14,

상기 제1 및 제2 희생막은 산화막으로 형성하는 캐패시터의 제조방법.The first and second sacrificial films are formed of an oxide film.