KR20100070835A

KR20100070835A - Memory cell having thyristor and memory device havign its

Info

Publication number: KR20100070835A
Application number: KR1020080129563A
Authority: KR
Inventors: 김수아; 송기환
Original assignee: 삼성전자주식회사
Priority date: 2008-12-18
Filing date: 2008-12-18
Publication date: 2010-06-28

Abstract

PURPOSE: A memory cell with a thyristor and a memory device including the same are provided to reduce the size of the memory cell by vertically implementing the memory cell. CONSTITUTION: A vertical transistor includes a first source/drain region(111), a channel region(112), and a second source/drain region(113). A thyristor includes a first doped region(121), a second doped region(122), a third doped region(123), and a fourth doped region(124). The first source/drain region is connected to the first doped region. A first word line(WL1) surrounds the channel region of the transistor. A second word line(WL2) surrounds the second doped region of the thyristor.

Description

사이리스터를 갖는 메모리 셀 및 그것을 포함한 메모리 장치{MEMORY CELL HAVING THYRISTOR AND MEMORY DEVICE HAVIGN ITS}MEMORY CELL HAVING THYRISTOR AND MEMORY DEVICE HAVIGN ITS

본 발명은 사이리스터를 갖는 메모리 셀 및 그것을 포함하는 메모리 장치에 관한 것이다.The present invention relates to a memory cell having a thyristor and a memory device including the same.

최근에 셀 면적의 축소화가 용이하도록 사이리스터(thyristor)로 구성되는 메모리 셀이 제안되고 있다. 일반적으로 이러한 사이리스터를 이용한 반도체 메모리 장치를 티램(TRAM)이라고 부른다.Recently, a memory cell composed of a thyristor has been proposed to easily reduce the cell area. In general, a semiconductor memory device using such a thyristor is called a TRAM.

본 발명의 목적은 면적을 최소화시키는 사이리스터를 이용한 메모리 셀을 제공하는데 있다.An object of the present invention is to provide a memory cell using a thyristor that minimizes the area.

본 발명의 목적은 사이리스터를 이용한 메모리 셀을 갖는 메모리 장치를 제공하는데 있다.An object of the present invention is to provide a memory device having a memory cell using a thyristor.

본 발명에 따른 메모리 셀은: 기판 상에 차례로 적층된 제 1 소스/드레인 영 역, 채널 영역, 및 제 2 드레인/소스 영역을 갖는 수직형 트랜지스터; 및 상기 기판 상에 차례로 적층된 제 1 도핑 영역, 제 2 도핑 영역, 제 3 도핑 영역, 및 제 4 도핑 영역를 갖는 사이리스터를 포함하되, 상기 제 1 소스/드레인 영역은 제 1 방향으로 연장되어 상기 제 1 도핑 영역와 연결되고, 상기 트랜지스터의 상기 채널 영역을 둘러싼 제 1 워드라인, 상기 사이리스터의 상기 제 2 도핑 영역를 둘러싼 제 2 워드라인, 및 상기 사이리스터의 제 4 도핑 영역에 연결된 기준전압 라인은 상기 제 1 방향과 수직한 제 2 방향으로 연장되고, 상기 트랜지스터의 상기 제 2 드레인/소스 영역에 연결된 비트라인은 상기 제 1 방향으로 연장되는 것을 특징으로 한다.A memory cell according to the present invention includes: a vertical transistor having a first source / drain region, a channel region, and a second drain / source region, which are sequentially stacked on a substrate; And a thyristor having a first doped region, a second doped region, a third doped region, and a fourth doped region, which are sequentially stacked on the substrate, wherein the first source / drain region extends in a first direction to extend the first dopant region. A first word line connected to a first doped region, the first word line surrounding the channel region of the transistor, a second word line surrounding the second doped region of the thyristor, and a reference voltage line connected to the fourth doped region of the thyristor, the first word line And a bit line extending in a second direction perpendicular to the direction and connected to the second drain / source region of the transistor.

실시 예에 있어서, 상기 채널 영역과 상기 제 2 도핑 영역는 동일한 계층에 배치되고, 상기 제 2 드레인/소스 영역과 상기 제 3 도핑 영역는 동일한 계층에 배치되고, 상기 기준전압 라인 위의 계층에 상기 비트라인이 배치되되, 상기 비트라인과 상기 제 2 드레인/소스 영역은 비트라인 콘택을 통하여 전기적으로 연결되는 것을 특징으로 한다.In example embodiments, the channel region and the second doped region may be disposed in the same layer, and the second drain / source region and the third doped region may be disposed in the same layer, and the bit line may be disposed in a layer above the reference voltage line. The bit line and the second drain / source region may be electrically connected to each other through a bit line contact.

실시 예에 있어서, 상기 제 1 워드라인은 제 1 워드라인 콘택을 통하여 제 1 메인 워드라인에 연결되고, 상기 제 2 워드라인은 제 2 워드라인 콘택을 통하여 제 2 메인 워드라인에 연결되고, 상기 제 1 및 제 2 메인 워드라인은 상기 비트라인 위의 계층에 배치되는 것을 특징으로 한다.The first word line may be connected to a first main word line through a first word line contact, and the second word line may be connected to a second main word line through a second word line contact. First and second main word lines are arranged in a layer above the bit line.

본 발명에 따른 다른 메모리 셀은: 기판 상에 차례로 적층된 제 1 드레인/소스 영역, 채널 영역, 및 제 2 소스/드레인 영역을 갖는 수직형 트랜지스터; 및 상 기 수직형 트랜지스터 위에 차례로 적층된 제 1 도핑 영역, 제 2 도핑 영역, 제 3 도핑 영역, 및 제 4 도핑 영역를 갖는 사이리스터를 포함하되, 상기 제 1 드레인/소스 영역은 제 1 방향으로 연장되고, 상기 트랜지스터의 상기 채널 영역을 둘러싼 제 1 워드라인, 상기 사이리스터의 상기 제 2 도핑 영역를 둘러싼 제 2 워드라인, 및 상기 사이리스터의 제 4 도핑 영역에 연결된 기준전압 라인은 상기 제 1 방향과 수직한 제 2 방향으로 연장되고, 상기 트랜지스터의 상기 제 1 드레인/소스 영역에 매입되어 형성된 비트라인은 상기 제 1 방향으로 연장되는 것을 특징으로 한다.Another memory cell according to the present invention comprises: a vertical transistor having a first drain / source region, a channel region, and a second source / drain region, which are sequentially stacked on a substrate; And a thyristor having a first doped region, a second doped region, a third doped region, and a fourth doped region, which are sequentially stacked on the vertical transistor, wherein the first drain / source region extends in a first direction, and A first word line surrounding the channel region of the transistor, a second word line surrounding the second doped region of the thyristor, and a reference voltage line connected to the fourth doped region of the thyristor, each of which is perpendicular to the first direction; Bit lines extending in two directions and embedded in the first drain / source region of the transistor may extend in the first direction.

실시 예에 있어서, 상기 제 4 도핑 영역와 상기 기준전압 라인은 기준전압 콘택을 통하여 연결되고, 상기 제 1 워드라인은 제 1 메탈 콘택을 통하여 제 1 메탈 라인에 연결되고, 상기 제 2 워드라인은 제 2 메탈 콘택을 통하여 제 2 메탈 라인에 연결되고, 상기 제 2 메탈 라인의 계층은 상기 제 1 메탈 라인의 계층보다 위에 배치되고, 상기 기준전압 라인과 상기 제 2 메탈 라인은 동일한 계층에 배치되는 것을 특징으로 한다.In example embodiments, the fourth doped region and the reference voltage line may be connected through a reference voltage contact, the first word line may be connected to a first metal line through a first metal contact, and the second word line may be connected to a first metal line. Connected to a second metal line through a second metal contact, wherein the layer of the second metal line is disposed above the layer of the first metal line, and the reference voltage line and the second metal line are disposed in the same layer. It features.

실시 예에 있어서, 상기 제 4 도핑 영역와 상기 기준전압 라인은 기준전압 콘택을 통하여 연결되고, 상기 제 1 워드라인은 제 1 메탈 콘택을 통하여 제 1 메탈 라인에 연결되고, 상기 제 2 워드라인은 제 2 메탈 콘택을 통하여 제 2 메탈 라인에 연결되고, 상기 제 1 메탈 라인과 상기 제 2 메탈 라인은 동일한 계층에 배치되고, 상기 기준전압 라인은 상기 제 1 및 제 2 메탈 라인들의 계층보다 위에 배치되는 것을 특징으로 한다.In example embodiments, the fourth doped region and the reference voltage line may be connected through a reference voltage contact, the first word line may be connected to a first metal line through a first metal contact, and the second word line may be connected to a first metal line. The first metal line and the second metal line are connected to the second metal line through a second metal contact, and the reference voltage line is disposed above the layer of the first and second metal lines. It is characterized by.

본 발명에 따른 또 다른 메모리 셀은: 기판 상에 차례로 적층된 제 1 도핑 영역, 제 2 도핑 영역, 제 3 도핑 영역, 및 제 4 도핑 영역를 갖는 사이리스터; 및 상기 사이리스터 위에 차례로 적층된 제 1 소스/드레인 영역, 채널 영역, 및 제 2 드레인/소스 영역을 갖는 수직형 트랜지스터를 포함하되, 상기 제 1 도핑 영역는 제 1 방향으로 연장되고, 상기 트랜지스터의 상기 채널 영역을 둘러싼 제 1 워드라인, 및 상기 사이리스터의 상기 제 2 도핑 영역를 둘러싼 제 2 워드라인은 상기 제 1 방향과 수직한 제 2 방향으로 연장되고, 상기 트랜지스터의 상기 제 2 드레인/소스 영역에 연결된 비트라인은 상기 제 1 방향으로 연장되고, 상기 기판은 상기 사이리스터의 상기 제 1 도핑 영역에 인가되는 기준전압으로 바이어스되는 것을 특징으로 한다.Another memory cell according to the present invention comprises: a thyristor having a first doped region, a second doped region, a third doped region, and a fourth doped region, which are sequentially stacked on a substrate; And a vertical transistor having a first source / drain region, a channel region, and a second drain / source region, which are sequentially stacked on the thyristor, wherein the first doped region extends in a first direction, and the channel of the transistor A first wordline surrounding a region, and a second wordline surrounding the second doped region of the thyristor, a bit extending in a second direction perpendicular to the first direction and connected to the second drain / source region of the transistor The line extends in the first direction, and the substrate is biased to a reference voltage applied to the first doped region of the thyristor.

실시 예에 있어서, 상기 제 1 워드라인은 제 1 메탈 콘택을 통하여 제 2 메탈 라인에 연결되고, 상기 제 2 워드라인은 제 2 메탈 콘택을 통하여 제 1 메탈 라인에 연결되고, 상기 제 2 메탈 라인의 계층은 상기 제 1 메탈 라인의 계층보다 위에 배치되고, 상기 비트라인과 상기 제 1 메탈 라인은 동일한 계층에 배치되는 것을 특징으로 한다.The first word line may be connected to a second metal line through a first metal contact, and the second word line may be connected to a first metal line through a second metal contact. The layer of may be disposed above the layer of the first metal line, and the bit line and the first metal line may be disposed in the same layer.

실시 예에 있어서, 상기 제 1 워드라인은 제 1 메탈 콘택을 통하여 제 1 메탈 라인에 연결되고, 상기 제 2 워드라인은 제 2 메탈 콘택을 통하여 제 2 메탈 라인에 연결되고, 상기 제 1 메탈 라인과 상기 제 2 메탈 라인은 동일한 계층에 배치되고, 상기 비트라인과 상기 제 1 및 제 2 메탈 라인들은 동일한 계층에 배치되는 것을 특징으로 한다.The first word line may be connected to a first metal line through a first metal contact, and the second word line may be connected to a second metal line through a second metal contact. And the second metal line are arranged in the same layer, and the bit line and the first and second metal lines are arranged in the same layer.

본 발명에 따른 티램은: 복수의 티램 셀들을 갖는 셀 어레이; 로우 어드레 스, 로우 활성화 신호, 및 프리차지 명령(PRE)을 입력받아 디코드된 어드레스 및 워드라인 활성화 신호을 생성하는 로우 디코더; 읽기/쓰기 명령, 상기 디코드된 어드레스, 상기 워드라인 활성화 신호에 응답하여 제 1 워드라인을 선택하고, 선택된 제 1 워드라인에 대하여 읽기/쓰기 동작을 수행하는 제 1 워드라인 드라이버; 쓰기 명령과 상기 디코드된 어드레스, 상기 워드라인 활성화 신호에 응답하여 제 2 워드라인을 선택하고, 선택된 제 2 워드라인에 대하여 쓰기 동작을 수행하는 제 2 워드라인 드라이버; 및 상기 티램 셀들에 제공되는 기준전압을 발생하여 기준전압 바이어싱 회로; 읽기/쓰기 명령 및 컬럼 어드레스에 응답하여 비트 라인들을 선택하고, 선택된 비트라인들에 대하여 읽기/쓰기 동작을 수행하는 컬럼 디코더를 포함한다.A tiram according to the present invention comprises: a cell array having a plurality of tiram cells; A row decoder that receives a row address, a row enable signal, and a precharge command PRE to generate a decoded address and word line enable signal; A first wordline driver for selecting a first wordline in response to a read / write command, the decoded address, and the wordline activation signal, and performing a read / write operation on the selected first wordline; A second wordline driver for selecting a second wordline in response to a write command, the decoded address, and the wordline activation signal, and performing a write operation on the selected second wordline; And a reference voltage biasing circuit generating a reference voltage provided to the thiram cells. And a column decoder selecting bit lines in response to a read / write command and a column address, and performing a read / write operation on the selected bit lines.

본 발명에 따른 티램은 레이아웃 관점에서 크기가 대폭 축소된다.The TRAM according to the present invention is greatly reduced in size in terms of layout.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

본 발명에 따른 반도체 메모리 장치는 수직형 사이리스터와 수직형 억세스 트랜지스터로 구현된 메모리 셀을 포함한다. 본 발명에 따른 반도체 메모리 장치는 수직형으로 메모리 셀을 구현함으로써 종래의 그것과 비교하여 메모리 셀의 크기를 줄일 수 있게 된다. The semiconductor memory device according to the present invention includes a memory cell implemented with a vertical thyristor and a vertical access transistor. The semiconductor memory device according to the present invention can reduce the size of the memory cell compared to the conventional one by implementing the memory cell in a vertical type.

도 1은 본 발명에 따른 티램 셀(100) 구조에 대한 제 1 실시 예를 보여주는 도면이다. 도 1을 참조하면, 티램 셀(100)은 사이리스터(PNPN) 및 억세스 트랜지스터(NMOS)를 포함한다. 본 발명의 티램 셀(100)은 사이리스터(PNPN) 및 억세스 트랜지스터(NMOS)가 기판(P-sub:101)에 대하여 수직 방향으로 적층되어 구현된다. 여기서 기판(101)는 P형 도펀트로 도핑된다.1 is a view showing a first embodiment of the structure of the TRAM cell 100 according to the present invention. Referring to FIG. 1, the tiram cell 100 includes a thyristor PNPN and an access transistor NMOS. In the TRAM cell 100 of the present invention, the thyristor PNPN and the access transistor NMOS are stacked in a direction perpendicular to the substrate P-sub 101. Here, the substrate 101 is doped with a P-type dopant.

억세스 트랜지스터(NMOS)는 기판(101) 위에 차례로 제 1 소스/드레인 영역(111), 채널 영역(112), 및 제 2 드레인/소스 영역(113)이 적층된다. 제 1 소스/드레인 영역(111)은 기판(101) 위에 N+ 도펀트로 도핑되고, 채널 영역(112)은 P형 도펀트로 도핑되며, 제 2 드레인/소스 영역(113)은 N+ 도펀트로 도핑된다.In the access transistor NMOS, a first source / drain region 111, a channel region 112, and a second drain / source region 113 are sequentially stacked on the substrate 101. The first source / drain region 111 is doped with N + dopant over the substrate 101, the channel region 112 is doped with P-type dopant, and the second drain / source region 113 is doped with N + dopant.

제 1 소스/드레인 영역(111)은 사이리스터(PNPN)의 캐소드에 전기적으로 연결된다. 채널 영역(112)은 제 1 워드라인(WL1)으로 둘러싸여 있다. 즉, 제 1 워드라인(WL1)은 억세스 트랜지스터(NMOS)의 게이트 전극에 연결된다. 따라서, 제 1 워드라인(WL1)에 인가되는 전압에 따라 채널 영역(112)의 채널 형성 여부가 결정된다. 도 1에 도시되어 있지는 않지만, 제 1 워드라인(WL1)은 P형 영역(112)을 감싸안은 구조이다. 또한 제 1 워드라인(WL1)과 P형 영역(112) 사이에는 절연막(예를 들어, 산화막)이 형성된다. 제 3 드레인/소스 영역(113)은 비트라인(BL)에 전기적으로 연결된다.The first source / drain region 111 is electrically connected to the cathode of the thyristor PNPN. The channel region 112 is surrounded by the first word line WL1. That is, the first word line WL1 is connected to the gate electrode of the access transistor NMOS. Therefore, whether to form a channel in the channel region 112 is determined according to the voltage applied to the first word line WL1. Although not shown in FIG. 1, the first word line WL1 surrounds the P-type region 112. An insulating film (for example, an oxide film) is formed between the first word line WL1 and the P-type region 112. The third drain / source region 113 is electrically connected to the bit line BL.

사이리스터(PNPN)는 기판(101) 위에 차례로 제 1 도핑 영역(121), 제 2 도핑 영역(122), 제 3 도핑 영역(123), 및 제 4 도핑 영역(124)이 적층된다. 제 1 도핑 영역(121)은 N+ 도펀트로 도핑되고, 제 2 도핑 영역(122)은 P 도펀트로 도핑되고, 제 3 도핑 영역(123)은 N 도펀트로 도핑되고, 제 4 도핑 영역(124)는 P+ 도펀트로 도핑된다. 여기서 제 1 도핑 영역(121)은 사이리스터(PNPN)의 캐소드이고, 제 2 도핑 영역(122)는 사이리스터(PNPN)의 게이트이고, 제 4 도핑 영역(124)은 사이리스터(PNPN)의 애노드이다. The thyristor PNPN is sequentially stacked on the substrate 101 with the first doped region 121, the second doped region 122, the third doped region 123, and the fourth doped region 124. The first doped region 121 is doped with N + dopant, the second doped region 122 is doped with P dopant, the third doped region 123 is doped with N dopant, and the fourth doped region 124 is doped. Doped with P + dopant. The first doped region 121 is a cathode of the thyristor PNPN, the second doped region 122 is a gate of the thyristor PNPN, and the fourth doped region 124 is an anode of the thyristor PNPN.

도 1에 도시된 바와 같이 제 1 도핑 영역(121)은 트랜지스터(NMOS)의 제 1 소스/드레인 영역(111)에 전기적으로 연결된다. 즉, 기판(101)에 형성된 N+ 영역(102)은 사이리스터(PNPN) 및 억세스 트랜지스터(NMOS)에 의해 공유된다. 제 2 도핑 영역(122)은 제 2 워드라인(WL2)으로 둘러싸여 있다. 여기서 제 2 워드라인(WL2)에 인가되는 전압은 쓰기 동작을 제어한다. 사이리스터(PNPN)의 제 2 도핑 영역(122) 즉 P형 베이스(122)는 데이터가 저장되는 영역이다. 여기서 데이터는 사이리스터(PNPN)의 고저항 특성과 저저항 특성을 이용하여 저장된다. 제 4 도핑 영역(124)은 기준 전압 라인(VREFA)에 연결된다. As illustrated in FIG. 1, the first doped region 121 is electrically connected to the first source / drain region 111 of the transistor NMOS. That is, the N + region 102 formed in the substrate 101 is shared by the thyristor PNPN and the access transistor NMOS. The second doped region 122 is surrounded by the second word line WL2. The voltage applied to the second word line WL2 controls the write operation. The second doped region 122, that is, the P-type base 122, of the thyristor PNPN is a region in which data is stored. The data is stored using the high and low resistance characteristics of the thyristor PNPN. The fourth doped region 124 is connected to the reference voltage line VREFA.

또한, 기준 전압 라인(VRFEFA)과 비트라인(BL)은 동일한 계층에 배치될 것이다. 즉, 기준 전압 라인(VRFEFA) 및 비트라인(BL)은 실리콘의 같은 표면에 위치할 것이다.In addition, the reference voltage line VRFEFA and the bit line BL may be disposed in the same layer. That is, the reference voltage line VRFEFA and the bit line BL will be located on the same surface of silicon.

본 발명의 티램 셀(100)은 전류-전압 특성에서 사이리스터(PNPN)의 고저항 특성과 억세스 트랜지스터(NMOS)의 교점을 데이터 '0'이라 하고, 사이리스터(PNPN)의 저저항 특성과 억세스 트랜지스터(NMOS)의 교점을 데이터 '1'이라 하겠다. In the TRAM cell 100 of the present invention, the intersection of the high resistance characteristic of the thyristor (PNPN) and the access transistor (NMOS) in the current-voltage characteristic is referred to as data '0', and the low resistance characteristic of the thyristor (PNPN) and the access transistor ( The intersection of NMOS) will be referred to as data '1'.

쓰기 동작시 제 1 워드라인(WL1) 및 제 2 워드라인(WL2)으로 전압이 인가된다. 이때, 기준전압 라인(VREFA)의 전압과 비교하여 비트라인(BL)의 전압이 저전압인지 혹은 고전압인지에 따라 사이리스터(PNPN)의 저항이 저저항인지 혹은 고저항 인지가 결정된다. 예를 들어, 기준전압 라인(VREFA)의 전압과 비교하여 비트라인(BL)의 전압이 저전압이면, 사이리스터(PNPN)은 저저항을 갖고, 이에 따라 데이터 '1'이 저장된다. 반면에 기준전압 라인(VREFA)의 전압과 비교하여 비트라인(BL)의 전압이 고전압이면, 사이리스터(PNPN)은 고저항을 갖고, 이에 따라 데이터 '0'이 저장된다.In the write operation, a voltage is applied to the first word line WL1 and the second word line WL2. At this time, it is determined whether the resistance of the thyristor PNPN is low or high depending on whether the voltage of the bit line BL is low or high compared with the voltage of the reference voltage line VREFA. For example, when the voltage of the bit line BL is low compared with the voltage of the reference voltage line VREFA, the thyristor PNPN has a low resistance, and thus data '1' is stored. On the other hand, if the voltage of the bit line BL is a high voltage compared to the voltage of the reference voltage line VREFA, the thyristor PNPN has a high resistance, and thus data '0' is stored.

읽기 동작시, 제 1 워드라인(WL1)으로 읽기 전압이 인가된다. 이때 억세스 트랜지스터(NMOS)은 턴온된다. 기준전압 라인(VREFA)의 전압은 비트라인(BL)의 전압에 있어서 고전압이 인가되고, 비트라인(BL)에 흐르는 전류를 통하여 읽기 동작을 수행한다. 데이터 '1'이 저장된 상태 즉 사이리스터(PNPN)의 저저항성에서는 전류 흐름이 감지될 것이고, 데이터 '0' 저장된 상태 즉 사이리스터(PNPN)의 고저항성에서는 전류 흐름이 감지되지 않을 것이다.In a read operation, a read voltage is applied to the first word line WL1. At this time, the access transistor NMOS is turned on. A high voltage is applied to the voltage of the reference voltage line VREFA and a read operation is performed through a current flowing through the bit line BL. In the state where data '1' is stored, that is, the low resistance of the thyristor PNPN, the current flow will be sensed. In the state where data '0' is stored, the high resistance of the thyristor PNPN, the current flow will not be detected.

도 2은 도 1에 도시된 티램 셀(100)의 등가회로도이다. 도 2를 참조하면, 티램 셀(100)은 억세스 트랜지스터(110) 및 사이리스터(120)를 포함한다. 여기서 억세스 트랜지스터(110)는 엔모스 트랜지스터(NM1)을 포함하고, 사이리스터(120)는 P형 바이폴라 트랜지스터(PB), N형 바이폴라 트랜지스터(NB) 및 엔모스 트랜지스터(NM2)를 포함한다. FIG. 2 is an equivalent circuit diagram of the tiram cell 100 shown in FIG. 1. Referring to FIG. 2, the TRAM cell 100 includes an access transistor 110 and a thyristor 120. Here, the access transistor 110 includes an NMOS transistor NM1, and the thyristor 120 includes a P-type bipolar transistor PB, an N-type bipolar transistor NB, and an NMOS transistor NM2.

도 3은 도 1에 도시된 티램 셀(100)의 또 다른 등가회로도이다. 도 3을 참조하면, 사이리스터 장치(120)는 두 개의 다이오드들(D1,D2) 및 다이오드(D2)에 연결된 게이트 전극을 갖는 스위치(MIS)를 포함한다.FIG. 3 is another equivalent circuit diagram of the tiram cell 100 shown in FIG. 1. Referring to FIG. 3, the thyristor device 120 includes a switch MIS having two diodes D1 and D2 and a gate electrode connected to the diode D2.

도 4는 도 1에 도시된 티램 셀(100)의 수직 단면에 대한 실시 예를 보여주는 도면이다. 도 4를 참조하면, 티램 셀(100)은 공유된 N+ 도핑 영역(102) 위에 수직으로 사이리스터(PNPN) 및 억세스 트랜지스터(NMOS)가 형성된다. 사이리스터(PNPN)의 제 1 도핑 영역 및 억세스 트랜지스터(NMOS)의 제 1 소스/드레인 영역은 모두 제 1 방향의 N+ 도핑 영역(102)에 형성된다. FIG. 4 is a diagram illustrating an embodiment of a vertical cross section of the tiram cell 100 illustrated in FIG. 1. Referring to FIG. 4, the thyristor cell PNPN and the access transistor NMOS are vertically formed on the shared N + doped region 102. Both the first doped region of the thyristor PNPN and the first source / drain region of the access transistor NMOS are formed in the N + doped region 102 in the first direction.

억세스 트랜지스터(NMOS)의 제 2 드레인/소스 영역(113)은 비트라인 콘택(BL CNT)을 통하여 비트라인(BL)에 연결된다. 또한 사이리스터(PNPN)의 제 4 도핑 영역(124)은 기준전압 콘택(VREFA CNT)을 통하여 기준전압 라인(VREFA)에 연결된다.The second drain / source region 113 of the access transistor NMOS is connected to the bit line BL through the bit line contact BL CNT. In addition, the fourth doped region 124 of the thyristor PNPN is connected to the reference voltage line VREFA through the reference voltage contact VREFA CNT.

제 1 워드라인(WL1), 제 2 워드라인(WL2), 및 기준전압 라인(VREFA)은 제 1 방향과 수직한 제 2 방향을 따라 연장된다. 또한, 비트라인(BL)은 N+ 도핑 영역(102)의 제 1 방향과 동일한 방향으로 연장된다. The first word line WL1, the second word line WL2, and the reference voltage line VREFA extend in a second direction perpendicular to the first direction. In addition, the bit line BL extends in the same direction as the first direction of the N + doped region 102.

도 5은 도 4에 도시된 티램 셀(100)의 레이아웃을 보여주는 도면이다. 도 5을 참조하면, 본 발명의 티램 셀(100)은 8F2 셀로 구현된다.FIG. 5 is a diagram illustrating a layout of the tiram cell 100 illustrated in FIG. 4. Referring to FIG. 5, the tiram cell 100 of the present invention is implemented as an 8F2 cell.

도 6은 본 발명에 따른 티램 셀(MC)을 갖는 메모리 셀 어레이를 보여주는 도면이다. 도 6을 참조하면, 비트라인들(BLi,BLi+1)에는 억세스 트랜지스터들의 드레인들이 연결되고, 제 1 워드라인들(WL1i,WL1i+1)에는 억세스 트랜지스터들의 게이트들이 연결되고, 제 2 워드라인들(WL2i,WL2i+1)에는 사이리스터들의 게이트들이 연결되고, 기준전압 라인들(VREFA)에는 사이리스터들의 애노드들이 연결된다.FIG. 6 is a diagram illustrating a memory cell array having a TRAM cell MC according to the present invention. Referring to FIG. 6, drains of the access transistors are connected to the bit lines BLi and BLi + 1, gates of the access transistors are connected to the first word lines WL1i and WL1i + 1, and a second word line is connected to the bit lines BLi and BLi + 1. Gates of the thyristors are connected to the gates WL2i and WL2i + 1, and anodes of the thyristors are connected to the reference voltage lines VREFA.

도 7은 도 6에 도시된 메모리 셀 어레이를 갖는 티램(10)에 대한 제 1 실시 예 보여주는 도면이다. 도 7를 참조하면, 티램(10)은 메모리 제 1 및 제 2 워드라인(WL1,WL2), 기준전압 라인(VREFA), 비트라인(BL)들이 교차하여 형성된 복수의 메 모리 셀들을 갖는 메모리 셀 어레이(12), 제 1 워드라인들(WL1i,WL1i+1) 및 제 2 워드라인들(WL2i,WL2i+1)을 제어하는 로우 제어기(14), 비트라인들(BLi,BLi+1)에 흐르는 전류를 감지하는 비트라인 감지 블록(16), 및 비트라인의 활성화를 제어하는 컬럼 제어기(18)를 포함한다. 특히, 로우 제어기(14)는 읽기/쓰기 동작시 입력된 어드레스에 대응되는 제 1 워드라인(WL1) 및 제 2 워드라인(WL2)을 제어한다. 컬럼 제어기(18)는 읽기/쓰기 동작시 입력된 어드레스에 대응되는 비트라인을 제어한다. FIG. 7 is a diagram illustrating a first embodiment of a tiram 10 having a memory cell array shown in FIG. 6. Referring to FIG. 7, the TRAM 10 includes a memory cell having a plurality of memory cells formed by crossing the memory first and second word lines WL1 and WL2, the reference voltage line VREFA, and the bit lines BL. To the row controller 14 and the bit lines BLi and BLi + 1 that control the array 12, the first word lines WL1i and WL1i + 1 and the second word lines WL2i and WL2i + 1. A bit line sensing block 16 for sensing the flowing current, and a column controller 18 for controlling the activation of the bit line. In particular, the row controller 14 controls the first word line WL1 and the second word line WL2 corresponding to the address input during the read / write operation. The column controller 18 controls the bit line corresponding to the address input during the read / write operation.

도 8은 도 7에 도시된 A-A' 단면도이다. 도 8을 참조하면, 본 발명의 메모리 셀(MC)은 P 기판내에 n+ 도핑 영역위로부터 p 도핑 영역 계층, n+ 도핑 영역 계층, p+ 도핑 영역 계층으로 스택된다. 사이리스터의 p+ 애노드에는 기준전압 라인(VREFA)이 연결된다. 억세스 트랜지스터의 N+ 드레인/소스 영역은 비트라인 콘택(BL CNT)을 통하여 비트라인(BL)에 연결된다. 8 is a cross-sectional view taken along line AA ′ of FIG. 7. Referring to FIG. 8, memory cells MC of the present invention are stacked in a P substrate into a p doped region layer, an n + doped region layer, and a p + doped region layer from an n + doped region. The reference voltage line VREFA is connected to the p + anode of the thyristor. The N + drain / source region of the access transistor is connected to the bit line BL through the bit line contact BL CNT.

도 9는 도 6에 도시된 메모리 셀 어레이를 갖는 티램(20)의 제 2 실시 예를 보여주는 도면이다. 도 9를 참조하면, 티램(20)는 제 1 워드라인들(WL1i,WLi+1)을 제어하는 제 1 로우 제어기(24) 및 제 2 워드라인들(WL2i,WL2i+1)을 제어하는 제 2 로우 제어기(25)를 포함한다. 제 1 로우 제어기(24)와 제 2 로우 제어기(25)는 도 9에 도시된 바와 같이 메모리 셀 어레이(22)를 사이에 두고 배치된다. FIG. 9 is a diagram illustrating a second embodiment of the TRAM 20 having the memory cell array illustrated in FIG. 6. Referring to FIG. 9, the TRAM 20 controls the first row controller 24 and the second word lines WL2i and WL2i + 1 that control the first word lines WL1i and WLi + 1. Two row controller 25. The first row controller 24 and the second row controller 25 are disposed with the memory cell array 22 interposed therebetween as shown in FIG.

도 10은 도 6에 도시된 메모리 셀 어레이를 갖는 티램(30)의 제 3 실시 예를 보여주는 도면이다. 도 10을 참조하면, 티램(30)은 스트랩(Strap)을 이용하여 제 1 워드라인들(WL1i,WL1i+1) 및 제 2 워드라인들(WL2i,WL2i+1)을 제어하도록 구현된 다. 여기서 스트랩은 일정한 간격으로 워드라인들이 분절되도록 한다. 도시되지 않았지만, 워드라인들은 메인 워드라인들과 서브 워드라인들을 포함하고, 이러한 메인 워드라인과 서브 워드라인들은 계층적으로 배치된다. 스트랩을 이용한 티램(30)은 대용량 어레이 구성이 가능케 한다.FIG. 10 is a diagram illustrating a third embodiment of the TRAM 30 having the memory cell array shown in FIG. 6. Referring to FIG. 10, the TRAM 30 is implemented to control the first word lines WL1i and WL1i + 1 and the second word lines WL2i and WL2i + 1 using a strap. The strap allows the word lines to be segmented at regular intervals. Although not shown, the word lines include main word lines and sub word lines, and these main word lines and sub word lines are arranged hierarchically. The TRAM 30 using the strap enables a large capacity array configuration.

도 11은 도 10에 도시된 스트랩 영역(S1)의 단면도이다. 도 11을 참조하면, 스트랩 영역(S1)은 메인 제 1 워드라인(Main WL1)과 서브 제 1 워드라인(Sub WL1)이 연결된 지점을 보여주고 있다. 메인 제 1 워드라인(Main WL1)과 서브 제 1 워드라인(Sub WL1)은 제 1 및 제 2 콘택(CNT1,CNT2)을 통하여 연결된다. 또한, 제 1 콘택(CNT1) 및 제 2 콘택(CNT2)사이에는 랜딩 패드가 존재한다. FIG. 11 is a cross-sectional view of the strap region S1 shown in FIG. 10. Referring to FIG. 11, the strap region S1 shows a point where the main first word line Main WL1 and the sub first word line Sub WL1 are connected. The main first word line Main WL1 and the sub first word line Sub WL1 are connected through first and second contacts CNT1 and CNT2. In addition, a landing pad exists between the first contact CNT1 and the second contact CNT2.

도 12는 도 10에 도시된 스트랩 영역(S2)의 단면도이다. 도 12을 참조하면, 스트랩 영역(S2)은 메인 제 2 워드라인(Main WL2)과 서브 제 2 워드라인(Sub WL2)이 연결된 지점을 보여주고 있다. 메인 제 2 워드라인(Main WL2)과 서브 제 1 워드라인(Sub WL1)은 제 1 및 제 2 콘택(CNT1,CNT2)을 통하여 연결된다. 또한, 제 1 콘택(CNT1) 및 제 2 콘택(CNT2)사이에는 랜딩 패드(Landing pad)가 존재한다.FIG. 12 is a cross-sectional view of the strap region S2 shown in FIG. 10. Referring to FIG. 12, the strap region S2 shows a point where the main second word line Main WL2 and the sub second word line Sub WL2 are connected. The main second word line Main WL2 and the sub first word line Sub WL1 are connected through first and second contacts CNT1 and CNT2. In addition, a landing pad is present between the first contact CNT1 and the second contact CNT2.

도 13은 도 10에 도시된 스트랩 영역(S3)의 단면도이다. 도 13을 참조하면, 스트랩 영역(S3)은 기준전압 라인(VREFA)과 서브 제 2 워드라인(Sub WL2)이 만나는 지점을 보여주고 있다. 기준전압 라인(VREFA)은 사이리스터의 애노드 위에 곧바로 형성된다.FIG. 13 is a cross-sectional view of the strap region S3 shown in FIG. 10. Referring to FIG. 13, the strap region S3 shows a point where the reference voltage line VREFA and the sub second word line Sub WL2 meet each other. The reference voltage line VREFA is formed directly on the anode of the thyristor.

도 14는 도 10에 도시된 메모리 셀 영역(C1)의 단면도이다. 도 14을 참조하면, 메인 워드라인들(WL1,WL2)은 비트라인(BL) 위에 배치된다.14 is a cross-sectional view of the memory cell region C1 illustrated in FIG. 10. Referring to FIG. 14, the main word lines WL1 and WL2 are disposed on the bit line BL.

도 15는 본 발명에 따른 티램 셀(200) 구조에 대한 제 2 실시 예를 보여주는 도면이다. 도 15를 참조하면, 티램 셀(200)은 스택형 억세스 트랜지스터 위에 사이리스터가 형성된다. 15 is a view showing a second embodiment of the structure of the TRAM cell 200 according to the present invention. Referring to FIG. 15, a thyristor is formed on a TRAM cell 200 on a stacked access transistor.

스택형 억세스 트랜지스터는 기판(201) 위에 차례로 제 1 소스/드레인 영역(202), 채널 영역(203), 및 제 2 드레인/소스 영역(204)이 적층된다. 제 1 소스/드레인 영역(202)는 N+ 도펀트로 도핑되고, 채널 영역(203)은 P 도펀트로 도핑되고, 제 2 드레인/소스 영역(204)는 N+ 도펀트로 도핑된다.In the stacked access transistor, a first source / drain region 202, a channel region 203, and a second drain / source region 204 are sequentially stacked on the substrate 201. The first source / drain region 202 is doped with N + dopant, the channel region 203 is doped with P dopant, and the second drain / source region 204 is doped with N + dopant.

사이리스터는 억세스 트랜지스터의 제 2 드레인/소스 영역(204) 및 제 2 드레인/소스 영역(204) 위에 차례로 적층된 제 2 도핑 영역(205), 제 3 도핑 영역(206), 및 제 3 도핑 영역(207)을 포함한다. 제 2 도핑 영역(205)는 P 도펀트로 도핑되고, 제 3 도핑 영역(206)은 N 도펀트로 도핑되고, 제 4 도핑 영역(207)은 P+ 도펀트로 도핑된다. 특히, 제 2 드레인/소스 영역 즉 N+ 도핑 영역(202)에는 매입형 구조의 비트라인(BL)이 포함된다.The thyristor may include a second doped region 205, a third doped region 206, and a third doped region, which are sequentially stacked on the second drain / source region 204 and the second drain / source region 204 of the access transistor. 207). The second doped region 205 is doped with P dopant, the third doped region 206 is doped with N dopant, and the fourth doped region 207 is doped with P + dopant. In particular, the second drain / source region, that is, the N + doped region 202, includes the bit line BL of the buried structure.

도 16은 도 15에 도시된 티램 셀(200)의 등가회로를 보여주는 도면이다.FIG. 16 is a diagram illustrating an equivalent circuit of the tiram cell 200 illustrated in FIG. 15.

도 17은 도 15에 도시된 티램 셀(200)의 다른 등가회로를 보여주는 도면이다.FIG. 17 is a view showing another equivalent circuit of the tiram cell 200 shown in FIG. 15.

도 18은 도 15에 도시된 티램 셀(200)의 수직 단면도이다. 도 18을 참조하면, 티램 셀(200)은 제 1 방향으로 연장된 N+ 도핑 영역(202) 위에, P 도핑 영역(203) 계층, N 도핑 영역(204) 계층, P 도핑 영역(205) 계층, N 도핑 영역(206) 계층, 및 P+ 도핑 영역(207) 계층이 차례로 스택된다. 제 1 워드라인(WL1)은 P 도 핑 영역(203)을 에워싸며 제 1 방향의 수직한 제 2 방향으로 연장되어 배치되고, 제 2 워드라인(WL2)은 P 도핑 영역(205)을 에워싸며 제 2 방향으로 연장되어 배치된다. 기준전압 라인(VREFA)은 기준전압 콘택을 통하여 P+ 도핑 영역(203)에 연결되고, 제 2 방향으로 연장되어 배치된다.FIG. 18 is a vertical cross-sectional view of the tiram cell 200 shown in FIG. 15. Referring to FIG. 18, the TRAM cell 200 includes a P doped region 203 layer, an N doped region 204 layer, a P doped region 205 layer, over an N + doped region 202 extending in a first direction. An N doped region 206 layer and a P + doped region 207 layer are stacked in sequence. The first word line WL1 surrounds the P doped region 203 and extends in a second vertical direction in the first direction. The second word line WL2 surrounds the P doped region 205. It extends in a 2nd direction, and is arrange | positioned. The reference voltage line VREFA is connected to the P + doped region 203 through a reference voltage contact, and extends in the second direction.

도 19는 도 15에 도시된 티램 셀(200)의 레이아웃을 보여주는 도면이다. 도 19을 보면, 기준전압 라인(VREFA)과 사이리스터의 P 도핑 영역(207)은 기준전압 콘택(VREFA CNT)을 통하여 연결된다. 하나의 티램 셀(200)은 4F2으로 구현된다.FIG. 19 is a diagram illustrating a layout of the tiram cell 200 illustrated in FIG. 15. Referring to FIG. 19, the reference voltage line VREFA and the P doped region 207 of the thyristor are connected through the reference voltage contact VREFA CNT. One TRAM cell 200 is implemented as 4F2.

도 20은 도 15에 도시된 티램 셀을 갖는 메모리 셀 어레이를 보여주는 도면이다.FIG. 20 is a diagram illustrating a memory cell array having a tiram cell illustrated in FIG. 15.

도 21은 도 20에 도시된 메모리 셀 어레이(42)를 갖는 티램(40)에 대한 제 1 실시 예를 보여주는 도면이다. 도 21을 참조하면, 티램(40)는 제 1 워드라인들(WL1i,WL1i+1) 및 제 2 워드라인들(WL2i,WL2i+1)을 모두 제어하는 로우 제어기(44)를 포함한다. 제 1 워드라인(WL1), 제 2 워드라인(WL2), 및 기준전압 라인(VREFA)은 스택형 구조이다. 그러나 도 21에서는 제 1 워드라인(WL1), 제 2 워드라인(WL2), 및 기준전압 라인(VREFA)을 편의상 구분되도록 도시했다.FIG. 21 is a diagram illustrating a first embodiment of a tiram 40 having the memory cell array 42 illustrated in FIG. 20. Referring to FIG. 21, the TRAM 40 includes a row controller 44 that controls both the first word lines WL1i and WL1i + 1 and the second word lines WL2i and WL2i + 1. The first word line WL1, the second word line WL2, and the reference voltage line VREFA have a stacked structure. However, in FIG. 21, the first word line WL1, the second word line WL2, and the reference voltage line VREFA are illustrated for convenience.

도 22는 도 20에 도시된 A-A'의 단면도이다. 도 22을 참조하면, 매입형 비트라인(BL) 위에 티램 셀들이 스택형 구조로 형성된다.FIG. 22 is a cross-sectional view of AA ′ shown in FIG. 20. Referring to FIG. 22, TRAM cells are formed in a stacked structure on the buried bit line BL.

도 23은 도 20에 도시된 B-B'의 단면도이다. 도 23을 참조하면, 제 1 워드라인(WL1)과 제 1 메탈라인(M1)이 연결되고, 제 2 워드라인(WL2)과 제 2 메탈라인(M2)이 연결된다. 제 2 메탈라인(M2)과 동일한 계층에 기준전압 라인(VREFA)이 배치된다. FIG. 23 is a cross-sectional view taken along line BB ′ shown in FIG. 20. Referring to FIG. 23, a first word line WL1 and a first metal line M1 are connected, and a second word line WL2 and a second metal line M2 are connected. The reference voltage line VREFA is disposed on the same layer as the second metal line M2.

도 24는 도 20에 도시된 메모리 셀 어레이(52)를 갖는 티램(50)에 대한 제 2 실시 예를 보여주는 도면이다. 도 24을 참조하면, 티램(50)는 제 1 워드라인들(WL1i,WL1i+1)을 제어하는 제 1 로우 제어기(54) 및 제 2 워드라인들(WL2i,WL2i+1)을 제어하는 제 2 로우 제어기(55)를 포함한다. 제 1 로우 제어기(54) 및 제 2 로우 제어기(55)는 메모리 셀 어레이(52)를 사이에 두고 배치된다.FIG. 24 is a diagram illustrating a second embodiment of the TRAM 50 having the memory cell array 52 illustrated in FIG. 20. Referring to FIG. 24, the TRAM 50 controls the first row controller 54 and the second word lines WL2i and WL2i + 1 that control the first word lines WL1i and WL1i + 1. Two row controller 55. The first row controller 54 and the second row controller 55 are disposed with the memory cell array 52 interposed therebetween.

도 25는 도 24에 도시된 A-A'의 단면도이다. 도 25을 참조하면, 매입형 비트라인(BL) 위에 티램 셀들이 스택형 구조로 형성된다.FIG. 25 is a cross-sectional view of AA ′ shown in FIG. 24. Referring to FIG. 25, TRAM cells are formed in a stacked structure on the buried bit line BL.

도 26은 도 24에 도시된 B-B'의 단면도이다. 도 26을 참조하면, 제 1 워드라인(WL1) 및 제 2 워드라인(WL2) 모두 제 1 메탈라인(M1)이 연결된다. 제 2 메탈라인(M2)과 동일한 계층에 기준전압 라인(VREFA)이 배치된다.FIG. 26 is a cross-sectional view taken along line BB ′ shown in FIG. 24. Referring to FIG. 26, the first metal line M1 is connected to both the first word line WL1 and the second word line WL2. The reference voltage line VREFA is disposed on the same layer as the second metal line M2.

도 27은 본 발명에 따른 티램 셀(300) 구조에 대한 제 3 실시 예를 보여주는 도면이다. 도 27를 참조하면, 티램 셀(300)은 사이리스터 위에 스택형 억세스 트랜지스터가 형성된다. 27 is a view showing a third embodiment of the structure of the tiram cell 300 according to the present invention. Referring to FIG. 27, a stacked access transistor is formed on the thyristor cell 300 on the thyristor.

스택형 억세스 트랜지스터는 제 1 및 제 2 소스/드레인 영역들(304,306) 및 채널 영역(305)을 포함한다. 여기서 제 1 및 제 2 소스/드레인 영역들(304,306)은 N+ 도펀트로 도핑되고, 채널 영역(305)는 P 도펀트로 도핑된다.The stacked access transistor includes first and second source / drain regions 304 and 306 and a channel region 305. Here, the first and second source / drain regions 304 and 306 are doped with N + dopant and the channel region 305 is doped with P dopant.

사이리스터는 N 도핑 영역(302), P 도핑 영역(303), N+ 도핑 영역(304), 및 P 도핑 영역(305)을 포함한다. 특히, 제 1 드레인/소스 영역(306)에는 비트라인(BL)이 연결된다. P형 기판(301)은 공통 웰로 사용되고, 기준전압(VREFA)이 인가 된다.The thyristor includes an N doped region 302, a P doped region 303, an N + doped region 304, and a P doped region 305. In particular, the bit line BL is connected to the first drain / source region 306. The P-type substrate 301 is used as a common well and a reference voltage VREFA is applied.

도 28은 도 27에 도시된 티램 셀(300)의 등가회로를 보여주는 도면이다.FIG. 28 is a diagram illustrating an equivalent circuit of the tiram cell 300 illustrated in FIG. 27.

도 29는 도 27에 도시된 티램 셀(300)의 다른 등가회로를 보여주는 도면이다.FIG. 29 is a diagram illustrating another equivalent circuit of the tiram cell 300 illustrated in FIG. 27.

도 30은 도 27에 도시된 티램 셀(300)의 수직 단면도이다. 도 30을 참조하면, 티램 셀(300)은 기준전압(VREFA)이 바이어스된 P형 기판(301) 위에 N 도핑 영역(302), P 도핑 영역(303) 계층, N+ 도핑 영역(304) 계층, P 도핑 영역(305) 계층, N+ 도핑 영역(306) 계층이 차례로 스택되되는 구조이다. 여기서 N+ 도핑 영역(306)는 기판위에 제 1 방향으로 연장되어 배치된다. 제 1 워드라인(WL1)은 P 도핑 영역(305)을 에워싸며 제 1 방향에 수직한 제 2 방향으로 연장되어 배치된다. 제 2 워드라인(WL2)은 P 도핑 영역(303)을 에워싸며 제 2 방향으로 연장되어 배치된다.30 is a vertical cross-sectional view of the tiram cell 300 shown in FIG. 27. Referring to FIG. 30, the TRAM cell 300 includes an N doped region 302, a P doped region 303 layer, an N + doped region 304 layer on a P-type substrate 301 biased with a reference voltage VREFA, The P doped region 305 layer and the N + doped region 306 layer are stacked in this order. Here, the N + doped region 306 extends in the first direction on the substrate. The first word line WL1 surrounds the P doped region 305 and extends in a second direction perpendicular to the first direction. The second word line WL2 surrounds the P doped region 303 and extends in the second direction.

도 31는 도 27에 도시된 티램 셀(300)의 레이아웃을 보여주는 도면이다. 도 31을 참조하면, 비트라인(BL)과 억세스 트랜지스터의 N+ 도핑 영역(306)은 비트라인 콘택(BL CNT)을 통하여 연결된다. 하나의 티램 셀(300)은 4F2으로 구현된다.FIG. 31 is a diagram illustrating a layout of the tiram cell 300 illustrated in FIG. 27. Referring to FIG. 31, the bit line BL and the N + doped region 306 of the access transistor are connected through the bit line contact BL CNT. One TRAM cell 300 is implemented as 4F2.

도 32은 도 27에 도시된 티램 셀을 갖는 메모리 셀 어레이를 보여주는 도면이다.FIG. 32 is a diagram illustrating a memory cell array having a tiram cell illustrated in FIG. 27.

도 33은 도 32에 도시된 메모리 셀 어레이(62)를 갖는 티램(60)에 대한 제 1 실시 예를 보여주는 도면이다. 도 33을 참조하면, 티램(60)는 제 1 워드라인들(WL1i,WL1i+1) 및 제 2 워드라인들(WL2i,WL2i+1)을 모두 제어하는 로우 제어 기(54)를 포함한다. 제 1 워드라인(WL1), 제 2 워드라인(WL2), 및 기준전압 라인(VREFA)은 스택형 구조이다. 그러나 도 21에서는 제 1 워드라인(WL1), 제 2 워드라인(WL2), 및 기준전압 라인(VREFA)을 편의상 구분되도록 도시했다.FIG. 33 is a diagram illustrating a first embodiment of a tiram 60 having the memory cell array 62 illustrated in FIG. 32. Referring to FIG. 33, the tiram 60 includes a row controller 54 that controls both the first word lines WL1i and WL1i + 1 and the second word lines WL2i and WL2i + 1. The first word line WL1, the second word line WL2, and the reference voltage line VREFA have a stacked structure. However, in FIG. 21, the first word line WL1, the second word line WL2, and the reference voltage line VREFA are illustrated for convenience.

도 34는 도 33에 도시된 A-A'의 단면도이다. 도 34을 참조하면, 기준전압(VREF)으로 바이어스된 P형 기판(301)위에 티램 셀들이 스택형 구조로 형성된다.34 is a cross-sectional view taken along the line AA ′ of FIG. 33. Referring to FIG. 34, TRAM cells are formed in a stacked structure on a P-type substrate 301 biased with a reference voltage VREF.

도 35는 도 33에 도시된 B-B'의 단면도이다. 도 35을 참조하면, 제 1 워드라인(WL1)과 제 2 메탈라인(M2)이 연결되고, 제 2 워드라인(WL2)과 제 1 메탈라인(M1)이 연결된다. 제 1 메탈라인(M1)의 계층에는 비트라인(BL)이 배치된다.FIG. 35 is a cross-sectional view taken along line BB ′ shown in FIG. 33. Referring to FIG. 35, the first word line WL1 and the second metal line M2 are connected, and the second word line WL2 and the first metal line M1 are connected. The bit line BL is disposed in the layer of the first metal line M1.

도 36은 도 33에 도시된 B1-B'의 단면도이다. 도 36을 참조하면, 제 1 워드라인(WL1) 및 제 2 워드라인(WL2) 모두 제 2 메탈라인(M1)이 연결된다.FIG. 36 is a cross-sectional view of B1-B 'shown in FIG. 33. Referring to FIG. 36, the second metal line M1 is connected to both the first word line WL1 and the second word line WL2.

도 37은 도 32에 도시된 메모리 셀 어레이(72)를 갖는 티램(70)에 대한 제 2 실시 예를 보여주는 도면이다. 도 37을 참조하면, 티램(70)은 제 1 워드라인들(WL1i,WL1i+1)을 제어하는 제 1 로우 제어기(74) 및 제 2 워드라인들(WL2i,WL2i+1)을 제어하는 제 2 로우 제어기(75)를 포함한다. 제 1 로우 제어기(74) 및 제 2 로우 제어기(75)는 메모리 셀 어레이(72)를 사이에 두고 배치된다.FIG. 37 shows a second embodiment of the TRAM 70 having the memory cell array 72 shown in FIG. Referring to FIG. 37, the TRAM 70 controls the first row controller 74 and the second word lines WL2i and WL2i + 1 that control the first word lines WL1i and WL1i + 1. Two row controller 75. The first row controller 74 and the second row controller 75 are disposed with the memory cell array 72 interposed therebetween.

도 38은 도 37에 도시된 A-A'의 단면도이다. 도 38을 참조하면, 기준전압(VREF)으로 바이어스된 P형 기판(301) 위에 티램 셀들이 스택형 구조로 형성된다.FIG. 38 is a cross-sectional view of AA ′ shown in FIG. 37. Referring to FIG. 38, the TRAM cells are formed in a stacked structure on the P-type substrate 301 biased with the reference voltage VREF.

도 39은 도 37에 도시된 B-B'의 단면도이다. 도 39을 참조하면, 제 1 워드라인(WL1)과 제 1 메탈라인(M1)이 연결되고, 제 2 워드라인(WL2)과 제 2 메탈라 인(M2)이 연결된다. 제 1 메탈라인(M1)의 계층에는 비트라인(BL)이 배치된다.FIG. 39 is a cross-sectional view taken along line BB ′ shown in FIG. 37. Referring to FIG. 39, a first word line WL1 and a first metal line M1 are connected, and a second word line WL2 and a second metal line M2 are connected. The bit line BL is disposed in the layer of the first metal line M1.

도 40은 도 37에 도시된 B1-B'의 단면도이다. 도 40을 참조하면, 제 1 워드라인(WL1) 및 제 2 워드라인(WL2) 모두 제 2 메탈라인(M2)이 연결된다.40 is a cross-sectional view taken along line B1-B 'shown in FIG. 37. Referring to FIG. 40, the second metal line M2 is connected to both the first word line WL1 and the second word line WL2.

도 41은 도 32에 도시된 메모리 셀 어레이(82)를 갖는 티램(80)에 대한 제 3 실시 예를 보여주는 도면이다.FIG. 41 is a diagram illustrating a third embodiment of a tiram 80 having the memory cell array 82 illustrated in FIG. 32.

도 42는 도 41에 도시된 스트랩 영역(S4)에 대한 단면도이다. 도 42를 참조하면, 제 1 로컬 워드라인(Local WL1)은 콘택을 통하여 제 1 메인 워드라인(Main WL1)에 연결된다. 콘택 사이에는 랜딩 패드가 존재한다.FIG. 42 is a cross-sectional view of the strap region S4 shown in FIG. 41. Referring to FIG. 42, the first local word line Local WL1 is connected to the first main word line Main WL1 through a contact. There is a landing pad between the contacts.

도 43은 도 41에 도시된 셀 영역(C2)에 대한 단면도이다. 도 43을 참조하면, 기준전압 라인(VREFA)은 콘택을 통하여 기판에 형성된 N 도핑 영역(302)에 연결된다. 랜딩 패드가 존재하는 계층에 비트라인(BL)이 배치된다. 제 1 및 제 2 메인 워드라인(Main WL1,WL2)과 기준전압 라인(VREFA)은 동일한 계층에 배치된다.FIG. 43 is a cross-sectional view of the cell region C2 shown in FIG. 41. Referring to FIG. 43, a reference voltage line VREFA is connected to an N doped region 302 formed in a substrate through a contact. The bit line BL is disposed in the layer where the landing pad exists. The first and second main word lines Main WL1 and WL2 and the reference voltage line VREFA are disposed in the same layer.

도 44는 도 41에 도시된 셀 영역(C3)에 대한 단면도이다. 도 44를 참조하면, 기준전압 라인(VREFA)은 콘택을 통하여 기판이에 형성된 N+ 도핑 영역(302)에 연결된다. 랜딩 패드가 존재하는 계층에 비트라인(BL)이 배치된다. 제 1 및 제 2 메인 워드라인(Main WL1,WL2)과 기준전압 라인(VREFA)은 동일한 계층에 배치된다.FIG. 44 is a cross-sectional view of the cell region C3 shown in FIG. 41. Referring to FIG. 44, a reference voltage line VREFA is connected to an N + doped region 302 formed in a substrate through a contact. The bit line BL is disposed in the layer where the landing pad exists. The first and second main word lines Main WL1 and WL2 and the reference voltage line VREFA are disposed in the same layer.

도 45은 본 발명에 따른 티램(90)을 보여주는 도면이다. 도 45을 참조하면, 본 발명의 티램(90)은 셀 어레이(91), 로우 디코더(92), 제 1 워드라인 드라이버(93), 제 2 워드라인 드라이버(94), 기준전압 바이어싱 회로(95), 컬럼 디코더(96), 및 명령/어드레스 버퍼(97)를 포함한다. 여기서 로우 디코더(92), 제 1 워 드라인 드라이버(93), 제 2 워드라인 드라이버(94), 기준 전압 바이어싱 회로(95)를 로우 제어기라고 부른다.45 is a diagram showing a tiram 90 according to the present invention. Referring to FIG. 45, the TRAM 90 of the present invention includes a cell array 91, a row decoder 92, a first word line driver 93, a second word line driver 94, and a reference voltage biasing circuit. 95), column decoder 96, and command / address buffer 97. The row decoder 92, the first wordline driver 93, the second wordline driver 94, and the reference voltage biasing circuit 95 are referred to as a row controller.

셀 어레이(91)는 복수의 티램 셀(MC)들을 포함하고 있다. 여기서 티램 셀(MC)s는 도 1에 도시된 티램 셀(100), 도 15에 도시된 티램 셀(200), 및 도 27에 도시된 티램 셀(300)들 중 어느 하나이다.The cell array 91 includes a plurality of TRAM cells MC. Here, the tiram cells MC may be any one of the tiram cell 100 shown in FIG. 1, the tiram cell 200 shown in FIG. 15, and the tiram cells 300 shown in FIG. 27.

로우 디코더(92)는 명령/어드레스 버퍼(97)로부터 로우 어드레스(Row ADDR), 로우 활성화 신호(Row ACT), 및 프리차지 명령(PRE)을 입력받아 디코드된 어드레스 및 워드라인 활성화 신호(WLen)을 생성한다.The row decoder 92 receives the row address Row ADDR, the row activation signal Row ACT, and the precharge command PRE from the command / address buffer 97 to decode the address and word line activation signal WLen. Create

제 1 워드라인 드라이버(93)는 명령/어드레스 버퍼(97)로부터 입력된 읽기/쓰기 명령(Read/Write)과 로우 디코더(92)로부터 입력된 디코드된 어드레스 및 워드라인 활성화 신호(WLen)에 응답하여, 제 1 워드라인(WL1)을 선택하고, 선택된 제 1 워드라인(WL1)에 대하여 읽기/쓰기 동작을 수행한다.The first word line driver 93 responds to a read / write command input from the command / address buffer 97 and a decoded address and word line activation signal WLen input from the row decoder 92. The first word line WL1 is selected, and a read / write operation is performed on the selected first word line WL1.

제 2 워드라인 드라이버(94)는 명령/어드레스 버퍼(97)로부터 입력된 쓰기 명령(Write)과 로우 디코더(92)로부터 입력된 디코드된 어드레스 및 워드라인 활성화 신호(WLen)에 응답하여 제 2 워드라인(WL2)을 선택하고, 선택된 제 2 워드라인(WL2)에 대하여 쓰기 동작을 수행한다.The second word line driver 94 responds to the write command input from the command / address buffer 97 and the decoded address and word line activation signal WLen input from the row decoder 92. The line WL2 is selected and a write operation is performed on the selected second word line WL2.

기준전압 바이어싱 회로(95)는 기준전압을 발생하여 기준전압 라인(VREFA)으로 제공한다.The reference voltage biasing circuit 95 generates a reference voltage and provides it to the reference voltage line VREFA.

컬럼 디코더(96)는 명령/어드레스 버퍼(97)로부터 입력된 읽기/쓰기 명령(Read/Write) 및 컬럼 어드레스(Col ADDR)에 응답하여, 비트 라인들을 선택하고, 선택된 비트라인들에 대하여 읽기/쓰기 동작을 수행한다.The column decoder 96 selects bit lines in response to a read / write command (Read / Write) and a column address Col ADDR input from the command / address buffer 97, and reads / writes the selected bit lines. Perform a write operation.

도 46은 본 발명의 티램(90)의 읽기/쓰기 동작시 바이어스 전압들을 보여주는 도면이다. 46 is a view showing bias voltages during a read / write operation of the TRAM 90 of the present invention.

제 1 워드라인 전압(VWL1)은 읽기/쓰기 동작시 하이 레벨을 유지한다.The first word line voltage VWL1 maintains a high level during a read / write operation.

제 2 워드라인 전압(VWL2)은 데이터 '1' 혹은 데이터 '0' 쓰기 동작시 하이 레벨을 유지한다.The second word line voltage VWL2 maintains a high level during a data '1' or data '0' write operation.

비트라인 전압(VBL)은 데이터 '0' 쓰기 동작시 하이 레벨을 유지한다. 도 46을 참조하면, 비트라인 전압(VBL)은 데이터 '1' 읽기 동작시 감지될 정도로 상승하고, 데이터 '0' 읽기 동작시 로우 레벨을 유지한다.The bit line voltage VBL is maintained at a high level during a data '0' write operation. Referring to FIG. 46, the bit line voltage VBL increases to be sensed during a data '1' read operation and maintains a low level during a data '0' read operation.

도 47은 제 1 워드라인 드라이버(93)의 구동 방식을 보여주기 위한 도면이다. 도 47을 참조하면, 제 1 워드라인 드라이버(93)는 제 1 드라이버 활성화 신호생성기(92a)에 의해 구동된다. 여기서 제 1 드라이버 활성화 신호 생성기(92a)는 로우 디코더(92)에 포함될 것이다.47 is a diagram illustrating a driving method of the first word line driver 93. Referring to FIG. 47, the first wordline driver 93 is driven by the first driver activation signal generator 92a. Here, the first driver activation signal generator 92a may be included in the row decoder 92.

제 1 드라이버 활성화 신호 생성기(92a)는 워드라인 활성화 신호(WLen) 및 쓰기 명령(Write) 혹은 읽기 명령(Read)을 입력받아 제 1 드라이버 활성화 신호(DRVEN1)을 생성한다. 제 1 드라이버 활성화 신호 생성기(92a)는 노아 논리 회로(NOR), 인버터(INV), 피모스트랜지스터(1PM1), 및 엔모스트랜지스터들(1NM1,1NM2)을 포함한다.The first driver activation signal generator 92a receives the word line activation signal WLen and the write command or the read command Read to generate the first driver activation signal DRVEN1. The first driver activation signal generator 92a includes a NOR logic circuit NOR, an inverter INV, a PMOS transistor 1PM1, and enMOS transistors 1NM1 and 1NM2.

제 1 워드라인 드라이버(93)는 제 1 드라이버 활성화 신호 생성기(92a)로부터 생성된 제 1 드라이버 활성화 신호(DRVEN1) 및 디코드된 로우 어드레스(Decoded Row ADDR)을 입력받아 대응하는 워드라인을 선택하고, 선택된 워드라인에 대한 읽기/쓰기 동작을 수행한다.The first word line driver 93 receives the first driver activation signal DRVEN1 and the decoded row address ADDR generated from the first driver activation signal generator 92a and selects a corresponding word line. Performs a read / write operation on the selected word line.

도 48은 제 2 워드라인 드라이버(94)의 구동 방식을 보여주기 위한 도면이다. 도 48을 참조하면, 제 2 워드라인 드라이버(94)는 제 2 드라이버 활성화 신호생성기(92b)에 의해 구동된다. 여기서 제 2 드라이버 활성화 신호 생성기(92b)는 로우 디코더(92)에 포함될 것이다. 48 is a diagram illustrating a driving method of the second word line driver 94. Referring to FIG. 48, the second wordline driver 94 is driven by the second driver activation signal generator 92b. Here, the second driver activation signal generator 92b may be included in the row decoder 92.

제 2 드라이버 활성화 신호 생성기(92b)는 워드라인 활성화 신호(WLen) 및 쓰기 명령(Write)을 입력받아 제 2 드라이버 활성화 신호(DRVEN2)을 생성한다. 제 2 드라이버 활성화 신호 생성기(92b)는 인버터들(INV1,INV2), 피모스트랜지스터(2PM1), 및 엔모스트랜지스터들(2NM1,2NM2)을 포함한다.The second driver activation signal generator 92b receives the word line activation signal WLen and the write command Write to generate the second driver activation signal DRVEN2. The second driver activation signal generator 92b includes inverters INV1 and INV2, PMOS transistors 2PM1, and NMOS transistors 2NM1 and 2NM2.

제 2 워드라인 드라이버(94)는 제 2 드라이버 활성화 신호 생성기(92b)로부터 생성된 제 2 드라이버 활성화 신호(DRVEN2) 및 디코드된 로우 어드레스(Decoded Row ADDR)을 입력받아 대응하는 워드라인을 선택하고, 선택된 워드라인에 대한 쓰기 동작을 수행한다.The second word line driver 94 receives the second driver activation signal DRVEN2 generated from the second driver activation signal generator 92b and the decoded row address ADDR, and selects a corresponding word line. Performs a write operation on the selected word line.

도 49은 본 발명의 티램의 구동 방식을 보여주는 타이밍도이다. 도 45 내지 도 49을 참조하면, 읽기/쓰기 동작은 아래와 같이 진행된다.49 is a timing diagram illustrating a driving method of the tiram according to the present invention. 45 to 49, a read / write operation proceeds as follows.

읽기/쓰기 동작시, 명령/어드레스 버퍼(97)로부터 로우 어드레스(Row ADDR) 및 읽기/쓰기 명령(Read/Write)이 로우 디코더(92)로 전송된다. 이때, 활성화 신호(ACT)가 소정의 구간 동안 활성화 된다. 로우 디코더(92)는 활성화 신호(ACT)에 응답하여 워드라인 활성화 신호(WLen)을 하이 레벨로 유지시킨다.In the read / write operation, the row address DR and the read / write command Read / Write are transmitted from the command / address buffer 97 to the row decoder 92. At this time, the activation signal ACT is activated for a predetermined period. The row decoder 92 maintains the word line activation signal WLen at a high level in response to the activation signal ACT.

만약, 전송된 명령이 읽기 명령(Read)일 경우에, 읽기 명령(Read)에 응답하여 제 1 드라이버 활성화 신호(DRVEN1)이 생성된다. 제 1 워드라인 드라이버(93)은 제 1 드라이버 활성화 신호(DRVEN1) 및 디코드된 로우 어드레스에 응답하여 제 1 워드라인(WL1)을 선택하고, 선택된 제 1 워드라인(WL1)의 전압을 하이레벨로 만든다.If the transmitted command is a read command Read, the first driver activation signal DRVEN1 is generated in response to the read command Read. The first word line driver 93 selects the first word line WL1 in response to the first driver activation signal DRVEN1 and the decoded row address, and sets the voltage of the selected first word line WL1 to a high level. Make.

만약, 전송된 명령이 쓰기 명령(Write)일 경우에, 쓰기 명령(Write)에 응답하여 제 1 및 제 2 드라이버 활성화 신호(DRVEN1,DRVEN2)이 생성된다. 제 1 워드라인 드라이버(93)은 제 1 드라이버 활성화 신호(DRVEN1) 및 디코드된 로우 어드레스에 응답하여 제 1 워드라인(WL1)을 선택하고, 선택된 제 1 워드라인(WL1)의 전압을 하이레벨로 만든다. 제 2 워드라인 드라이버(94)은 제 2 드라이버 활성화 신호(DRVEN2) 및 디코드된 로우 어드레스에 응답하여 제 2 워드라인(WL2)을 선택하고, 선택된 제 1 워드라인(WL2)의 전압을 하이레벨로 만든다. If the transmitted command is a write command, the first and second driver activation signals DRVEN1 and DRVEN2 are generated in response to the write command. The first word line driver 93 selects the first word line WL1 in response to the first driver activation signal DRVEN1 and the decoded row address, and sets the voltage of the selected first word line WL1 to a high level. Make. The second word line driver 94 selects the second word line WL2 in response to the second driver enable signal DRVEN2 and the decoded row address, and sets the voltage of the selected first word line WL2 to a high level. Make.

한편, 쓰기 명령(Write)이 전송된 경우에, 컬럼 디코더(96)는 쓰기 명령(Write) 및 쓰여질 데이터에 따라 비트라인 전압의 레벨을 조정한다. 예를 들어, 데이터 '0'을 쓸 때에 비트라인 전압은 하이레벨(WO)이고, 데이터 '1'을 쓸 때에 비트라인 전압은 로우레벨(W1)이다.On the other hand, when a write command (Write) is transmitted, the column decoder 96 adjusts the level of the bit line voltage according to the write command (Write) and the data to be written. For example, when writing data '0', the bit line voltage is high level WO, and when writing data '1', the bit line voltage is low level W1.

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those skilled in the art that various changes and modifications may be made therein without departing from the spirit and scope of the invention. Therefore, the scope of the present invention should not be limited to the above-described embodiments, but should be defined by the equivalents of the claims of the present invention as well as the following claims.

도 1은 본 발명에 따른 티램 셀 구조에 대한 제 1 실시 예를 보여주는 도면이다.1 is a view showing a first embodiment of a TRAM cell structure according to the present invention.

도 2은 도 1에 도시된 티램 셀의 등가회로도이다. FIG. 2 is an equivalent circuit diagram of the tiram cell shown in FIG. 1.

도 3은 도 1에 도시된 티램 셀의 또 다른 등가회로도이다.FIG. 3 is another equivalent circuit diagram of the tiram cell shown in FIG. 1.

도 4는 도 1에 도시된 티램 셀의 수직 단면에 대한 실시 예를 보여주는 도면이다. 4 is a diagram illustrating an embodiment of a vertical cross section of the tiram cell illustrated in FIG. 1.

도 5은 도 4에 도시된 티램 셀의 레이아웃을 보여주는 도면이다.FIG. 5 is a diagram illustrating a layout of the tiram cell shown in FIG. 4.

도 6은 본 발명에 따른 티램 셀을 갖는 메모리 셀 어레이를 보여주는 도면이다.6 is a diagram illustrating a memory cell array having a thiram cell according to the present invention.

도 7은 도 6에 도시된 메모리 셀 어레이를 갖는 티램에 대한 제 1 실시 예 보여주는 도면이다.FIG. 7 is a diagram illustrating a first embodiment of a TRAM having a memory cell array illustrated in FIG. 6.

도 8은 도 7에 도시된 A-A' 단면도이다.8 is a cross-sectional view taken along line AA ′ of FIG. 7.

도 9는 도 6에 도시된 메모리 셀 어레이를 갖는 티램의 제 2 실시 예를 보여주는 도면이다.FIG. 9 is a diagram illustrating a second embodiment of a tiram having the memory cell array illustrated in FIG. 6.

도 10은 도 6에 도시된 메모리 셀 어레이를 갖는 티램의 제 3 실시 예를 보여주는 도면이다.FIG. 10 is a diagram illustrating a third embodiment of a tiram having the memory cell array illustrated in FIG. 6.

도 11은 도 10에 도시된 스트랩 영역(S1)의 단면도이다.FIG. 11 is a cross-sectional view of the strap region S1 shown in FIG. 10.

도 12는 도 10에 도시된 스트랩 영역(S2)의 단면도이다.FIG. 12 is a cross-sectional view of the strap region S2 shown in FIG. 10.

도 13은 도 10에 도시된 스트랩 영역(S3)의 단면도이다.FIG. 13 is a cross-sectional view of the strap region S3 shown in FIG. 10.

도 14는 도 10에 도시된 메모리 셀 영역(C1)의 단면도이다. 14 is a cross-sectional view of the memory cell region C1 illustrated in FIG. 10.

도 15는 본 발명에 따른 티램 셀 구조에 대한 제 2 실시 예를 보여주는 도면이다.15 is a view illustrating a second embodiment of a TRAM cell structure according to the present invention.

도 16은 도 15에 도시된 티램 셀의 등가회로를 보여주는 도면이다.FIG. 16 is a diagram illustrating an equivalent circuit of the tiram cell shown in FIG. 15.

도 17은 도 15에 도시된 티램 셀의 다른 등가회로를 보여주는 도면이다.FIG. 17 is a view showing another equivalent circuit of the tiram cell shown in FIG. 15.

도 18은 도 15에 도시된 티램 셀의 수직 단면도이다. FIG. 18 is a vertical sectional view of the tiram cell shown in FIG. 15.

도 19는 도 15에 도시된 티램 셀의 레이아웃을 보여주는 도면이다. FIG. 19 is a diagram illustrating a layout of a tiram cell shown in FIG. 15.

도 21은 도 20에 도시된 메모리 셀 어레이를 갖는 티램에 대한 제 1 실시 예를 보여주는 도면이다. FIG. 21 is a diagram illustrating a first embodiment of a TRAM having a memory cell array illustrated in FIG. 20.

도 22는 도 20에 도시된 A-A'의 단면도이다.FIG. 22 is a cross-sectional view of AA ′ shown in FIG. 20.

도 23은 도 20에 도시된 B-B'의 단면도이다. FIG. 23 is a cross-sectional view taken along line BB ′ shown in FIG. 20.

도 24는 도 20에 도시된 메모리 셀 어레이를 갖는 티램에 대한 제 2 실시 예를 보여주는 도면이다.FIG. 24 is a diagram illustrating a second embodiment of a TRAM having a memory cell array illustrated in FIG. 20.

도 25는 도 24에 도시된 A-A'의 단면도이다. FIG. 25 is a cross-sectional view of AA ′ shown in FIG. 24.

도 26은 도 24에 도시된 B-B'의 단면도이다. FIG. 26 is a cross-sectional view taken along line BB ′ shown in FIG. 24.

도 27은 본 발명에 따른 티램 셀 구조에 대한 제 3 실시 예를 보여주는 도면이다. 27 is a view showing a third embodiment of a TRAM cell structure according to the present invention.

도 28은 도 27에 도시된 티램 셀의 등가회로를 보여주는 도면이다.FIG. 28 is a diagram illustrating an equivalent circuit of the tiram cell shown in FIG. 27.

도 29는 도 27에 도시된 티램 셀의 다른 등가회로를 보여주는 도면이다.FIG. 29 is a diagram illustrating another equivalent circuit of the tiram cell shown in FIG. 27.

도 30은 도 27에 도시된 티램 셀의 수직 단면도이다.FIG. 30 is a vertical sectional view of the tiram cell shown in FIG. 27.

도 31는 도 27에 도시된 티램 셀의 레이아웃을 보여주는 도면이다.FIG. 31 is a diagram illustrating a layout of a tiram cell shown in FIG. 27.

도 33은 도 32에 도시된 메모리 셀 어레이를 갖는 티램에 대한 제 1 실시 예를 보여주는 도면이다. FIG. 33 is a diagram illustrating a first embodiment of a TRAM having a memory cell array illustrated in FIG. 32.

도 34는 도 33에 도시된 A-A'의 단면도이다. 34 is a cross-sectional view taken along the line AA ′ of FIG. 33.

도 35는 도 33에 도시된 B-B'의 단면도이다. FIG. 35 is a cross-sectional view taken along line BB ′ shown in FIG. 33.

도 36은 도 33에 도시된 B1-B'의 단면도이다.FIG. 36 is a cross-sectional view of B1-B 'shown in FIG. 33.

도 37은 도 32에 도시된 메모리 셀 어레이를 갖는 티램에 대한 제 2 실시 예를 보여주는 도면이다. FIG. 37 is a diagram illustrating a second embodiment of a TRAM having a memory cell array illustrated in FIG. 32.

도 38은 도 37에 도시된 A-A'의 단면도이다. FIG. 38 is a cross-sectional view of AA ′ shown in FIG. 37.

도 39은 도 37에 도시된 B-B'의 단면도이다.FIG. 39 is a cross-sectional view taken along line BB ′ shown in FIG. 37.

도 40은 도 37에 도시된 B1-B'의 단면도이다.40 is a cross-sectional view taken along line B1-B 'shown in FIG. 37.

도 41은 도 32에 도시된 메모리 셀 어레이를 갖는 티램에 대한 제 3 실시 예를 보여주는 도면이다.FIG. 41 is a diagram illustrating a third embodiment of a TRAM having a memory cell array illustrated in FIG. 32.

도 42는 도 41에 도시된 스트랩 영역(S4)에 대한 단면도이다. FIG. 42 is a cross-sectional view of the strap region S4 shown in FIG. 41.

도 43은 도 41에 도시된 셀 영역(C2)에 대한 단면도이다. FIG. 43 is a cross-sectional view of the cell region C2 shown in FIG. 41.

도 44는 도 41에 도시된 셀 영역(C3)에 대한 단면도이다.FIG. 44 is a cross-sectional view of the cell region C3 shown in FIG. 41.

도 45는 본 발명에 따른 티램을 보여주는 도면이다.45 is a view showing a tiram according to the present invention.

도 46은 본 발명의 티램의 구동시 바이어싱 전압을 보여주는 도면이다.46 is a view illustrating a biasing voltage when driving the tiram of the present invention.

도 47은 본 발명의 제 1 워드라인 드라이버의 구동을 보여주는 도면이다.47 is a view showing driving of the first wordline driver of the present invention.

도 48은 본 발명의 제 2 워드라인 드라이버의 구동을 보여주는 도면이다.48 is a view showing driving of a second wordline driver of the present invention.

도 49은 본 발명의 티램의 구동시 타이밍도이다.Fig. 49 is a timing diagram of the driving of the tiram according to the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100,200,300: 티램 셀 10~90: 티램100,200,300: TRAM cells 10-90: TRAM

12,22,32,42,52,62,72,82: 메모리 셀 어레이12,22,32,42,52,62,72,82: memory cell array

14,24,34,44,54,64,74,84: 로우 제어기14,24,34,44,54,64,74,84: row controller

16,26,36,46,56,66,76,86: 감지 블록16,26,36,46,56,66,76,86: sense blocks

18,28,38,48,58,68,78,88: 컬럼 제어기18,28,38,48,58,68,78,88: Column controller

BL: 비트라인 BL: Bitline

WL1: 제 1 워드라인 WL2: 제 2 워드라인WL1: first wordline WL2: second wordline

VREFA: 기준전압 라인VREFA: Reference Line

91: 셀 어레이 92: 로우 디코더91: cell array 92: row decoder

93; 제 1 워드라인 드라이버 94: 제 2 워드라인 드라이버93; First Wordline Driver 94: Second Wordline Driver

95: 기준전압 바이어싱 회로 96: 컬럼 디코더95: reference voltage biasing circuit 96: column decoder

97: 명령/어드레스 버퍼97: Command / Address Buffer

Claims

기판 상에 차례로 적층된 제 1 소스/드레인 영역, 채널 영역, 및 제 2 드레인/소스 영역을 갖는 수직형 트랜지스터; 및A vertical transistor having a first source / drain region, a channel region, and a second drain / source region sequentially stacked on the substrate; And

상기 기판 상에 차례로 적층된 제 1 도핑 영역, 제 2 도핑 영역, 제 3 도핑 영역, 및 제 4 도핑 영역를 갖는 사이리스터를 포함하되,A thyristor having a first doped region, a second doped region, a third doped region, and a fourth doped region, which are sequentially stacked on the substrate,

상기 제 1 소스/드레인 영역은 제 1 방향으로 연장되어 상기 제 1 도핑 영역와 연결되고,The first source / drain region extends in a first direction and is connected to the first doped region,

상기 트랜지스터의 상기 채널 영역을 둘러싼 제 1 워드라인, 상기 사이리스터의 상기 제 2 도핑 영역를 둘러싼 제 2 워드라인, 및 상기 사이리스터의 제 4 도핑 영역에 연결된 기준전압 라인은 상기 제 1 방향과 수직한 제 2 방향으로 연장되고,A first word line surrounding the channel region of the transistor, a second word line surrounding the second doped region of the thyristor, and a reference voltage line connected to the fourth doped region of the thyristor, a second perpendicular to the first direction Direction,

상기 트랜지스터의 상기 제 2 드레인/소스 영역에 연결된 비트라인은 상기 제 1 방향으로 연장되는 것을 특징으로 하는 메모리 셀.And a bit line connected to the second drain / source region of the transistor extends in the first direction.

제 1 항에 있어서,The method of claim 1,

상기 채널 영역과 상기 제 2 도핑 영역는 동일한 계층에 배치되고, The channel region and the second doped region are disposed in the same layer,

상기 제 2 드레인/소스 영역과 상기 제 3 도핑 영역는 동일한 계층에 배치되고,The second drain / source region and the third doped region are disposed in the same layer,

상기 기준전압 라인 위의 계층에 상기 비트라인이 배치되되,The bit line is disposed in a layer above the reference voltage line,

상기 비트라인과 상기 제 2 드레인/소스 영역은 비트라인 콘택을 통하여 전기적으로 연결되는 것을 특징으로 하는 메모리 셀.And the bit line and the second drain / source region are electrically connected through bit line contacts.

제 2 항에 있어서,The method of claim 2,

상기 제 1 워드라인은 제 1 워드라인 콘택을 통하여 제 1 메인 워드라인에 연결되고,The first wordline is connected to the first main wordline through a first wordline contact,

상기 제 2 워드라인은 제 2 워드라인 콘택을 통하여 제 2 메인 워드라인에 연결되고,The second wordline is connected to a second main wordline through a second wordline contact,

상기 제 1 및 제 2 메인 워드라인은 상기 비트라인 위의 계층에 배치되는 것을 특징으로 하는 메모리 셀.And the first and second main word lines are arranged in a layer above the bit line.

기판 상에 차례로 적층된 제 1 드레인/소스 영역, 채널 영역, 및 제 2 소스/드레인 영역을 갖는 수직형 트랜지스터; 및A vertical transistor having a first drain / source region, a channel region, and a second source / drain region sequentially stacked on a substrate; And

상기 수직형 트랜지스터의 상기 제 2 소스/드레인 영역, 상기 제 2 소스/드레인 영역 위에 차례로 적층된 제 2 도핑 영역, 제 3 도핑 영역, 및 제 4 도핑 영역를 갖는 사이리스터를 포함하되,A thyristor having a second doped region, a third doped region, and a fourth doped region sequentially stacked on the second source / drain region, the second source / drain region of the vertical transistor,

상기 제 1 드레인/소스 영역은 제 1 방향으로 연장되고,The first drain / source region extends in a first direction,

상기 트랜지스터의 상기 채널 영역을 둘러싼 제 1 워드라인, 상기 사이리스터의 상기 제 2 도핑 영역를 둘러싼 제 2 워드라인, 및 상기 사이리스터의 제 4 도핑 영역에 연결된 기준전압 라인은 상기 제 1 방향과 수직한 제 2 방향으로 연장되 고,A first word line surrounding the channel region of the transistor, a second word line surrounding the second doped region of the thyristor, and a reference voltage line connected to the fourth doped region of the thyristor, a second perpendicular to the first direction Direction,

상기 트랜지스터의 상기 제 1 드레인/소스 영역에 매입되어 형성된 비트라인은 상기 제 1 방향으로 연장되는 것을 특징으로 하는 메모리 셀.And a bit line embedded in the first drain / source region of the transistor extends in the first direction.

제 4 항에 있어서,The method of claim 4, wherein

상기 제 4 도핑 영역와 상기 기준전압 라인은 기준전압 콘택을 통하여 연결되고,The fourth doped region and the reference voltage line are connected through a reference voltage contact;

상기 제 1 워드라인은 제 1 메탈 콘택을 통하여 제 1 메탈 라인에 연결되고,The first word line is connected to the first metal line through a first metal contact,

상기 제 2 워드라인은 제 2 메탈 콘택을 통하여 제 2 메탈 라인에 연결되고,The second word line is connected to the second metal line through a second metal contact,

상기 제 2 메탈 라인의 계층은 상기 제 1 메탈 라인의 계층보다 위에 배치되고,The layer of the second metal line is disposed above the layer of the first metal line,

상기 기준전압 라인과 상기 제 2 메탈 라인은 동일한 계층에 배치되는 것을 특징으로 하는 메모리 셀.And the reference voltage line and the second metal line are arranged in the same layer.

제 4 항에 있어서,The method of claim 4, wherein

상기 제 1 메탈 라인과 상기 제 2 메탈 라인은 동일한 계층에 배치되고,The first metal line and the second metal line are disposed in the same layer,

상기 기준전압 라인은 상기 제 1 및 제 2 메탈 라인들의 계층보다 위에 배치되는 것을 특징으로 하는 메모리 셀.And the reference voltage line is disposed above the layer of the first and second metal lines.

기판 상에 차례로 적층된 제 1 도핑 영역, 제 2 도핑 영역, 제 3 도핑 영역, 및 제 4 도핑 영역를 갖는 사이리스터; 및A thyristor having a first doped region, a second doped region, a third doped region, and a fourth doped region, which are sequentially stacked on the substrate; And

상기 사이리스터의 상기 제 4 도핑 영역, 상기 제 4 도핑 영역에 차례로 적층된 채널 영역, 및 제 2 드레인/소스 영역을 갖는 수직형 트랜지스터를 포함하되,A vertical transistor having the fourth doped region of the thyristor, a channel region sequentially stacked on the fourth doped region, and a second drain / source region,

상기 제 1 도핑 영역는 제 1 방향으로 연장되고,The first doped region extends in a first direction,

상기 트랜지스터의 상기 채널 영역을 둘러싼 제 1 워드라인, 및 상기 사이리스터의 상기 제 2 도핑 영역를 둘러싼 제 2 워드라인은 상기 제 1 방향과 수직한 제 2 방향으로 연장되고,A first wordline surrounding the channel region of the transistor and a second wordline surrounding the second doped region of the thyristor extend in a second direction perpendicular to the first direction,

상기 트랜지스터의 상기 제 2 드레인/소스 영역에 연결된 비트라인은 상기 제 1 방향으로 연장되고,A bit line connected to the second drain / source region of the transistor extends in the first direction,

상기 기판은 상기 사이리스터의 상기 제 1 도핑 영역에 인가되는 기준전압으로 바이어스되는 것을 특징으로 하는 메모리 셀.And the substrate is biased with a reference voltage applied to the first doped region of the thyristor.

제 7 항에 있어서,The method of claim 7, wherein

상기 제 1 워드라인은 제 1 메탈 콘택을 통하여 제 2 메탈 라인에 연결되고,The first word line is connected to the second metal line through a first metal contact,

상기 제 2 워드라인은 제 2 메탈 콘택을 통하여 제 1 메탈 라인에 연결되고,The second word line is connected to the first metal line through a second metal contact,

상기 제 2 메탈 라인의 계층은 상기 제 1 메탈 라인의 계층보다 위에 배치되 고,The layer of the second metal line is disposed above the layer of the first metal line,

상기 비트라인과 상기 제 1 메탈 라인은 동일한 계층에 배치되는 것을 특징으로 하는 메모리 셀.And the bit line and the first metal line are arranged in the same layer.

제 7 항에 있어서,The method of claim 7, wherein

상기 비트라인과 상기 제 1 및 제 2 메탈 라인들은 동일한 계층에 배치되는 것을 특징으로 하는 메모리 셀.And the bit line and the first and second metal lines are arranged in the same layer.

복수의 티램 셀들을 갖는 셀 어레이;A cell array having a plurality of tiram cells;

로우 어드레스, 로우 활성화 신호, 및 프리차지 명령을 입력받아 디코드된 어드레스 및 워드라인 활성화 신호을 생성하는 로우 디코더;A row decoder receiving a row address, a row enable signal, and a precharge command to generate a decoded address and word line enable signal;

읽기/쓰기 명령, 상기 디코드된 어드레스, 상기 워드라인 활성화 신호에 응답하여 제 1 워드라인을 선택하고, 선택된 제 1 워드라인에 대하여 읽기/쓰기 동작을 수행하는 제 1 워드라인 드라이버;A first wordline driver for selecting a first wordline in response to a read / write command, the decoded address, and the wordline activation signal, and performing a read / write operation on the selected first wordline;

쓰기 명령과 상기 디코드된 어드레스, 상기 워드라인 활성화 신호에 응답하여 제 2 워드라인을 선택하고, 선택된 제 2 워드라인에 대하여 쓰기 동작을 수행하는 제 2 워드라인 드라이버; 및A second wordline driver for selecting a second wordline in response to a write command, the decoded address, and the wordline activation signal, and performing a write operation on the selected second wordline; And

상기 티램 셀들에 제공되는 기준전압을 발생하여 기준전압 바이어싱 회로;A reference voltage biasing circuit for generating a reference voltage provided to the thiram cells;

읽기/쓰기 명령 및 컬럼 어드레스에 응답하여 비트 라인들을 선택하고, 선택된 비트라인들에 대하여 읽기/쓰기 동작을 수행하는 컬럼 디코더를 포함하는 티램.And a column decoder for selecting bit lines in response to a read / write command and a column address, and performing a read / write operation on the selected bit lines.