KR20100067598A - Reading method of nonvolatile semiconductor device - Google Patents

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KR20100067598A
KR20100067598A KR1020090074848A KR20090074848A KR20100067598A KR 20100067598 A KR20100067598 A KR 20100067598A KR 1020090074848 A KR1020090074848 A KR 1020090074848A KR 20090074848 A KR20090074848 A KR 20090074848A KR 20100067598 A KR20100067598 A KR 20100067598A
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츠요시 타나카
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Abstract

PURPOSE: A reading method of a nonvolatile semiconductor device is provided to enable a word line to start fast by supplying a high voltage to a word line and then providing a certain level of voltage to the word line to read the word line. CONSTITUTION: A voltage higher than a fixed level is provided to a word line and starts the word line(a). The fixed level is provided to the word line. The word line voltage of the fixed level is set and reading of the word line is performed. A non-volatile semiconductor memory device supplies voltages of a low level, a middle level, and a high level to a word line. The voltage of a middle level(M) is supplied to the word line, and then the voltage of a low level is supplied to the word line. The voltage of a high level is supplied to the word line, and then the voltage of a middle level is supplied to the word line after the word line starts.

Description

불휘발성 반도체 메모리 장치의 읽기 방법{READING METHOD OF NONVOLATILE SEMICONDUCTOR DEVICE}READING METHOD OF NONVOLATILE SEMICONDUCTOR DEVICE}

본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로서, 특히 멀티 레벨 셀에 적용해서 유효한 불휘발성 반도체 메모리 장치의 읽기 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory device, and more particularly, to a method of reading a nonvolatile semiconductor memory device effective for application to a multilevel cell.

불휘발성 반도체 메모리 장치의 하나로서 다수의 정보를 기억할 수 있는 멀티 레벨 셀(Multi-Level Cell, 이하 'MLC'라 칭하기로 함)이 있다. MLC를 이용했을 경우, 1회의 읽기 동작으로 N-1회(N는 MLC에 있어서의 임계값의 수로, N-1회는 통상 3회)의 워드 라인 전압 스텝이 필요하다.As one of the nonvolatile semiconductor memory devices, there is a multi-level cell (hereinafter referred to as "MLC") capable of storing a plurality of pieces of information. When MLC is used, word line voltage steps of N-1 times (N is the number of thresholds in the MLC, N-1 times normally three times) are required in one read operation.

도 1은 종래의 MLC를 이용했을 경우의 읽기 동작에서 워드 라인 전압의 파형도를 도시한 도면이다.1 is a view showing a waveform diagram of a word line voltage in a read operation when a conventional MLC is used.

도 1을 참조하기에 앞서, 워드 라인 전압은 저레벨(L), 중레벨(M), 및 고레벨(H)의 3 단계로 제어된다. 3단계 중 어느 단계에서 MLC에 전류가 흐르는지에 의해 2비트 데이터 중 하나를 꺼낼 수가 있다.Prior to referring to FIG. 1, the word line voltage is controlled in three stages: low level (L), medium level (M), and high level (H). Depending on which of the three stages the current flows through the MLC, one of the two bit data can be extracted.

그러나 일반적인 메모리의 경우, 읽기 시간은 사양으로 정해져 있다. 메모리는 데이터 출력을 위해 읽기 시간 내에 워드 라인 전압의 스텝을 실시한다. 만약, 워드 라인 전압의 시동 시간이 늦은 경우, 메모리는 소망한 워드 라인 전압 레벨에 이르지 않은 채 읽기 동작을 실시한다. 때문에, 읽기 오류와 마진 확보 곤란의 문제점이 발생된다. 또한, 용량 증대에 따른 워드 라인의 부하도 커지기 때문에, 부하에 의한 지연으로 인해 셀 어레이의 근단과 원단에서 워드 라인 전압이 달라, 충분한 마진을 취할 수 없다는 문제점이 있다.However, for normal memory, the read time is specified by the specification. The memory steps the word line voltage within read time for data output. If the start time of the word line voltage is late, the memory performs a read operation without reaching the desired word line voltage level. As a result, problems such as read errors and difficulty in securing margins occur. In addition, since the load of the word line increases as the capacity increases, there is a problem in that the word line voltage is different at the near end and the far end of the cell array due to the delay caused by the load, so that sufficient margin cannot be obtained.

이러한 문제점은 도 1을 참조하여 설명한다. 도 1을 참조하면, 도면 중의 실선은 셀 어레이의 구석((부하: 경(가볍다)), 즉 워드 라인 드라이버로부터 가장 가까운 셀의 게이트)에 인가되는 워드 라인 전압이다. 도면 중의 점선은 셀 어레이의 중앙부((부하: 중(무겁다)), 즉 워드 라인 드라이버로부터 가장 먼 셀의 게이트)에 인가되는 워드 라인 전압이다. 다만, 중앙의 부하가 가장 큰지의 여부는 양측 드라이브 또는 한쪽 드라이브인지에 따라 달라진다. 워드 라인 전압의 상승이 늦은 경우, 센스 증폭기에서의 셀 전류 검지 시에, 셀 어레이 중앙에서는 워드 라인 전압이 소망한 레벨까지 도달하지 않으므로, 읽기 오류, 마진 확보가 곤란하다.This problem is described with reference to FIG. 1. Referring to Fig. 1, the solid line in the figure is a word line voltage applied to a corner ((load: light)) of the cell array, that is, the gate of the cell closest to the word line driver. The dotted line in the figure is the word line voltage applied to the center portion ((load: heavy) of the cell array, that is, the gate of the cell furthest from the word line driver). However, whether the central load is the biggest depends on whether it is a drive on both sides or a drive on one side. When the word line voltage rises slowly, the word line voltage does not reach the desired level in the center of the cell array at the time of detecting the cell current in the sense amplifier, making it difficult to secure read errors and margins.

이때, 센스 시간을 늦추어 원하는 워드 라인 전압이 될 때까지 기다리고 난 후에 센스 하는 것으로 읽기 오류, 마진 부족을 회피하는 것이 가능하다. 하지만, 읽기 동작 자체의 시간이 늦어지는 결과를 초래한다.At this time, it is possible to avoid the read error and the lack of margin by delaying the sense time and waiting until the desired word line voltage is reached. However, this results in a delay of the read operation itself.

또한, 특허 문헌 1(일본 특개평 "7-9889")은 메인 디코더에서 선택되는 메인 워드 라인에 대해, 서브 디코더를 구비하는 것으로 더욱 분할하여 메인 워드 라인의 부하를 경감하는 것으로 워드 라인 전압의 시동을 촉진하여 고속화하고 있다. 그러나 서브 디코더를 구비하는 이러한 방법은 레이아웃 면적의 증대로 연결된다. 최근 불휘발성 메모리의 용량은 증대되고 있으므로 워드 라인은 증가한다. 서브디코더를 구비하는 방법은 증가된 워드 라인으로 인해 워드 라인과 동일한 개수의 서브 디코더를 필요로 한다.Further, Patent Document 1 (Japanese Patent Laid-Open No. 7-9889) further divides the main word line selected by the main decoder into a sub decoder to reduce the load on the main word line to start the word line voltage. It accelerates and speeds up. However, this method with a sub decoder leads to an increase in layout area. In recent years, since the capacity of the nonvolatile memory is increasing, the word line is increased. The method with the subdecoder requires the same number of sub decoders as the word line due to the increased word line.

본 발명은 상술한 기술적 과제를 해결하기 위해 제안된 것으로, 본 발명의 목적은 워드 라인 전압의 시동 시간을 빠르게 하여 읽기 동작을 고속화할 수 있는 불휘발성 반도체 메모리 장치의 읽기 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above technical problem, and an object of the present invention is to provide a reading method of a nonvolatile semiconductor memory device capable of speeding up a read operation by speeding up a startup time of a word line voltage.

본 발명의 다른 목적은 충분한 마진을 가지고 읽기가 가능한 불휘발성 반도체 메모리 장치의 읽기 방법을 제공하는데 있다.Another object of the present invention is to provide a method of reading a nonvolatile semiconductor memory device which can be read with sufficient margin.

본 발명의 또 다른 목적은 레이아웃 면적의 증대를 초래하지 않는 불휘발성 반도체 메모리 장치의 읽기 방법을 제공하는데 있다.Another object of the present invention is to provide a method of reading a nonvolatile semiconductor memory device which does not cause an increase in layout area.

본 발명에 따른 워드 라인에 소정 레벨의 전압을 공급하여 읽기를 실시하는 불휘발성 반도체 메모리 장치의 읽기 방법은 상기 소정 레벨보다 높은 전압을 상기 워드 라인에 공급하여 워드 라인 전압을 시동하는 단계, 상기 소정 레벨의 전압을 상기 워드 라인에 공급하는 단계, 및 상기 소정 레벨의 워드 라인 전압을 설정하고 읽기를 실시하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of reading a nonvolatile semiconductor memory device in which a voltage is applied to a word line to read a word line, the method including starting a word line voltage by supplying a voltage higher than the predetermined level to the word line. Supplying a voltage of a level to the word line, and setting and reading the word line voltage of the predetermined level.

이 실시예에 있어서, 상기 불휘발성 반도체 메모리 장치는 저레벨, 중레벨, 고레벨의 전압을 워드 라인에 공급하여 읽기를 실시하는 멀티 레벨 셀이고, 상기 저레벨의 전압을 워드 라인에 공급하는 경우, 상기 중레벨의 전압을 워드 라인에 공급하여 워드 라인 전압을 시동한 후, 상기 저레벨의 전압을 상기 워드 라인에 공급하고, 상기 중레벨의 전압을 워드 라인에 공급하는 경우, 상기 고레벨의 전압을 워드 라인에 공급하여 워드 라인 전압을 시동한 후, 상기 중레벨의 전압을 상기 워드 라인에 공급하고, 상기 고레벨의 전압을 워드 라인에 공급하는 경우, 상기 고레벨 보다 높은 전압을 워드 라인에 공급하여 워드 라인 전압을 시동한 후, 상기 고레벨의 전압을 상기 워드 라인에 공급하는 것을 특징으로 한다.In this embodiment, the nonvolatile semiconductor memory device is a multi-level cell for reading by supplying voltages of low level, medium level, and high level to a word line, and in the case of supplying the low level voltage to a word line, When the voltage of the level is supplied to the word line to start the word line voltage, the voltage of the low level is supplied to the word line, and the voltage of the medium level is supplied to the word line. When the word line voltage is supplied to start the word line voltage, the medium level voltage is supplied to the word line, and the high level voltage is supplied to the word line. After starting, the high level voltage is supplied to the word line.

본 발명에 따른 복수 레벨의 전압을 워드 라인에 차례로 공급하여 읽기를 실시하는 불휘발성 반도체 메모리 장치의 읽기 방법은 가장 높은 레벨의 전압을 상기 워드 라인에 공급하여 읽기 동작을 실시하는 단계, 및 상기 워드 라인 전압을 방전시켜 한 단계 낮은 레벨의 전압보다 내려간 시점에, 상기 한 단계 낮은 레벨의 전압을 상기 워드 라인에 공급하여 읽기 동작을 실시하는 단계를 포함한다.According to an exemplary embodiment of the present invention, a method of reading a nonvolatile semiconductor memory device, in which a plurality of levels of voltages are sequentially supplied to a word line, is used to perform a read operation by supplying a voltage of the highest level to the word lines. And performing a read operation by supplying the voltage of the one-level lower level to the word line at the time when the line voltage is discharged and lowered to the voltage of the one-level lower level.

이 실시예에 있어서, 상기 불휘발성 반도체 메모리 장치는 저레벨, 중레벨, 고레벨의 전압을 워드 라인에 공급하여 읽기를 실시하는 멀티 레벨 셀이고, 상기 고레벨의 전압을 상기 워드 라인에 공급하여 읽기 동작을 실시하고, 워드 라인 전압을 방전시켜 워드 라인 전압이 상기 중레벨의 전압보다 내려간 시점에 상기 중레벨의 전압을 상기 워드 라인에 공급하여 읽기 동작을 실시하고, 워드 라인 전압을 방전시켜 워드 라인 전압이 상기 저레벨의 전압보다 내려간 시점에 상기 저레벨의 전압을 상기 워드 라인에 공급하여 읽기 동작을 실시하는 것을 특징으로 한다.In this embodiment, the nonvolatile semiconductor memory device is a multi-level cell that reads by supplying low, medium, and high voltages to a word line, and supplies a read operation by supplying the high level voltage to the word line. When the word line voltage is discharged and the word line voltage is lower than the medium level voltage, the medium line voltage is supplied to the word line to perform a read operation, and the word line voltage is discharged to discharge the word line voltage. The read operation is performed by supplying the low level voltage to the word line at a time point lower than the low level voltage.

이 실시예에 있어서, 상기 워드 라인 전압의 방전은 상기 워드 라인에 접속 된 NMOS 트랜지스터에 의해 행하여지는 것을 특징으로 한다.In this embodiment, the word line voltage is discharged by an NMOS transistor connected to the word line.

본 발명에 의하면, 본 발명에서 제안된 읽기 방법은 워드 라인 전압의 시동 시간을 빠르게 할 수 있어, 읽기 동작의 고속화 및 마진의 확보가 가능하다. 또한, 본 발명에서 제안된 읽기 방법은 전압의 변환, 방전 수단만을 구비하면 되므로 서브 디코더를 구비하는 경우와 같이 레이아웃 면적의 증대를 초래하지 않는다.According to the present invention, the read method proposed in the present invention can speed up the startup time of the word line voltage, thereby increasing the read operation speed and ensuring the margin. In addition, the read method proposed in the present invention does not cause an increase in the layout area as in the case of the sub decoder, since only the voltage converting and discharging means needs to be provided.

이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be noted that in the following description, only parts necessary for understanding the operation according to the present invention will be described, and descriptions of other parts will be omitted so as not to distract from the gist of the present invention.

본 발명은 불휘발성 반도체 메모리 장치의 읽기 방법을 제공한다. 본 발명의 실시예는 하기에서 상세히 설명된다.The present invention provides a method of reading a nonvolatile semiconductor memory device. Embodiments of the present invention are described in detail below.

우선, 본 발명의 제 1 실시예는 하기에서 설명된다.First, the first embodiment of the present invention is described below.

본 발명의 제 1 실시예는 저레벨(L), 중레벨(M), 고레벨(H)의 전압을 워드 라인에 공급하여 읽기를 실시하는 멀티 레벨 셀(Multi-Level Cell, 이하, 'MLC'라 칭하기로 함)에 적용된다.The first embodiment of the present invention is a multi-level cell (hereinafter referred to as 'MLC') for reading by supplying voltages of low level (L), medium level (M), and high level (H) to a word line. It will be applied to).

도 2는 본 발명의 제 1 실시예를 설명하기 위한 파형도이다.2 is a waveform diagram for explaining a first embodiment of the present invention.

도 2를 참조하면, (a)는 워드 라인 전압, (b)는 이퀄라이즈, (c)는 출력 데이터, (d)는 워드 라인 공급 전압을 나타낸다. (a)의 워드 라인 전압 파형에 대해, 실선은 워드 라인 드라이버로부터 가장 가까운 셀의 게이트에 인가되는 워드 라인 전압이고, 점선은 워드 라인 드라이버로부터 가장 먼 셀의 게이트에 인가되는 워드 라인 전압이다.Referring to FIG. 2, (a) shows a word line voltage, (b) equalizes, (c) output data, and (d) shows a word line supply voltage. For the word line voltage waveform of (a), the solid line is the word line voltage applied to the gate of the cell closest to the word line driver, and the dotted line is the word line voltage applied to the gate of the cell farthest from the word line driver.

MLC에 대해서, 불휘발성 반도체 메모리 장치는 저레벨(L), 중레벨(M), 및 고레벨(H)의 전압을 워드 라인에 차례로 공급하여 읽기를 실시한다.For the MLC, the nonvolatile semiconductor memory device reads by supplying the voltages of the low level (L), the middle level (M), and the high level (H) to the word lines in sequence.

하지만, 도 2에 나타낸 바와 같이, 본 발명의 제 1 실시예에서, 저레벨(L)의 전압을 워드 라인에 공급하여 읽기를 실시할 때, 불휘발성 반도체 메모리 장치는 중레벨(M)의 전압을 일단 워드 라인에 공급하여 워드 라인 전압을 시동한다. 이후, 저레벨(L)의 전압을 워드 라인에 공급하여 읽기를 실시한다.However, as shown in Fig. 2, in the first embodiment of the present invention, when a low level L voltage is supplied to a word line for reading, the nonvolatile semiconductor memory device applies a medium level M voltage. Once supplied to the word line to start the word line voltage. Thereafter, the low level L voltage is supplied to the word line to read.

또한, 중레벨(M)의 전압을 워드 라인에 공급하여 읽기를 실시할 때, 불휘발성 반도체 메모리 장치는 고레벨(H)의 전압을 일단 워드 라인에 공급하여 워드 라인 전압을 시동한다. 이후, 중레벨(M)의 전압을 워드 라인에 공급하여 읽기를 실시한다.In addition, when reading is performed by supplying the voltage of the middle level M to the word line, the nonvolatile semiconductor memory device starts the word line voltage by supplying the voltage of the high level H to the word line. Thereafter, the voltage of the middle level M is supplied to the word line for reading.

또한, 고레벨(H)의 전압을 워드 라인에 공급하여 읽기를 실시할 때는, 불휘발성 반도체 메모리 장치는 고레벨(H)보다 높은 제 4 레벨(Z)의 전압을 워드 라인에 공급하여 워드 라인 전압을 시동한다. 이후, 고레벨(H)의 전압을 워드 라인에 공급하여 읽기를 실시한다.In addition, when reading is performed by supplying the high level H voltage to the word line, the nonvolatile semiconductor memory device supplies the word line voltage higher than the high level H to the word line to supply the word line voltage. Start up. Thereafter, a high level voltage is supplied to the word line to read.

이와 같이, 본 발명의 제 1 실시예에서, 불휘발성 반도체 메모리 장치는 소정 레벨의 전압을 워드 라인에 공급하여 읽기를 실시할 때, 한층 높은 전압을 일단 워드 라인에 공급하여 워드 라인 전압을 시동한 후, 본래의 전압으로 되돌리기 위한 소정 레벨의 전압을 워드 라인에 공급하여 읽기를 실시한다.As described above, in the first embodiment of the present invention, when the nonvolatile semiconductor memory device reads by supplying a predetermined level of voltage to the word line, the nonvolatile semiconductor memory device starts to supply the higher voltage to the word line to start the word line voltage. Thereafter, a voltage of a predetermined level for returning to the original voltage is supplied to the word line for reading.

여기서, 워드 라인은 시동 레벨이 높을수록, 임의의 시간에 있어서의 도달 전압이 높거나 임의의 전압에 있어서의 도달시간이 빠르다. 따라서 각 레벨의 읽기 전압보다 높은 전압으로 워드 라인 전압을 시동시키면, 워드 라인 전압의 시동 시간이 빠르다는 것을 하기의 수학식 1로부터 확인할 수 있다.Here, the higher the start level of the word line is, the higher the arrival voltage at any time or the faster the arrival time at any voltage. Therefore, it can be seen from Equation 1 below that when the word line voltage is started at a voltage higher than the read voltage of each level, the start time of the word line voltage is fast.

Figure 112009049550152-PAT00001
Figure 112009049550152-PAT00001

수학식 1에서,

Figure 112009049550152-PAT00002
은 워드 라인 전압, E는 일단 시동하는 레벨의 전압, RC는 드라이버와 워드 라인에 포함되는 부하이다.In Equation 1,
Figure 112009049550152-PAT00002
Is the word line voltage, E is the voltage at the level of starting, and RC is the load included in the driver and word line.

이렇게 하여, 본 발명의 제 1 실시예에서 불휘발성 반도체 메모리 장치는 워드 라인 전압의 시동이 빨라지고, 읽기 전압의 확정이 빨라지고, 셀 어레이의 근단과 원단에 있어서의 읽기 전압의 확정이 빨라진다. 그러므로 마진 확보가 개선되어 결과적으로 읽기 동작의 고속화가 가능해진다. 또한 제 1 실시예와 같은 방법은 전압의 변환 수단만을 구비하면 되므로, 서브 디코더를 구비하는 경우처럼 레이아웃 면적의 증대를 초래하지 않는다.Thus, in the first embodiment of the present invention, in the nonvolatile semiconductor memory device, the start of the word line voltage is faster, the read voltage is confirmed faster, and the read voltage at the near end and far-end of the cell array is faster. As a result, margins are improved, resulting in faster read operations. In addition, since the method as in the first embodiment only needs to have a voltage converting means, it does not cause an increase in layout area as in the case of having a sub decoder.

도 3은 발명의 제 1 실시예를 실현하기 위한 회로 구성도이다.3 is a circuit diagram for realizing a first embodiment of the invention.

도 3을 참조하면, WL는 워드 라인으로, 복수의 MLC(11)의 게이트에 접속된다. 각 MLC(11)의 드레인은 대응하는 각각의 비트선(BL)에 접속된다. 워드 라인(WL)은 디코드 신호를 입력으로 하는 워드 라인 드라이버(12)에 의해 구동된다. 워드 라인 전압 변환 회로(13)는 워드 라인 드라이버(12)에 접속된다.Referring to FIG. 3, WL is a word line and is connected to gates of the plurality of MLCs 11. The drain of each MLC 11 is connected to the corresponding bit line BL. The word line WL is driven by a word line driver 12 which receives a decode signal. The word line voltage conversion circuit 13 is connected to the word line driver 12.

워드 라인 전압 변환 회로(13)는 저레벨(L), 중레벨(M), 고레벨(H), 및 제 4 레벨(Z)의 전압원(VPX), 제 1 내지 제 4 스위치 트랜지스터들(14L, 14M, 14H, 14Z)를 포함한다. 제 1 내지 제 4 트랜지스터들(14L, 14M, 14H, 14Z)은 전압원(VPX)(저레벨(L), 중레벨(M), 고레벨(H), 및 제 4 레벨(Z))의 각 전압을 워드 라인 드라이 버에 공급한다. 제 1 스위치 트랜지스터(14L)는 제 1 스위치 제어 신호(RDHBL)에 의해 제어되어 저레벨(L)의 전압을 워드 라인 드라이버(12)에 공급한다. 제 2 스위치 트랜지스터(14M)는 제 2 스위치 제어 신호(RDHBM)에 의해 제어되어 중레벨(M)의 전압을 워드 라인 드라이버(12)에 공급한다. 제 3 스위치 트랜지스터(14H)는 제 3 스위치제어 신호(RDHBH)에 의해 제어되어 고레벨(H)의 전압을 워드 라인 드라이버(12)에 공급한다. 제 4 스위치 트랜지스터(14Z)는 제 4 스위치 제어 신호(RDHBZ)에 의해 제어되어 제 4 레벨(Z)의 전압을 워드 라인 드라이버(12)에 공급한다.The word line voltage conversion circuit 13 includes a low level L, a middle level M, a high level H, and a voltage source VPX of a fourth level Z, and first to fourth switch transistors 14L and 14M. , 14H, 14Z). The first to fourth transistors 14L, 14M, 14H, and 14Z may supply voltages of the voltage source VPX (low level L, middle level M, high level H, and fourth level Z). Supply to the word line driver. The first switch transistor 14L is controlled by the first switch control signal RDHBL to supply a low level L voltage to the word line driver 12. The second switch transistor 14M is controlled by the second switch control signal RDHBM to supply a voltage of the middle level M to the word line driver 12. The third switch transistor 14H is controlled by the third switch control signal RDHBH to supply the high level H voltage to the word line driver 12. The fourth switch transistor 14Z is controlled by the fourth switch control signal RDHBZ to supply the voltage of the fourth level Z to the word line driver 12.

제 1 실시예에 따른 동작을 실현하기 위해서 제 1 내지 제 4 스위치 트랜지스터의 동작을 살펴보기로 한다.In order to realize the operation according to the first embodiment, the operation of the first to fourth switch transistors will be described.

저레벨(L)의 전압을 워드 라인(WL)에 공급하여 읽기를 실시할 때는, 제 2 스위치 제어 신호(RDHBM)에 의해 제 2 스위치 트랜지스터(14M)는 일단 온 하여 중레벨(M)의 전압을 워드 라인 드라이버(12) 또는 워드 라인(WL)에 공급한다. 이후, 제 1 스위치 제어 신호(RDHBL)에 의해 제 1 스위치 트랜지스터(14L)는 온 하여 저레벨(L)의 전압을 워드 라인 드라이버(12) 또는 워드 라인(WL)에 공급한다.When reading by supplying the voltage of the low level L to the word line WL, the second switch transistor 14M is turned on once by the second switch control signal RDHBM and the voltage of the middle level M is turned on. Supply to word line driver 12 or word line WL. Thereafter, the first switch transistor 14L is turned on by the first switch control signal RDHBL to supply a low level L voltage to the word line driver 12 or the word line WL.

또한, 중레벨(M)의 전압을 워드 라인(WL)에 공급하여 읽기를 실시할 때는, 제 3 스위치 제어 신호(RDHBH)에 의해 제 3 스위치 트랜지스터(14H)는 일단 온 하여 고레벨(H)의 전압을 워드 라인(WL)에 공급한다. 이후, 제 2 스위치 제어 신호(RDHBM)에 의해 제 2 스위치 트랜지스터(14M)는 온 하여 중레벨(M)의 전압을 워드 라인(WL)에 공급한다.In addition, when the voltage of the middle level M is supplied to the word line WL for reading, the third switch transistor 14H is turned on once by the third switch control signal RDHBH and the high level H is turned on. The voltage is supplied to the word line WL. Thereafter, the second switch transistor 14M is turned on by the second switch control signal RDHBM and supplies the voltage of the middle level M to the word line WL.

또한, 고레벨(H)의 전압을 워드 라인(WL)에 공급하여 읽기를 실시할 때는, 제 4 스위치 제어 신호(RDHBZ)에 의해 제 4 스위치 트랜지스터(14Z)는 일단 온 하여 제 4 레벨(Z)의 전압을 워드 라인(WL)에 공급한다. 이후, 제 3 스위치 제어 신호(RDHBH)에 의해 제 3 스위치 트랜지스터(14H)는 온 하여 고레벨(H)의 전압을 워드 라인(WL)에 공급한다.When the high level H is supplied to the word line WL for reading, the fourth switch transistor 14Z is turned on once by the fourth switch control signal RDHBZ and the fourth level Z is turned on. Is supplied to the word line WL. Thereafter, the third switch transistor 14H is turned on by the third switch control signal RDHBH to supply a high level H voltage to the word line WL.

더욱이, 저레벨(L), 중레벨(M), 고레벨(H)의 각 전압은 기존의 회로에 존재하므로 이것을 사용한다. 하지만, 제 4 레벨(Z)의 전압은 기존의 회로에 존재하지 않기 때문에, 별도의 다른 전원을 준비하여 발생시킨다. 또한, 저레벨(L), 중레벨(M), 고레벨(H)의 전압에 대해서도, 다른 전원을 통해 발생시킬 수 있다.Moreover, since the voltages of the low level L, the middle level M, and the high level H exist in the existing circuit, they are used. However, since the voltage of the fourth level Z does not exist in the existing circuit, a separate power source is prepared and generated. Moreover, the voltage of the low level L, the middle level M, and the high level H can also be generated through another power supply.

또한, 제 1 실시예와 같은 워드 라인 전압의 제어 방법은, 싱글 레벨 셀(SLC)에도 적용할 수 있다.The same word line voltage control method as that of the first embodiment can also be applied to a single level cell SLC.

다음으로, 본 발명의 제 2 실시예는 하기에서 설명된다.Next, a second embodiment of the present invention is described below.

본 발명의 제 2 실시예는 저레벨(L), 중레벨(M), 및 고레벨(H)의 전압을 워드 라인에 공급하여 읽기를 실시하는 MLC에 적용된다.The second embodiment of the present invention is applied to an MLC which reads by supplying voltages of low level (L), medium level (M), and high level (H) to a word line.

도 4는 본 발명의 제 2 실시예를 설명하기 위한 파형도이다.4 is a waveform diagram for explaining a second embodiment of the present invention.

도 4를 참조하면, (a)는 워드 라인 전압, (b)는 이퀄라이즈, (c)는 출력 데이터, (d)는 워드 라인 공급 전압, (e)는 방전 시점(timing)을 나타낸다. (a)의 워드 라인 전압 파형에 대해, 실선은 워드 라인 드라이버로부터 가장 가까운 셀의 게이트에 인가되는 워드 라인 전압이고, 점선은 워드 라인 드라이버로부터 가장 먼 셀의 게이트에 인가되는 워드 라인 전압이다.Referring to FIG. 4, (a) shows a word line voltage, (b) equalizes, (c) output data, (d) shows a word line supply voltage, and (e) shows a discharge timing. For the word line voltage waveform of (a), the solid line is the word line voltage applied to the gate of the cell closest to the word line driver, and the dotted line is the word line voltage applied to the gate of the cell farthest from the word line driver.

MLC에 대해서, 불휘발성 반도체 메모리 장치는 저레벨(L), 중레벨(M), 및 고 레벨(H)의 전압을 워드 라인에 차례로 공급하여 읽기를 실시한다.For the MLC, the nonvolatile semiconductor memory device reads by supplying the voltages of the low level (L), the middle level (M), and the high level (H) in turn to the word line.

하지만, 도 4에 나타낸 바와 같이, 본 발명의 제 2 실시예에서, 불휘발성 반도체 메모리 장치는 최초로 고레벨(H)의 전압을 워드 라인에 공급하여 고레벨(H)까지 워드 라인의 전압을 시동한다. 그리고, 불휘발성 반도체 메모리 장치는 고레벨(H)의 전압이 워드 라인에 공급된 상태로, 고레벨(H)에서의 읽기 동작을 최초로 실시한다.However, as shown in Fig. 4, in the second embodiment of the present invention, the nonvolatile semiconductor memory device first supplies the high level H voltage to the word line to start the word line voltage up to the high level H. The nonvolatile semiconductor memory device performs a read operation at the high level H for the first time with the voltage at the high level H supplied to the word line.

다음으로, 불휘발성 반도체 메모리 장치는 워드 라인에 접속된 워드 라인 전압 방전용 NMOS 트랜지스터를 온 시켜 워드 라인 전압을 방전시킨다. 그리고 불휘발성 반도체 메모리 장치는 워드 라인 전압이 중레벨(M)의 전압보다 내린 시점에 워드 라인 전압 방전용 NMOS 트랜지스터를 오프시킨다. 동시에, 불휘발성 반도체 메모리 장치는 중레벨(M)의 전압을 워드 라인에 공급하여 중레벨(M)의 전압이 워드 라인에 공급된 상태로, 중레벨(M)에서의 읽기 동작을 실시한다.Next, the nonvolatile semiconductor memory device turns on the word line voltage discharge NMOS transistor connected to the word line to discharge the word line voltage. The nonvolatile semiconductor memory device turns off the word line voltage discharge NMOS transistor when the word line voltage is lower than the voltage of the middle level (M). At the same time, the nonvolatile semiconductor memory device performs a read operation at the middle level M with the voltage of the middle level M supplied to the word line and the voltage of the middle level M supplied to the word line.

그 후, 불휘발성 반도체 메모리 장치는 워드 라인에 접속된 워드 라인 전압 방전용 NMOS 트랜지스터를 재차 온 시켜 워드 라인 전압을 재차 방전시킨다. 그리고 불휘발성 반도체 메모리 장치는 워드 라인 전압이 저레벨(L)의 전압보다 내린 시점에 워드 라인 전압 방전용 NMOS 트랜지스터를 오프시킨다. 동시에, 불휘발성 반도체 메모리 장치는 저레벨(L)의 전압을 워드 라인에 공급하여 저레벨(L)의 전압이 워드 라인에 공급된 상태로 저레벨(L)에서의 읽기 동작을 실시한다.Thereafter, the nonvolatile semiconductor memory device turns on the word line voltage discharge NMOS transistor connected to the word line again to discharge the word line voltage again. The nonvolatile semiconductor memory device turns off the word line voltage discharge NMOS transistor when the word line voltage falls below the low level (L) voltage. At the same time, the nonvolatile semiconductor memory device supplies a low level L voltage to the word line to perform a read operation at the low level L while the low level L voltage is supplied to the word line.

여기서, 워드 라인은 시동 레벨이 높을수록, 임의의 시간에 있어서의 도달 전압이 높거나 임의의 전압에 있어서의 도달시간이 빠르다. 따라서 낮은 레벨로부 터 차례로 워드 라인 전압을 증대시키는 것 보다는, 최초로 가장 높은 전압을 워드 라인에 공급하는 편이 워드 라인의 시동 시간이 빠르다는 것을 하기의 수학식 2 로부터 확인할 수 있다.Here, the higher the start level of the word line is, the higher the arrival voltage at any time or the faster the arrival time at any voltage. Therefore, it can be seen from Equation 2 below that the start time of the word line is faster than supplying the highest voltage to the word line for the first time, rather than increasing the word line voltage from the low level in turn.

Figure 112009049550152-PAT00003
Figure 112009049550152-PAT00003

수학식 2에서,

Figure 112009049550152-PAT00004
은 워드 라인 전압, E는 일단 시동하는 레벨의 전압, RC는 드라이버와 워드 라인에 포함되는 부하이다. 또한, 방전용의 NMOS 트랜지스터는 드라이버에 포함되는 PMOS 트랜지스터보다 온 저항이 낮기 때문에, 수학식 2에 있어서 RC가 작아진다. 즉, 부하가 가벼워져 시동 또는 보다 더 빠른 시간에 방전을 실시할 수 있다.In Equation 2,
Figure 112009049550152-PAT00004
Is the word line voltage, E is the voltage at the level of starting, and RC is the load included in the driver and word line. In addition, since the on-resistance of the NMOS transistor for discharge is lower than that of the PMOS transistor included in the driver, RC in Equation 2 becomes small. In other words, the load becomes lighter, and the discharge can be performed at the start-up or faster time.

따라서, 본 발명의 제 2 실시예는 최초로 가장 높은 레벨의 전압을 워드 라인에 공급하여 그 후 그 전압으로부터 방전에 의해 전압을 차례로 내린다. 그리하면, 본 발명의 제 2 실시예는 제 1 실시예와 같이 읽기 전압의 확정이 빨라져, 셀 어레이의 근단과 원단에 있어서의 읽기 전압 확정이 빨라지는 것으로 마진 확보가 개선된다. 따라서 결과적으로 읽기 동작의 고속화가 가능해진다. 또한 제 2 실시예와 같은 방법도 전압의 변환, 및 방전 수단만을 구비하면 되므로, 서브 디코더를 설치하는 경우처럼 레이아웃 면적의 증대를 초래하지 않는다.Therefore, the second embodiment of the present invention first supplies the highest level of voltage to the word line, and then sequentially lowers the voltage by the discharge from the voltage. Then, in the second embodiment of the present invention, as in the first embodiment, the read voltage is confirmed faster, and the read voltage is confirmed at the near end and far-end of the cell array. As a result, the read operation can be speeded up. In addition, the method similar to the second embodiment only needs to have voltage conversion and discharge means, and thus does not cause an increase in layout area as in the case of providing a sub decoder.

도 5는 본 발명의 제 2 실시예를 실현하기 위한 회로 구성도이다.5 is a circuit diagram for realizing a second embodiment of the present invention.

도 5를 참조하면, 도 5의 회로는 도 3의 회로와 유사한 구조를 갖는다. 하지 만, 워드 라인 전압 변환 회로(13)에 대해서, 제 4 레벨(Z)의 전압원과 제 4 스위치 트랜지스터(14Z)가 생략되어 있다. 한편, 워드 라인 전압 방전을 위한 NMOS 트랜지스터(15)는 워드 라인(WL)에 접속된다. NMOS 트랜지스터(15)는 워드 라인 방전 제어 신호(DCG)에 의해 제어된다.Referring to FIG. 5, the circuit of FIG. 5 has a structure similar to that of FIG. 3. However, for the word line voltage conversion circuit 13, the voltage source of the fourth level Z and the fourth switch transistor 14Z are omitted. On the other hand, the NMOS transistor 15 for word line voltage discharge is connected to the word line WL. The NMOS transistor 15 is controlled by the word line discharge control signal DCG.

워드 라인 전압 변환 회로(13)는 최초로, 제 3 스위치 제어 신호(RDHBH)에 의해 제 3 스위치 트랜지스터(14H)를 온 시켜 고레벨(H)의 전압을 워드 라인 드라이버(12) 또는 워드 라인(WL)에 공급하는 것으로써, 고레벨(H)의 전압으로 읽기 동작을 실시한다.The word line voltage converting circuit 13 firstly turns on the third switch transistor 14H by the third switch control signal RDHBH to supply a high level H voltage to the word line driver 12 or the word line WL. The read operation is performed at a high level (H) voltage by supplying the power to.

다음으로, 워드 라인 전압 변환 회로(13)는 워드 라인 방전 제어 신호(DCG)에 의해 워드 라인 전압 방전용 NMOS 트랜지스터(15)를 온 시켜 워드 라인 전압을 방전시킨다. 워드 라인 전압 변환 회로(13)는 워드 라인 전압이 중레벨(M)의 전압보다 내린 시점에 워드 라인 전압 방전용 NMOS 트랜지스터(15)를 오프시킨다. 동시에, 워드 라인 전압 변환 회로(13)는 제 2 스위치 제어 신호(RDHBM)에 의해 제 2 스위치 트랜지스터(14M)를 온 시켜 중레벨(M)의 전압을 워드 라인 드라이버(12) 또는 워드 라인(WL)에 공급하는 것으로써, 중레벨(M)의 전압으로 읽기 동작을 실시한다.Next, the word line voltage conversion circuit 13 turns on the word line voltage discharge NMOS transistor 15 by the word line discharge control signal DCG to discharge the word line voltage. The word line voltage conversion circuit 13 turns off the word line voltage discharge NMOS transistor 15 when the word line voltage falls below the voltage at the middle level M. As shown in FIG. At the same time, the word line voltage converting circuit 13 turns on the second switch transistor 14M by the second switch control signal RDHBM to convert the voltage of the medium level M into the word line driver 12 or the word line WL. ), The read operation is performed at the voltage of the middle level (M).

그 후, 워드 라인 전압 변환 회로(13)는 워드 라인 방전 제어 신호(DCG)에 의해 워드 라인 전압 방전용 NMOS 트랜지스터(15)를 재차 온 시켜 워드 라인 전압을 재차 방전시킨다. 워드 라인 전압 변환 회로(13)는 워드 라인 전압이 저레벨(L)의 전압보다 내린 시점에 워드 라인 전압 방전용 NMOS 트랜지스터(15)를 오프시킨 다. 동시에, 워드 라인 전압 변환 회로(13)는 제 1 스위치 제어 신호(RDHBL)에 의해 제 1 스위치 트랜지스터(14L)를 온 시켜 저레벨(L)의 전압을 워드 라인 드라이버(12) 또는 워드 라인(WL)에 공급하는 것으로써, 저레벨(L)의 전압으로 읽기 동작을 실시한다. 이와 같이 제 2 실시예에 따른 동작을 실현할 수 있다.Thereafter, the word line voltage conversion circuit 13 turns on the word line voltage discharge NMOS transistor 15 again by the word line discharge control signal DCG to discharge the word line voltage again. The word line voltage conversion circuit 13 turns off the word line voltage discharge NMOS transistor 15 when the word line voltage falls below the low level (L) voltage. At the same time, the word line voltage conversion circuit 13 turns on the first switch transistor 14L by the first switch control signal RDHBL to supply the low level L voltage to the word line driver 12 or the word line WL. By supplying it to, the read operation is performed at a low level (L) voltage. In this manner, the operation according to the second embodiment can be realized.

본 발명은 불휘발성 반도체 메모리 장치에서 소정 레벨보다 높은 전압을 워드 라인에 공급하여 워드 라인 전압을 시동한 후 소정 레벨의 전압을 워드 라인에 공급하여 읽기를 실시한다. 또한 본 발명은 최초로 가장 높은 레벨의 전압을 워드 라인에 공급하여 읽기 동작을 실시한 후, 그 전압으로부터 방전에 의해 전압을 내려 다음 레벨에서 읽기 동작을 실시한다.In the nonvolatile semiconductor memory device, a voltage higher than a predetermined level is supplied to a word line to start a word line voltage, and then a voltage of a predetermined level is supplied to a word line for reading. In addition, the present invention first supplies a voltage of the highest level to a word line to perform a read operation, and then lowers the voltage by the discharge from the voltage to perform a read operation at the next level.

즉, 본 발명은 두 가지 실시예를 포함한다.That is, the present invention includes two embodiments.

첫 번째로, 불휘발성 반도체 메모리 장치는 제 1 레벨의 전압보다 높은 제 2 레벨의 전압을 워드 라인에 공급하기 위해 워드 라인 전압을 시동한다. 불휘발성 반도체 메모리 장치는 워드 라인에 제 2 레벨의 전압을 공급한다. 이후, 불휘발성 반도체 메모리 장치는 제 1 레벨의 전압을 워드 라인에 공급한다. 불휘발성 반도체 메모리 장치는 제 1 레벨의 전압이 워드 라인에 공급된 상태에서 읽기 동작을 수행한다. 각 레벨 전압의 시동(즉, 상승)하는 경우, 불휘발성 반도체 메모리 장치는 읽기를 위해 해당 레벨 전압 보다 높은 전압을 사용한다.First, the nonvolatile semiconductor memory device starts a word line voltage to supply a word line with a second level higher than that of the first level. The nonvolatile semiconductor memory device supplies a second level of voltage to a word line. Thereafter, the nonvolatile semiconductor memory device supplies a voltage of a first level to a word line. The nonvolatile semiconductor memory device performs a read operation with a voltage of a first level supplied to a word line. When starting (ie, rising) each level voltage, the nonvolatile semiconductor memory device uses a voltage higher than the level voltage for reading.

두 번째로, 불휘발성 반도체 메모리 장치는 제 3 레벨의 전압보다 낮은 제 4 전압을 워드 라인에 공급하기 위해 워드 라인 전압을 시동한다. 불휘발성 반도체 메모리 장치는 제 4 레벨의 전압을 워드 라인에 공급한다. 이후, 불휘발성 반도체 메모리 장치는 제 4 레벨의 전압을 워드 라인에 공급한다. 불휘발성 반도체 메모리 장치는 제 4 레벨의 전압이 워드 라인에 공급된 상태에서 읽기 동작을 수행한다. 각 레벨 전압을 시동(즉, 하강)하는 경우, 불휘발성 반도체 메모리 장치는 읽기를 위해 해당 레벨 전압보다 낮은 전압을 사용한다.Secondly, the nonvolatile semiconductor memory device starts up the word line voltage to supply a fourth voltage lower than the voltage of the third level to the word line. The nonvolatile semiconductor memory device supplies a fourth level of voltage to a word line. Thereafter, the nonvolatile semiconductor memory device supplies a fourth level of voltage to the word line. The nonvolatile semiconductor memory device performs a read operation in a state where a voltage of a fourth level is supplied to a word line. When starting (ie, decreasing) each level voltage, the nonvolatile semiconductor memory device uses a voltage lower than that level voltage for reading.

이와 같이 본 발명의 불휘발성 반도체 메모리 장치는 읽기 동작 시간의 감소를 위해 감지 구간(즉, 감지 시간) 이전에 해당 레벨의 전압보다 높은 전압으로 워드 라인 전압을 상승(일예로, 프리차지 구간)시키거나 낮은 전압으로 워드 라인 전압을 하강(일예로, 디스차지 구간)시킨다. 여기서 프리차지 구간은 워드 라인 전압이 프리차지되는 구간이고, 디스차지 구간은 워드 라인 전압이 디스차지되는 구간이다.As such, the nonvolatile semiconductor memory device of the present invention increases the word line voltage (for example, a precharge period) to a voltage higher than the voltage of the corresponding level before the detection period (that is, the detection time) to reduce the read operation time. Or lower the word line voltage to a lower voltage (eg, a discharge period). The precharge section is a section in which the word line voltage is precharged, and the discharge section is a section in which the word line voltage is discharged.

한편, 상기 스위치들을 제어하는 스위치 제어 신호들(RDHBL, RDHBM, RDHBH, RDHBZ)과 워드 라인 방전 제어 신호(DCG)는 불휘발성 반도체 메모리 장치의 전반적인 동작을 제어하는 제어 회로(미도시) 등에서 생성될 수 있다.Meanwhile, switch control signals RDHBL, RDHBM, RDHBH, and RDHBZ and word line discharge control signals DCG for controlling the switches may be generated by a control circuit (not shown) that controls the overall operation of the nonvolatile semiconductor memory device. Can be.

이와 같은 본 발명은 워드 라인 전압의 시동 시간을 빠르게 하여 읽기 동작의 고속화가 가능하다. 또한 본 발명은 충분한 마진을 가지고 읽기 동작이 가능해져, 레이아웃 면적의 증대를 초래하지 않는다.The present invention can speed up the read operation by increasing the startup time of the word line voltage. In addition, the present invention enables a read operation with sufficient margin, and does not cause an increase in layout area.

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications are possible without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the above-described embodiments, but should be defined by the equivalents of the claims of the present invention as well as the following claims.

도 1은 종래의 MLC를 이용했을 경우의 읽기 동작에서 워드 라인 전압의 파형도,1 is a waveform diagram of a word line voltage in a read operation when a conventional MLC is used.

도 2는 본 발명의 제 1 실시예를 설명하기 위한 파형도,2 is a waveform diagram for explaining a first embodiment of the present invention;

도 3은 발명의 제 1 실시예를 실현하기 위한 회로 구성도,3 is a circuit diagram for realizing a first embodiment of the invention;

도 4는 본 발명의 제 2 실시예를 설명하기 위한 파형도, 및4 is a waveform diagram for explaining a second embodiment of the present invention, and

도 5는 본 발명의 제 2 실시예를 실현하기 위한 회로 구성도이다.5 is a circuit diagram for realizing a second embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

WL: 워드 라인 BL: 비트선 WL: word line BL: bit line

11: MLC 12: 워드 라인 드라이버11: MLC 12: Word Line Driver

13: 워드 라인 전압 변환 회로13: word line voltage conversion circuit

14L, 14M, 14H, 14Z: 제 1 내지 제 4 스위치 트랜지스터14L, 14M, 14H, 14Z: first to fourth switch transistors

15: 워드 라인 전압 방전용 NMOS 트랜지스터15: NMOS transistor for word line voltage discharge

Claims (5)

워드 라인에 소정 레벨의 전압을 공급하여 읽기를 실시하는 불휘발성 반도체 메모리 장치의 읽기 방법에 있어서,A read method of a nonvolatile semiconductor memory device for reading by supplying a voltage of a predetermined level to a word line, 상기 소정 레벨보다 높은 전압을 상기 워드 라인에 공급하여 워드 라인 전압을 시동하는 단계;Starting a word line voltage by supplying a voltage higher than the predetermined level to the word line; 상기 소정 레벨의 전압을 상기 워드 라인에 공급하는 단계; 및Supplying the voltage of the predetermined level to the word line; And 상기 소정 레벨의 워드 라인 전압을 설정하고 읽기를 실시하는 단계를 포함하는 읽기 방법.Setting the word line voltage at the predetermined level and performing a read. 제 1 항에 있어서,The method of claim 1, 상기 불휘발성 반도체 메모리 장치는 저레벨, 중레벨, 고레벨의 전압을 워드 라인에 공급하여 읽기를 실시하는 멀티 레벨 셀이고,The nonvolatile semiconductor memory device is a multi-level cell for reading by supplying voltages of low, middle, and high levels to a word line, 상기 저레벨의 전압을 워드 라인에 공급하는 경우, 상기 중레벨의 전압을 워드 라인에 공급하여 워드 라인 전압을 시동한 후, 상기 저레벨의 전압을 상기 워드 라인에 공급하고,When the low level voltage is supplied to the word line, the medium level voltage is supplied to the word line to start a word line voltage, and then the low level voltage is supplied to the word line. 상기 중레벨의 전압을 워드 라인에 공급하는 경우, 상기 고레벨의 전압을 워드 라인에 공급하여 워드 라인 전압을 시동한 후, 상기 중레벨의 전압을 상기 워드 라인에 공급하고,When the medium level voltage is supplied to the word line, the high level voltage is supplied to the word line to start a word line voltage, and then the medium level voltage is supplied to the word line. 상기 고레벨의 전압을 워드 라인에 공급하는 경우, 상기 고레벨 보다 높은 전압을 워드 라인에 공급하여 워드 라인 전압을 시동한 후, 상기 고레벨의 전압을 상기 워드 라인에 공급하는 것을 특징으로 하는 읽기 방법.And when the high level voltage is supplied to the word line, a voltage higher than the high level is supplied to the word line to start a word line voltage, and then the high level voltage is supplied to the word line. 복수 레벨의 전압을 워드 라인에 차례로 공급하여 읽기를 실시하는 불휘발성 반도체 메모리 장치의 읽기 방법에 있어서,A read method of a nonvolatile semiconductor memory device in which a plurality of levels of voltage are sequentially supplied to a word line for reading. 가장 높은 레벨의 전압을 상기 워드 라인에 공급하여 읽기 동작을 실시하는 단계; 및Supplying a voltage of a highest level to the word line to perform a read operation; And 상기 워드 라인 전압을 방전시켜 한 단계 낮은 레벨의 전압보다 내려간 시점에, 상기 한 단계 낮은 레벨의 전압을 상기 워드 라인에 공급하여 읽기 동작을 실시하는 단계를 포함하는 읽기 방법.And discharging the word line voltage to supply a lower level voltage to the word line to perform a read operation when the word line voltage is discharged. 제 3 항에 있어서,The method of claim 3, wherein 상기 불휘발성 반도체 메모리 장치는 저레벨, 중레벨, 고레벨의 전압을 워드 라인에 공급하여 읽기를 실시하는 멀티 레벨 셀이고,The nonvolatile semiconductor memory device is a multi-level cell for reading by supplying voltages of low, middle, and high levels to a word line, 상기 고레벨의 전압을 상기 워드 라인에 공급하여 읽기 동작을 실시하고,A read operation is performed by supplying the high level voltage to the word line; 워드 라인 전압을 방전시켜 워드 라인 전압이 상기 중레벨의 전압보다 내려간 시점에 상기 중레벨의 전압을 상기 워드 라인에 공급하여 읽기 동작을 실시하고,When the word line voltage is discharged and the word line voltage falls below the middle level voltage, the middle line voltage is supplied to the word line to perform a read operation. 워드 라인 전압을 방전시켜 워드 라인 전압이 상기 저레벨의 전압보다 내려간 시점에 상기 저레벨의 전압을 상기 워드 라인에 공급하여 읽기 동작을 실시하는 것을 특징으로 하는 읽기 방법.And discharging a word line voltage to supply the low level voltage to the word line when the word line voltage is lower than the low level voltage to perform a read operation. 제 3 항과 제 4 항 중 어느 한 항에 있어서,The method according to any one of claims 3 and 4, 상기 워드 라인 전압의 방전은 상기 워드 라인에 접속된 NMOS 트랜지스터에 의해 행하여지는 것을 특징으로 하는 읽기 방법.And the discharge of said word line voltage is performed by an NMOS transistor connected to said word line.
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