KR20100066107A - 반도체 메모리 장치의 온도 감지 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 내부 온도를 감지하기 위해 반도체 메모리 장치 내부에 장착된 온도 감지 회로에 관한 것으로서, 내부 전압을 공급받아 온도에 비례하는 온도 비례 전류와 온도에 반비례하는 온도 상보 전류를 생성하는 밴드갭 전류 생성부; 및 상기 온도 비례 전류와 상기 온도 상보 전류에 응답하여 반도체 메모리 장치 내부의 온도를 나타내는 디지털 코드를 생성하는 아날로그/디지털 변환부;를 포함함을 특징으로 한다.

Description

반도체 메모리 장치의 온도 감지 회로{TEMPERATURE SENSING CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 반도체 메모리 장치의 내부 온도를 감지하기 위해 반도체 메모리 장치 내부에 장착된 온도 감지 회로에 관한 것이다.
일반적으로, 메모리 셀은 스위치 역할을 하는 트랜지스터와 전하(데이터)를 저장하는 캐패시터로 구성된다. 메모리 셀 내의 캐패시터에 전하가 있는가 없는가에 따라 데이터의 '하이', '로우'를 구분한다.
데이터의 저장은 캐패시터에 전하가 축적된 형태로 되어 있는 것이므로, 원리적으로는 전력의 소비가 없다. 그러나, MOS 트랜지스터의 PN 결합 등에 의한 누설전류로 인하여 저장된 초기의 전하량이 소멸하므로, 데이터가 소실될 수 있다. 이를 방지하기 위해서 데이터를 잃어버리기 전에 메모리 셀 내의 데이터를 읽어서 그 읽어낸 정보에 맞추어 다시금 정상적인 전하량으로 재충전하는 것이 필요하다.
이러한 셀 전하의 재충전 과정을 리프레쉬(refresh) 동작이라 부르며, 리프레쉬 동작의 필요에 기인하여 디램에서는 리프레쉬 전력이 소모된다. 보다 저전력 을 요구하는 배터리 오퍼레이티드 시스템(battery operated system)에서 전력 소모를 줄이는 것은 매우 중요하며 크리티컬(critical)한 이슈이다.
리프레쉬에 필요한 전력소모를 줄이는 시도 중 하나는 리프레쉬 주기를 온도에 따라 변화시키는 것이다. 디램에서의 데이터 보유 타임은 온도가 낮아질수록 길어지므로, 낮은 온도 영역에서는 리프레쉬 클럭의 주파수를 상대적으로 낮추어 주면 전력의 소모는 줄어들 수 있다. 따라서, 디램 내부에 온도를 정확하게 감지하고, 감지한 온도의 정보를 출력해 줄 수 있는 장치가 필요하다.
또한, 반도체 메모리 장치의 집적 레벨 및 동작 속도가 증가함에 따라 반도체 메모리 장치 자체에서 많은 열을 발생한다. 이렇게 발생한 열은 반도체 메모리 장치의 내부 온도를 상승시켜 정상적인 동작을 방해하고, 나아가 반도체 메모리 장치의 불량을 초래할 수 있다. 따라서, 반도체 메모리 장치의 온도를 정확하게 감지하고, 감지한 온도의 정보를 출력해 줄 수 있는 장치가 필요하다.
하지만, 종래의 반도체 메모리 장치의 온도 감지 회로는 외부 전압을 이용하여 반도체 메모리 장치의 온도에 따른 전류를 생성하고, 생성된 전류를 디지털 코드로 변환하여 출력하는 구성이므로, 레벨 변동이 심한 외부 전압에 의해 정확한 온도 감지가 어려운 문제점이 있다.
본 발명은 반도체 메모리 장치의 온도를 정확하게 감지할 수 있는 온도 감지 회로를 제공한다.
본 발명에 따른 반도체 메모리 장치의 온도 감지 회로는, 내부 전압을 공급받아 온도에 비례하는 온도 비례 전류와 온도에 반비례하는 온도 상보 전류를 생성하는 밴드갭 전류 생성부; 및 상기 온도 비례 전류와 상기 온도 상보 전류에 응답하여 반도체 메모리 장치 내부의 온도를 나타내는 디지털 코드를 생성하는 아날로그/디지털 변환부;를 포함함을 특징으로 한다.
상기 밴드갭 전류 생성부는, 상기 내부 전압을 공급받아 상기 온도 비례 전류를 생성하는 온도 비례 전류 생성부; 상기 내부 전압을 공급받아 제 1 온도 반비례 전류를 생성하는 제 1 온도 반비례 전류 생성부; 및 상기 내부 전압을 공급받아 상기 제 1 온도 반비례 전류에 비례하는 제 2 온도 반비례 전류를 생성하는 제 2 온도 반비례 전류 생성부;를 포함함이 바람직하다.
상기 제 1 온도 반비례 전류는 상기 반도체 메모리 장치의 최저 온도점을 설정하는데 이용되고, 상기 제 2 온도 반비례 전류는 상기 반도체 메모리 장치의 최고 온도점을 설정하는데 이용됨이 바람직하다.
상기 온도 비례 전류 생성부는, 상기 내부 전압이 공급되는 단에 연결되는 커런트 미러 구조의 제 1 및 제 2 트랜지스터; 상기 제 1 및 제 2 트랜지스터의 출 력의 전위차를 비교하고 상기 비교 결과로써 상기 제 1 및 제 2 트랜지스터를 제어하는 제 1 연산 증폭기; 상기 제 1 트랜지스터의 출력단과 접지 전압 단 사이에 직렬 연결되는 제 1 저항과 제 1 바이폴라 트랜지스터; 및 상기 제 2 트랜지스터의 출력단과 상기 접지 전압 단 사이에 연결되는 제 2 바이폴라 트랜지스터;를 포함함이 바람직하다.
상기 제 1 연산 증폭기의 반전 단자는 상기 제 1 트랜지스터의 출력단과 상기 제 1 바이폴라 트랜지스터 사이에 연결되고, 상기 제 1 연산 증폭기의 비반전 단자는 상기 제 2 트랜지스터의 출력단과 상기 제 1 저항 사이에 연결됨이 바람직하다.
상기 제 1 및 제 2 바이폴라 트랜지스터의 베이스는 상기 접지 전압 단에 연결되고, 상기 제 1 및 제 2 바이폴라 트랜지스터는 서로 다른 사이즈로 형성됨이 바람직하다.
상기 제 1 온도 반비례 전류 생성부는, 상기 내부 전압이 공급되는 단에 연결되는 커런트 미러 구조의 제 3 및 제 4 트랜지스터; 상기 제 3 트랜지스터의 출력과 상기 온도 비례 전류에 대응되는 전압 간의 전위차를 비교하고 상기 비교 결과로써 상기 제 3 및 제 4 트랜지스터를 제어하는 제 2 연산 증폭기; 상기 제 3 트랜지스터의 출력단과 상기 접지 전압 단 사이에 연결되는 제 2 저항; 및 상기 제 4 트랜지스터의 출력단과 상기 접지 전압 단 사이에 연결되는 제 5 트랜지스터;를 포함함이 바람직하다.
상기 제 2 연산 증폭기의 반전 단자는 상기 제 2 트랜지스터와 상기 제 1 저 항 사이에 연결되고, 상기 제 2 연산 증폭기의 비반전 단자는 상기 제 3 트랜지스터와 상기 제 2 저항 사이에 연결됨이 바람직하다.
상기 제 5 트랜지스터는 게이트가 상기 제 4 트랜지스터의 출력단에 연결되는 다이오드 특성을 갖는 트랜지스터임이 바람직하다.
상기 제 2 온도 반비례 전류 생성부는, 상기 내부 전압이 공급되는 단에 병렬로 연결되고 상기 제 1 및 제 2 연산 증폭기의 출력에 의해 각각 제어되는 제 6 및 제 7 트랜지스터; 상기 내부 전압이 공급되는 단과 상기 제 6 및 제 7 트랜지스터의 공통 출력단 사이에 연결되고 상기 제 2 연산 증폭기의 출력에 의해 제어되는 제 8 트랜지스터; 및 상기 제 8 트랜지스터의 출력단과 상기 접지 전압 단 사이에 연결되는 제 9 트랜지스터;를 포함함이 바람직하다.
상기 제 6 및 제 7 트랜지스터는 서로 다른 사이즈로 형성됨이 바람직하다.
상기 제 9 트랜지스터는 게이트가 상기 제 8 트랜지스터의 출력단에 연결되는 다이오드 특성을 갖는 트랜지스터임이 바람직하다.
본 발명은 내부 전압을 이용하여 반도체 메모리 장치의 온도에 따른 전류를 생성하는 온도 감지 회로를 제공함으로써, 반도체 메모리 장치의 온도를 정확하게 측정할 수 있는 효과가 있다.
본 발명은 내부 전압을 이용하여 반도체 메모리 장치 내부의 온도에 대응되는 전류를 생성하는 온도 감지 회로를 개시한다.
구체적으로, 도 1을 참조하면, 본 발명에 따른 반도체 메모리 장치의 온도 감지 회로는 밴드갭 전류 생성부(10)와 아날로그/디지털 변환부(20)를 포함한다.
밴드갭 전류 생성부(10)는 내부 전압 VINN을 이용하여 온도 변화에 비례하는 온도 비례 전류 I0와, 온도 변화에 반비례하는 온도 상보 전류 I1, I2를 생성하고, 아날로그/디지털 변환부(20)는 온도 상보 전류 I1, I2를 이용하여 온도 비례 전류 I0를 디지털 코드 THERMAL_CODE로 변환하여 출력한다. 여기서, 내부 전압 VINN은 반도체 메모리 장치의 내부에서 생성되는 전압으로서, 대표적으로 코어 전압 VCORE에 대응될 수 있다.
밴드갭 전류 생성부(10)는, 도 2에 도시된 바와 같이, 온도 비례 전류 생성부(12), 제 1 온도 상보 전류 생성부(14), 및 제 2 온도 상보 전류 생성부(16)를 포함한다.
온도 비례 전류 생성부(12)는 내부 전압 VINN을 공급받아 온도 비례 전류 I0를 생성한다. 이러한 온도 비례 전류 생성부(12)는 내부 전압 VINN이 공급되는 단에 연결되어 커런트 미러를 형성하는 두 PMOS 트랜지스터(P1,P2), 두 PMOS 트랜지스터(P1,P2)의 출력을 비교하고 상기 비교 결과로써 두 PMOS 트랜지스터(P1,P2)를 제어하는 연산 증폭기(OP1), 연산 증폭기(OP1)의 반전 단자(-)와 접지 전압 VSS단 사이에 연결되는 바이폴라 트랜지스터(Q1), 및 연산 증폭기(OP1)의 비반전 단자(+)와 접지 전압 VSS단 사이에 직렬로 연결되는 저항(R2)과 바이폴라 트랜지스터(Q1)를 포함하여 구성될 수 있다.
여기서, PMOS 트랜지스터(P1)는 내부 전압 VINN이 공급되는 단과 연산 증폭 기(OP1)의 반전 단자(-) 사이에 연결되고, PMOS 트랜지스터(P2)는 내부 전압 VINN이 공급되는 단과 연산 증폭기(OP1)의 비반전 단자(+) 사이에 연결되며, 두 PMOS 트랜지스터(P1,P2)의 게이트는 연산 증폭기(OP1)의 출력단에 공통으로 연결됨이 바람직하다. 그리고, 두 PMOS 트랜지스터(P1,P2)의 사이즈는 실질적으로 동일한 것이 바람직하다. 또한, 두 바이폴라 트랜지스터(Q1,Q2)의 베이스는 접지 전압 VSS단에 공통으로 연결되며, 바이폴라 트랜지스터(Q1)와 바이폴라 트랜지스터(Q2)의 사이즈 비는 1:M임이 바람직하다.
이러한 구성을 갖는 온도 비례 전류 생성부(12)는 PMOS 트랜지스터(P1)와 바이폴라 트랜지스터(Q1) 사이의 노드를 통해 아래의 수학식 1에 대응되는 온도 비례 전류 I0를 생성한다.
I0=VT*ln(M)/R2
수학식 1에서, 'VT'는 kT/q로 나타나는 온도 전압이다.
즉, 온도 비례 전류 생성부(12)는 현재 온도에 비례하는 전류 I0를 생성한다.
제 1 온도 상보 전류 생성부(14)는 내부 전압 VINN을 공급받아 온도 상보 전류 I1을 생성한다. 이러한 제 1 온도 상보 전류 생성부(14)는 내부 전압 VINN이 공급되는 단에 연결되어 커런트 미러를 형성하는 두 PMOS 트랜지스터(P3,P4), PMOS 트랜지스터(P3)의 출력단과 연산 증폭기(OP1)의 비반전 단자(+) 사이에 연결되는 연산 증폭기(OP2), 연산 증폭기(OP2)의 비반전 단자(+)와 접지 전압 VSS단 사이에 연결되는 저항(R2), 및 PMOS 트랜지스터(P4)의 일단과 접지 전압 VSS단 사이에 연결되는 NMOS 트랜지스터(N1)를 포함하여 구성될 수 있다.
여기서, 두 PMOS 트랜지스터(P3,P4)의 사이즈는 실질적으로 동일한 것이 바람직하다. 그리고, 연산 증폭기(OP2)의 비반전 단자(+)는 PMOS 트랜지스터(P3)와 저항(R2) 사이에 연결되고, 연산 증폭기(OP2)의 출력단은 두 PMOS 트랜지스터(P3,P4)의 게이트에 연결됨이 바람직하다. 또한, NMOS 트랜지스터(N1)의 게이트는 PMOS 트랜지스터(P4)의 출력단에 연결됨이 바람직하다.
이러한 구성을 갖는 제 1 온도 상보 전류 생성부(14)는 연산 증폭기(OP2)의 출력에 의한 PMOS 트랜지스터들(P3,P4)의 동작 제어와 NMOS 트랜지스터(N1)의 다이오드 특성에 의해 온도에 반비례하는 전류 I1을 생성한다.
제 2 온도 상보 전류 생성부(16)는 내부 전압 VINN이 공급되는 단에 병렬 연결되고 출력단이 서로 연결되는 두 PMOS 트랜지스터(P6,P7), 내부 전압 VINN이 공급되는 단과 두 PMOS 트랜지스터(P6,P7)의 공통 출력단 사이에 연결되는 PMOS 트랜지스터(P5), 및 PMOS 트랜지스터(P5)와 접지 전압 VSS단 사이에 연결되는 NMOS 트랜지스터(N2)를 포함하여 구성될 수 있다.
여기서, PMOS 트랜지스터(P5)는 두 PMOS 트랜지스터(P3,P4)와 실질적으로 동일한 사이즈를 갖고, 두 PMOS 트랜지스터(P6,P7)는 서로 다른 사이즈를 가지며, NMOS 트랜지스터(N2)는 NMOS 트랜지스터(N1)와 실질적으로 동일한 사이즈를 갖는 것이 바람직하다. 그리고, 두 PMOS 트랜지스터(P5,P6)의 게이트는 연산 증폭기(OP2)의 출력을 입력받고, PMOS 트랜지스터(P7)의 게이트는 연산 증폭기(OP1)의 출력을 입력받는다. 또한, NMOS 트랜지스터(N2)의 게이트는 두 PMOS 트랜지스터(P6,P7)의 공통 출력단에 연결된다.
상기 구성에서, 연산 증폭기(OP1)의 제어를 받는 PMOS 트랜지스터(P7)와 연산 증폭기(OP2)의 제어를 받는 PMOS 트랜지스터(P6)에 의해 a:b의 비를 갖는 전류 I0가 생성되고, 두 전류 aI0, bI0는 온도에 무관한 전류 ICONST로 출력된다.
그리고, PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N2)를 통해 두 PMOS 트랜지스터(P3,P4)에 흐르는 전류 I1와 실질적으로 동일한 값을 갖는 전류 I1가 생성되고, 두 전류 ICONST, I1이 합해져서 온도에 반비례하는 전류 I2가 생성된다.
도 2의 구성을 갖는 밴드갭 전류 생성부(10)에서 생성된 전류들 I0~I2은 도 3과 같은 파형을 갖는다.
도 3을 참조하면, 온도 비례 전류 I0는 온도 상승에 비례하여 전류 값이 상승하는 특징이 있고, 온도 상보 전류 I1은 온도 상승에 비례하여 전류 값이 하강하는 특징이 있으며, 온도 상보 전류 I2는 온도 상승에 비례하여 전류 값이 하강하되 온도 상보 전류 I1에 대비하여 더 큰 전류값을 갖는다.
이때, 온도 상보 전류 I2는 온도 상보 전류 I1과 온도에 무관한 전류 ICONST를 합한 값을 가지므로, 전류 값이 온도 상보 전류 I1에 평행하게 변화되는 특징이 있다.
그리고, 온도 비례 전류 I0와 온도 상보 전류 I1가 동일한 값을 가질 때의 온도 T1은 반도체 메모리 장치의 최저 온도로 세팅되고, 온도 비례 전류 I0와 온도 상보 전류 I2가 동일한 값을 가질 때의 온도 T2는 반도체 메모리 장치의 최고 온도 로 세팅됨이 바람직하다.
그리고, 두 온도 T1, T2 사이에 존재하는 온도 비례 전류 I0의 값이 아날로그/디지털 변환부(20)를 통해 디지털 코드 THERMAL_CODE로 변환되어 최종 출력된다.
이와 같이, 본 발명에 따른 반도체 메모리 장치의 온도 감지 회로는 외부 전압 VDD에 비해 전압 레벨 변동이 적은 내부 전압 VINN을 공급받아 온도에 따라 변화되는 전류들 I0~I2을 생성한다.
참고로, 외부 전압 VDD은 일반적으로 외부 환경에 따라 1.15V~1.55V의 변화량을 갖는 반면, 내부 전압 VINN인 코어 전압 VCORE은 외부 환경에 따라 1.1V~1.3V의 변화량을 갖는다.
이러한 내부 전압 VINN을 공급받아 전류들 I0~I2를 생성하는 경우 아날로그/디지털 변환부(20)를 통해 변환된 디지털 코드 THERMAL_CODE에 대응되는 온도가 실제 반도체 메모리 장치 내부의 온도와 크게 오차가 발생하지 않을 수 있는 효과가 있다.
도 1은 본 발명에 따른 반도체 메모리 장치의 온도 감지 회로를 나타내는 블럭도.
도 2는 도 1의 밴드갭 전류 생성부(10)의 구성을 나타내는 회로도.
도 3은 도 2의 밴드갭 전류 생성부(10)에서 출력되는 전류들 I0~I2의 온도에 따른 특성을 나타내는 파형도.

Claims (12)

  1. 내부 전압을 공급받아 온도에 비례하는 온도 비례 전류와 온도에 반비례하는 온도 상보 전류를 생성하는 밴드갭 전류 생성부; 및
    상기 온도 비례 전류와 상기 온도 상보 전류에 응답하여 반도체 메모리 장치 내부의 온도를 나타내는 디지털 코드를 생성하는 아날로그/디지털 변환부;를 포함함을 특징으로 하는 반도체 메모리 장치의 온도 감지 회로.
  2. 제 1 항에 있어서,
    상기 밴드갭 전류 생성부는,
    상기 내부 전압을 공급받아 상기 온도 비례 전류를 생성하는 온도 비례 전류 생성부;
    상기 내부 전압을 공급받아 제 1 온도 반비례 전류를 생성하는 제 1 온도 반비례 전류 생성부; 및
    상기 내부 전압을 공급받아 상기 제 1 온도 반비례 전류에 비례하는 제 2 온도 반비례 전류를 생성하는 제 2 온도 반비례 전류 생성부;를 포함하는 반도체 메모리 장치의 온도 감지 회로.
  3. 제 2 항에 있어서,
    상기 제 1 온도 반비례 전류는 상기 반도체 메모리 장치의 최저 온도점을 설 정하는데 이용되고, 상기 제 2 온도 반비례 전류는 상기 반도체 메모리 장치의 최고 온도점을 설정하는데 이용되는 반도체 메모리 장치의 온도 감지 회로.
  4. 제 2 항에 있어서,
    상기 온도 비례 전류 생성부는,
    상기 내부 전압이 공급되는 단에 연결되는 커런트 미러 구조의 제 1 및 제 2 트랜지스터;
    상기 제 1 및 제 2 트랜지스터의 출력의 전위차를 비교하고 상기 비교 결과로써 상기 제 1 및 제 2 트랜지스터를 제어하는 제 1 연산 증폭기;
    상기 제 1 트랜지스터의 출력단과 접지 전압 단 사이에 직렬 연결되는 제 1 저항과 제 1 바이폴라 트랜지스터; 및
    상기 제 2 트랜지스터의 출력단과 상기 접지 전압 단 사이에 연결되는 제 2 바이폴라 트랜지스터;를 포함하는 반도체 메모리 장치의 온도 감지 회로.
  5. 제 4 항에 있어서,
    상기 제 1 연산 증폭기의 반전 단자는 상기 제 1 트랜지스터의 출력단과 상기 제 1 바이폴라 트랜지스터 사이에 연결되고, 상기 제 1 연산 증폭기의 비반전 단자는 상기 제 2 트랜지스터의 출력단과 상기 제 1 저항 사이에 연결되는 반도체 메모리 장치의 온도 감지 회로.
  6. 제 4 항에 있어서,
    상기 제 1 및 제 2 바이폴라 트랜지스터의 베이스는 상기 접지 전압 단에 연결되고, 상기 제 1 및 제 2 바이폴라 트랜지스터는 서로 다른 사이즈로 형성되는 반도체 메모리 장치의 온도 감지 회로.
  7. 제 4 항에 있어서,
    상기 제 1 온도 반비례 전류 생성부는,
    상기 내부 전압이 공급되는 단에 연결되는 커런트 미러 구조의 제 3 및 제 4 트랜지스터;
    상기 제 3 트랜지스터의 출력과 상기 온도 비례 전류에 대응되는 전압 간의 전위차를 비교하고 상기 비교 결과로써 상기 제 3 및 제 4 트랜지스터를 제어하는 제 2 연산 증폭기;
    상기 제 3 트랜지스터의 출력단과 상기 접지 전압 단 사이에 연결되는 제 2 저항; 및
    상기 제 4 트랜지스터의 출력단과 상기 접지 전압 단 사이에 연결되는 제 5 트랜지스터;를 포함하는 반도체 메모리 장치의 온도 감지 회로.
  8. 제 7 항에 있어서,
    상기 제 2 연산 증폭기의 반전 단자는 상기 제 2 트랜지스터와 상기 제 1 저항 사이에 연결되고, 상기 제 2 연산 증폭기의 비반전 단자는 상기 제 3 트랜지스 터와 상기 제 2 저항 사이에 연결되는 반도체 메모리 장치의 온도 감지 회로.
  9. 제 7 항에 있어서,
    상기 제 5 트랜지스터는 게이트가 상기 제 4 트랜지스터의 출력단에 연결되는 다이오드 특성을 갖는 트랜지스터인 반도체 메모리 장치의 온도 감지 회로.
  10. 제 7 항에 있어서,
    상기 제 2 온도 반비례 전류 생성부는,
    상기 내부 전압이 공급되는 단에 병렬로 연결되고 상기 제 1 및 제 2 연산 증폭기의 출력에 의해 각각 제어되는 제 6 및 제 7 트랜지스터;
    상기 내부 전압이 공급되는 단과 상기 제 6 및 제 7 트랜지스터의 공통 출력단 사이에 연결되고 상기 제 2 연산 증폭기의 출력에 의해 제어되는 제 8 트랜지스터; 및
    상기 제 8 트랜지스터의 출력단과 상기 접지 전압 단 사이에 연결되는 제 9 트랜지스터;를 포함하는 반도체 메모리 장치의 온도 감지 회로.
  11. 제 10 항에 있어서,
    상기 제 6 및 제 7 트랜지스터는 서로 다른 사이즈로 형성되는 반도체 메모리 장치의 온도 감지 회로.
  12. 제 10 항에 있어서,
    상기 제 9 트랜지스터는 게이트가 상기 제 8 트랜지스터의 출력단에 연결되는 다이오드 특성을 갖는 트랜지스터인 반도체 메모리 장치의 온도 감지 회로.
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