KR20100061608A - 이종 접합 바이폴라 트랜지스터 및 그 형성 방법 - Google Patents
이종 접합 바이폴라 트랜지스터 및 그 형성 방법 Download PDFInfo
- Publication number
- KR20100061608A KR20100061608A KR1020080120193A KR20080120193A KR20100061608A KR 20100061608 A KR20100061608 A KR 20100061608A KR 1020080120193 A KR1020080120193 A KR 1020080120193A KR 20080120193 A KR20080120193 A KR 20080120193A KR 20100061608 A KR20100061608 A KR 20100061608A
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- electrode
- emitter
- collector
- base
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 238000007747 plating Methods 0.000 claims abstract description 15
- 238000000059 patterning Methods 0.000 claims abstract description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 25
- 230000001681 protective effect Effects 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 238000009713 electroplating Methods 0.000 claims description 5
- 239000011148 porous material Substances 0.000 claims description 4
- 239000003989 dielectric material Substances 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 13
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000010030 laminating Methods 0.000 abstract 1
- 239000010931 gold Substances 0.000 description 22
- 238000005530 etching Methods 0.000 description 13
- 229910052737 gold Inorganic materials 0.000 description 13
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 11
- 238000001312 dry etching Methods 0.000 description 10
- 239000010936 titanium Substances 0.000 description 10
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 238000001039 wet etching Methods 0.000 description 7
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 6
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 4
- 229910052697 platinum Inorganic materials 0.000 description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- -1 dielectric Polymers 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000009616 inductively coupled plasma Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010295 mobile communication Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910019142 PO4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 239000010953 base metal Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 description 1
- 239000010452 phosphate Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42304—Base electrodes for bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41708—Emitter or collector electrodes for bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
본 발명은 이종 접합 바이폴라 트랜지스터 및 그 형성 방법을 제공한다. 이 방법은 부컬렉터 패턴, 베이스 패턴, 에미터 패턴 및 에미터 캐핑 패턴을 포함하는 기판에 에미터 캐핑 패턴 상에 에미터 전극, 베이스 패턴 상에 베이스 전극, 부컬렉터 패턴 상에 컬렉터 전극을 형성하는 단계, 에미터 전극, 베이스 전극, 및 컬렉터 전극을 덮는 보호 절연막 및 제1 더미 패턴을 패터닝하여 에미터 전극, 베이스 전극, 및 컬렉터 전극을 노출하는 단계, 에미터 전극, 베이스 전극 및 컬렉터 전극을 전기적으로 분리하도록 제2 더미 패턴을 형성하는 단계, 제2 더미 패턴이 형성된 기판 상에 에미터 전극에 연결되는 에미터 전극 배선, 베이스 전극에 연결되는 베이스 전극 배선, 및 컬렉터 전극에 연결되는 컬렉터 전극 배선을 형성하는 단계; 및 제1 및 제2 더미 패턴을 제거하는 단계를 포함할 수 있다.
이종접합 바이폴라 트랜지스터, 도금, 정전용량, 전극 배선, 감광막, 케비티
Description
본 발명은 이종 접합 바이폴라 트랜지스터(heterojunction bipolar transistor:HBT) 및 그 형성 방법에 관한 것으로, 보다 상세하게는 전극 배선을 도금 공정하는 이종 접합 바이폴라 트랜지스터에 관한 것이다.
이종 접합 바이폴라 트랜지스터는 초고속 광대역 통신망 송수신 모듈의 트랜스임피던스 증폭기(TIA; Transimpedance Amplifier), 제한증폭기(Limiting Amplifier), 모듈레이터 드라이버(Modulator Driver) IC 및 MUX/DeMUX(Muliplexer/DeMultiplexer) 등의 전기 소자 IC에 사용되는 초고속 반도체 능동소자이다. 이종 접합 바이폴라 트랜지스터는 이동통신 단말기 또는 이동통신 인프라의 중계기용 전력증폭기로서도 널리 사용되고 있다. 이종 접합 바이폴라 트랜지스터의 기생 정전 용량(parasitic capacitance)은 초고속/초고주파 동작을 제약하고 있다.
본 발명이 해결하고자 하는 일 기술적 과제는 기생 정전용량을 감소시키는 이종 접합 바이폴라 트랜지스터를 제공하는 것이다.
본 발명이 해결하고자 하는 일 기술적 과제는 기생 정전용량을 감소시키는 이종 접합 바이폴라 트랜지스터의 형성 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 이종 접합 바이폴라 트랜지스터의 형성 방법은 부컬렉터 패턴, 베이스 패턴, 에미터 패턴 및 에미터 캐핑 패턴을 포함하는 기판에 상기 에미터 캐핑 패턴 상에 에미터 전극, 상기 베이스 패턴 상에 베이스 전극, 상기 부컬렉터 패턴 상에 컬렉터 전극을 형성하는 단계, 상기 에미터 전극, 상기 베이스 전극, 및 상기 컬렉터 전극을 덮는 보호 절연막 및 제1 더미 패턴을 패터닝하여 상기 에미터 전극, 상기 베이스 전극, 및 컬렉터 전극을 노출하는 단계, 상기 에미터 전극, 상기 베이스 전극 및 상기 컬렉터 전극을 전기적으로 분리하도록 제2 더미 패턴을 형성하는 단계, 상기 제2 더미 패턴이 형성된 기판 상에 상기 에미터 전극에 연결되는 에미터 전극 배선, 상기 베이스 전극에 연결되는 베이스 전극 배선, 및 상기 컬렉터 전극에 연결되는 컬렉터 전극 배선을 형성하는 단계; 및 상기 제1 및 제2 더미 패턴을 제거하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 더미 패턴 및 노출된 상기 에미터 전극, 베이스 전극 및 컬렉터 전극 상에 도금 시드층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 에미터 전극 배선, 베이스 전극 배선, 및 상기 컬렉터 전극 배선을 형성하는 단계는 전해 도금에 의하여 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 더미 패턴은 포토 레지스트를 이용하여 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 더미 패턴은 포토 레지스트를 이용하여 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 더미 패턴이 제거된 공간에 다공성 물질 또는 저유전체 물질을 채우는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 부컬렉터 패턴 상에 컬렉터 패턴을 더 포함하되, 상기 컬렉터 패턴의 측면은 상기 베이스 패턴의 측면과 정렬될 수 있다.
본 발명의 일 실시예에 따른 이종 접합 바이폴라 트랜지스터는 기판 상에 부컬렉터 패턴, 베이스 패턴, 에미터 패턴 및 에미터 캐핑 패턴, 상기 에미터 캐핑 패턴 상에 에미터 전극, 상기 베이스 패턴 상에 베이스 전극, 상기 부컬렉터 패턴 상에 컬렉터 전극, 및 상기 에미터 전극과 전기적으로 연결된 에미터 배선, 상기 배이스 전극과 전기적으로 연결된 베이스 전극 배선, 및 상기 컬렉터 전극과 전기적으로 연결된 컬렉터 전극 배선을 포함하되, 상기 에미터 전극 배선 과 상기 컬렉터 전극 사이에 제1 케비티가 제공되고, 상기 베이스 전극 배선과 상기 컬텍터 사이에 제2 케비티가 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 컬렉터 배선과 상기 기판 사이에 제3 케비티가 더 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 부컬렉터 패턴, 베이스 패턴, 에미터 패턴 및 에미터 캐핑 패턴의 측면에 배치된 보호 절연 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 베이스 전극 배선 및 상기 에미터 전극 배선은 균일한 두께를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 에미터 전극 배선의 하부 및 상기 베이스 전극 배선의 하부에 금속 시드층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 부컬렉터 패턴 상에 컬렉터 패턴을 더 포함하되, 상기 컬렉터 패턴의 측면은 상기 베이스 패턴의 측면과 정렬될 수 있다.
본 발명의 일 실시예에 따른 이종 접합 바이폴라 트랜지스터는 에미터 전극, 베이스 전극 및 컬렉터 전극의 전극 배선을 도금 공정을 이용하여 에어-브릿지 형태로 형성할 수 있다. 이에 따라, 전극들과 배선들 간에 빈 공간이 확보될 수 있다. 에미터-베이스 간, 에미터-컬렉터 간, 및 베이스-컬렉터 간의 기생 정전용량을 줄일 수 있어 소자의 AC 특성을 향상시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 이종 접합 바이폴라 트랜지스터는 도금 방법으로 형성되어, 전극 배선의 두께가 일정할 수 있다. 따라서, 전극 배선 두께의 얇아짐 또는 끊어짐 현상이 감소하여, 이종 접합 바이폴라 트랜지스터의 안정 성 및 신뢰성을 개선할 수 있다.
통상적인 이종 접합 바이폴라 트랜지스터는 에미터 전극 배선과 베이스 전극 간의 기생 정전용량, 에미터 전극 배선과 컬렉터 전극 간의 기생 정전용량, 베이스 전극 배선과 컬렉터 전극 간의 기생 정전용량을 가질 수 있다. 이 경우, 배선과 전극 사이에 보호 절연막이 개재하여, 상기 보호 절연막에 기인한 기생 정전 용량은 AC 특성을 저하시킨다.
한편, 소자의 단면 형상에서 급격한 단차가 발생하는 경우, 배선의 끊김 현상이 나타날 수 있다. 또한, 급격한 단차가 발생하는 측면(sidewall)에서 배선의 두께가 매우 얇아지는 현상이 발생할 수 있다. 상기 배선의 불량은 물리적인 연결의 끊김, 국부적 저항열 발생을 야기시켜 소자의 안정성을 저해시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 이종 접합 바이폴라 트랜지스터를 설명하는 평면도 및 단면도들이다. 도 1b는 도 1a의 I-I ' 선을 따라 자른 단면도이고, 도 1c는 도 1a의 II-II ' 선을 따라 자른 단면도이다.
도 1a 내지 도 1c를 참조하면, 이종 접합 바이폴라 트랜지스터는 기판(100) 상에 부컬렉터 패턴(subcollector pattern,110), 컬렉터 패턴(112), 베이스 패턴(120), 에미터 패턴(132) 및 에미터 캐핑 패턴(134)을 포함할 수 있다. 상기 에미터 캐핑 패턴(134) 상에 에미터 전극(136)이 배치되고, 상기 베이스 패턴(120) 상에 베이스 전극(122)이 배치되고, 상기 부컬렉터 패턴(110) 상에 컬렉터 전극(114)이 배치될 수 있다. 에미터 배선(162)은 상기 에미터 전극(136)과 전기적으로 연결될 수 있다. 베이스 전극 배선(164)은 상기 베이스 전극(122)과 전기적으로 연결될 수 있다. 컬렉터 전극 배선(166)은 상기 상기 컬렉터 전극(114)과 전기적으로 연결될 수 있다. 상기 에미터 전극 배선(162)과 상기 컬렉터 전극(114) 사이에 제1 케비피(152)가 개재될 수 있다. 상기 베이스 전극 배선(164)과 상기 컬텍터 전극(114)사이에 제2 케비피(154)가 개재될 수 있다. 상기 컬렉터 배선(166)과 상기 기판(100) 사이에 제3 케비티(156)가 개재될 수 있다.
상기 기판(100) 상에 상기 부컬렉터 패턴(110), 컬렉터 패턴(112), 베이스 패턴(120), 에미터 패턴(132), 및 에미터 캐핑 패턴(134)이 차례로 적층될 수 있다. 상기 컬렉터 패턴(112) 및 상기 베이스 패턴(120)의 측면은 서로 정렬될 수 있다. 상기 에미터 패턴(132) 및 상기 에미터 캐핑 패턴(134)의 측면은 서로 정렬될 수 있다. 상기 에미터 패턴(132) 및 상기 에미터 캐핑 패턴(134)은 상기 베이스 패턴 상에서 계단형상을 가질 수 있다. 상기 에미터 캐핑 패턴(134) 상에 에미터 전극(136)이 배치될 수 있다. 상기 컬렉터 패턴(112) 및 상기 베이스 패턴(120)은 상기 부컬렉터 패턴(110) 상에서 계단형상을 가질 수 있다.
상기 기판(100)은 GaAs 또는 InP 기판일 수 있다. 상기 에미터 캐핑 패턴(134), 베이스 패턴(120), 및 부컬렉터 패턴(110)은 InGaAs 계열의 물질일 수 있다. 상기 에미터 패턴(132) 및 컬렉터 패턴(112)은 InP 계열의 물질일 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 에미터 캐핑 패턴(134), 베이스 패턴(120), 및 부컬렉터 패턴(110)은 InP 계열의 물질일 수 있다. 상기 에미터 패턴(132) 및 컬렉터 패턴(112)은 InGaAs 계열의 물질일 수 있다.
상기 부컬렉터 패턴(110), 컬렉터 패턴(112), 베이스 패턴(120), 에미터 패턴(132) 및 에미터 캐핑 패턴(134)의 측면에 보호 절연 패턴(140)이 배치될 수 있다. 상기 보호 절연 패턴(140)은 상기 컬렉터 전극(114), 상기 베이스 전극(122), 및 상기 에미터 전극(136) 상으로 연장될 수 있다. 상기 컬렉터 전극(114), 상기 베이스 전극(122), 및 상기 에미터 전극(136)은 Ti/Pt/Au, Pt/Ti/Pt/Au, AuGe/Ni/Au 또는 Au/Ge/Ni/Pd/Au 중에서 적어도 하나를 포함할 수 있다.
상기 보호 절연 패턴(140)은 상기 에미터 전극(136), 상기 베이스 전극(122), 및 상기 컬렉터 전극(114)의 일부에서 제거되어, 에미터 전극 콘택홀(133), 베이스 전극 콘택홀(123), 및 컬렉터 전극 콘택홀(113)을 형성할 수 있다. 상기 보호 절연 패턴(140)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 실리콘 산화막 보다 낮은 유전율을 가진 물질 중에서 적어도 하나를 포함할 수 있다.
상기 컬렉터 전극 콘택홀(113)은 상기 컬렉터 전극 배선(166)으로 채워질 수 있다. 상기 컬렉터 전극 배선(166)은 상기 컬렉터 전극(114)과 전기적으로 연결될 수 있다. 상기 베이스 전극 콘택홀(123)은 상기 베이스 전극 배선(164)으로 채워질 수 있다. 상기 베이스 전극 배선(164)은 상기 베이스 전극(122)과 전기적으로 연결될 수 있다. 상기 에미터 전극 콘택홀(133)은 에미터 전극 배선(162)으로 채워질 수 있다. 상기 에미터 전극 배선(162)은 상기 에미터 전극(136)과 전기적으로 연결될 수 있다. 상기 베이스 전극 배선(164) 및 상기 에미터 전극 배선(162)은 균일한 두께를 가질 수 있다. 상기 베이스 전극 배선(164) 및 상기 에미터 전극 배선(162)은 전해 도금에 의하여 형성될 수 있다.
상기 제1 케비피 내지 제3 케비피(152,154,156)는 제1 더미 패턴(미도시)이 제거되어 형성될 수 있다. 상기 제1 케비피 내지 제3 케비피(152,154,156)는 다공성 물질 또는 저유전체 물질에 의하여 채워질 수 있다. 상기 에미터 전극 배선(162)의 하부 및 상기 베이스 전극 배선(164)의 하부에 금속 시드층(180)이 배치될 수 있다. 상기 금속 시드층(180)은 전해 도금의 시드층일 수 있다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 이종 접합 바이폴라 트랜지스터를 형성하는 형성 방법을 설명하는 도면들이다. 도 2a 내지 도 2h는 도 1a의 I-I' 선을 따라 자른 단면도들이다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 이종 접합 바이폴라 트랜지스터는 기판(100) 상에 부컬렉터층(110a), 컬렉터층(112a), 베이스층(120a), 에미 터층(132a), 에미터캐핑층(134a)을 차례로 적층할 수 있다. 상기 부컬렉터층(110a), 컬렉터층(112a), 베이스층(120a), 에미터층(132a) 및 에미터캐핑층(134a)은 순차적으로 성장된 에피택셜 (epitaxial)층일 수 있다. 상기 기판(100)은 GaAs 또는 InP 기판일 수 있다. 상기 에미터 캐핑층(134a), 베이스층(120a) 및 부컬렉터층(110a)은 InGaAs 계열의 물질일 수 있다. 상기 에미터층(132a) 및 컬렉터층(112a)은 InP 계열의 물질일 수 있다.
도 2b를 참조하면, 상기 에미터 캐핑층(134a) 상에 에미터 전극(136)을 형성할 수 있다. 상기 에미터 캐핑층(134a) 상에 형상 반전(image reversal) 리소그라피 기술을 이용하여 역경사(negative slope)를 갖는 포토 레지스트 패턴(미도시)이 형성될 수 있다. 상기 포토 레지스트 패턴 상에 에미터 메탈층(미도시)이 형성될 수 있다. 상기 에미터 메탈층은 증발 또는 스퍼터링 방법에 의하여 형성될 수 있다. 리프트 오프(lift off) 공정을 이용하여 상기 포토 레지스트 패턴이 제거되어, 상기 에미터 전극(136)이 형성될 수 있다. 상기 에미터 전극(136)은 Ti/Pt/Au, Pt/Ti/Pt/Au, AuGe/Ni/Au 또는 Au/Ge/Ni/Pd/Au 로 형성될 수 있다.
도 2c를 참조하면, 상기 에미터 전극(136) 및 상기 에미터 캐핑층(134a) 상에 포토 레지스트 패턴(미도시)을 형성할 수 있다. 상기 포토 레지스트 패턴을 식각 마스크로 상기 에미터 캐핑층(134a) 및 에미터층(132a)을 상기 베이스층(120a)이 노출되도록 식각되어, 에미티 캐핑 패턴(134) 및 에미터 전극(132)이 형성된다.상기 식각은 습식 식각 또는 건식 식각일 수 있다. 상기 건식 식각의 경우, 공정 가스는 BCl3, Cl2, CH4, CHF3, CCl4, SF6 중에서 적어도 하나를 포함할 수 있다. 상기 건식 식각은 축전 결합 플라즈마 장치 또는 유도 결합 플라즈마 장치를 사용할 수 있다. 상기 습식 식각의 경우, 식각 용액은 H3PO4, HCl, NH4OH, 및 H2O2 중에서 적어도 하나를 포함할 수 있다. InGaAs 계열의 상기 에미터 캐핑층은 “인산(H3PO4):과산화수소수(H2O2):물(H2O)”로 구성된 식각 용액(etchant)을 사용하여 식각될 수 있다. InP 계열의 상기 에미터층은 “염산(HCl):인산(H3PO4)”으로 구성된 식각 용액을 사용하여 식각될 수 있다. 상기 포토 레지스트 패턴은 선택적으로 제거될 수 있다.
도 2d를 참조하면, 상기 베이스층(120a) 상에 베이스 전극(122)을 형성할 수 있다. 상기 베이스층(120a) 상에 형상 반전(image reversal) 리소그라피 기술을 이용하여 역경사를 갖는 포토 레지스트 패턴(미도시)이 형성될 수 있다. 상기 포토 레지스트 패턴 상에 베이스 메탈층이 형성될 수 있다. 리프트 오프(lift off) 공정을 이용하여 상기 포토 레지스트 패턴이 제거되어, 상기 베이스 전극(122)이 형성될 수 있다. 상기 베이스 전극은 Ti/Pt/Au, Pt/Ti/Pt/Au, AuGe/Ni/Au 또는 Au/Ge/Ni/Pd/Au 로 형성될 수 있다. 상기 포토 레지스트 패턴은 선택적으로 제거될 수 있다.
도 2e를 참조하면, 상기 베이스 전극(122) 및 상기 에미터 전극(136) 상에 포토 레지스트 패턴(미도시)이 형성될 수 있다. 상기 포토 레지스트 패턴을 식각 마스크로 상기 베이스층(120a) 및 컬렉터층(112a)을 상기 부컬렉터층(110a)이 노출 되도록 식각되어, 베이스 패턴(120) 및 컬렉터 패턴(112)이 형성될 수 있다. 상기 식각은 습식 식각 또는 건식 식각일 수 있다. 상기 건식 식각의 경우, 공정 가스는 BCl3, Cl2, CH4, CHF3, CCl4, SF6 중에서 적어도 하나를 포함할 수 있다. 상기 건식 식각은 축전 결합 플라즈마 장치 또는 유도 결합 플라즈마 장치를 사용할 수 있다. 상기 습식 식각의 경우, 식각 용액은 H3PO4, HCl, NH4OH, 및 H2O2 중에서 적어도 하나를 포함할 수 있다. InGaAs 계열의 상기 베이스층은 “인산(H3PO4):과산화수소수(H2O2):물(H2O)”로 구성된 식각 용액(etchant)을 사용하여 식각될 수 있다. InP 계열의 상기 컬렉터층은 “염산(HCl):인산(H3PO4)”으로 구성된 식각 용액을 사용하여 식각될 수 있다. 상기 포토 레지스트 패턴은 선택적으로 제거될 수 있다.
도 2f를 참조하면, 상기 부컬렉터층(110a) 상에 콜렉터 전극(114)이 형성될 수 있다. 상기 부컬텍터층(110a) 상에 형상 반전(image reversal) 리소그라피 기술을 이용하여 역경사를 갖는 포토 레지스트 패턴(미도시)이 형성될 수 있다. 상기 포토 레지스트 패턴 상에 컬렉터 메탈층이 형성될 수 있다. 리프트 오프(lift off) 공정을 이용하여 상기 포토 레지스트 패턴이 제거되어, 상기 컬렉터 전극(114)이 형성될 수 있다. 상기 컬렉터 전극은 Ti/Pt/Au, Pt/Ti/Pt/Au, AuGe/Ni/Au 또는 Au/Ge/Ni/Pd/Au 로 형성될 수 있다.
도 2g를 참조하면, 상기 컬렉터 전극(114), 상기 베이스 전극(122), 및 상기 에미터 전극(136) 상에 포토 레지스트 패턴(미도시)이 형성될 수 있다. 상기 포토 레지스트 패턴을 식각 마스크로 부컬렉터층(110a)을 상기 기판(100)이 노출되도 록 식각되어, 부컬렉터 패턴(110)이 형성될 수 있다. 상기 식각은 습식 식각 또는 건식 식각일 수 있다. 상기 건식 식각의 경우, 공정 가스는 BCl3, Cl2, CH4, CHF3, CCl4, SF6 중에서 적어도 하나를 포함할 수 있다. 상기 건식 식각은 축전 결합 플라즈마 장치 또는 유도 결합 플라즈마 장치를 사용할 수 있다. 상기 습식 식각의 경우, 식각 용액은 H3PO4, HCl, NH4OH, 및 H2O2 중에서 적어도 하나를 포함할 수 있다. InGaAs 계열의 상기 부컬렉터층은 “인산(H3PO4):과산화수소수(H2O2):물(H2O)”로 구성된 식각 용액(etchant)을 사용하여 식각될 수 있다. 상기 포토 레지스트 패턴은 선택적으로 제거될 수 있다.
도 2h를 참조하면, 상기 에미터 전극(136), 베이스 전극(122), 및 컬렉터 전극(114)이 형성된 기판(100) 전면에 보호 절연막(140a)이 형성될 수 있다. 상기 보호 절연막(140a)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다. 상기 실리콘 질화막은 SiH4 및 NH3 등의 반응기체를 사용하여 플라즈마 도움 화학 기상증착법(Plasma Enhanced Chemical Vapor Deposition:PECVD) 방법을 이용하여 증착할 수 있다. 상기 보호 절연막(140a)은 상기 기판(100) 상에 콘퍼멀(conformal)하게 형성될 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 이종 접합 바이폴라 트랜지스터의 형성 방법을 설명하는 도면들이다. 도 3a는 도 1a의 I-I'선을 따라 자른 단면도이고, 도 3b는 도 1a의 II-II'선을 따라 자른 단면도이다.
도 3a 및 도 3b를 참조하면, 상기 기판(100) 상에 제1 더미 패턴(172)을 형성한다. 상기 제1 더미 패턴(172)은 상기 에미터 전극(136), 상기 베이스 전극(122), 및 상기 컬렉터 전극(114)의 일부 상에서 제거될 수 있다. 또한, 상기 제1 더미 패턴(172)은 상기 이종 접합 바이폴라 트랜지스터가 배치되는 소자 영역(미도시) 이외 상기 기판(100) 상에서 제거될 수 있다. 상기 제1 더미 패턴(172)은 포토 레지스트, 유전체, 폴리이미드, 아크릴 중 적어도 하나를 포함할 수 있다. 상기 제1 더미 패턴(172)은 예비 에미터 콘택홀(133a), 예비 베이스 콘택홀(123a), 및 예비 컬렉터 콘택홀(113a)을 포함할 수 있다. 상기 예비 에미터 콘택홀(133a)은 상기 에미터 전극 상에 배치될 수 있다. 상기 예비 베이스 콘택홀(123a)은 상기 베이스 전극(122) 상에 배치될 수 있다. 상기 예비 컬렉터 콘택홀(113a)은 상기 컬렉터 전극(114) 상에 배치될 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 이종 접합 바이폴라 트랜지스터의 형성 방법을 설명하는 도면들이다. 도 4a는 도 1a의 I-I'선을 따라 자른 단면도이고, 도 4b는 도 1a의 II-II'선을 따라 자른 단면도이다.
도 4a 및 도 4b를 참조하면, 상기 제1 더미 패턴(172)을 식각 마스크로 상기 보호 절연막(140a)을 패터닝하여, 에미터 콘택홀(133), 베이스 콘택홀(123), 및 컬렉터 콘택홀(113)을 형성할 수 있다. 상기 에미터 콘택홀(133)은 상기 에미터 전극(132)을 노출할 수 있다. 상기 베이스 콘택홀(123)은 상기 베이스 전극(136)을 노출할 수 있다. 상기 컬렉터 콘택홀(113)은 상기 컬렉터 전극(114)을 노출할 수 있다.
상기 제1 더미 패턴(172)을 식각 마스크로 상기 보호 절연막(140a)의 패터닝하여 보호 절연 패턴(140)을 형성할 수 있다. 상기 패터닝은 CF 계열의 반응기체를 이용한 건식 식각일 수 있다. 상기 패터닝은 상기 보호 절연막의 단면이 기판에 대하여 정경사(positive slope)를 가지는 이방성 식각일 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 이종 접합 바이폴라 트랜지스터의 형성 방법을 설명하는 도면들이다. 도 5a는 도 1a의 I-I'선을 따라 자른 단면도이고, 도 5b는 도 1a의 II-II'선을 따라 자른 단면도이다.
도 5a 및 도 5b를 참조하면, 추후 도금 공정에서 전기적 연결을 위해 사용되도록 도금 시드층(180)이 상기 기판(100) 전면에 형성될 수 있다. 상기 도금 시드층(180)은 Ti/Ni/Au의 적층 구조를 가질 수 있다. 상기 도금 시드층의 타이타늄의 두께는 2 ~ 3 nm 일 수 있다. 상기 도금 시드층의 니켈의 두께는 7 ~ 20 nm 일 수 있다. 상기 상기 도금 시드층의 금의 두께는 1.5 ~ 3 nm 일 수 있다. 상기 도금 시드층(180)의 낮은 두께로 인해, 추후 제1 더미 패턴(172)을 제거하는 공정에서 상기 도금 시드층(180)은 쉽게 제거될 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 이종 접합 바이폴라 트랜지스터의 형성 방법을 설명하는 도면들이다. 도 6a는 도 1a의 I-I'선을 따라 자른 단면도이고, 도 6b는 도 1a의 II-II'선을 따라 자른 단면도이다.
도 6a 및 도 6b를 참조하면, 상기 시드 도금층(180)이 형성된 기판 상에 제2 더미 패턴(192)을 형성한다. 상기 제2 더미 패턴(192)은 도금되지 않을 영역을 정의할 수 있다. 상기 제2 더미 패턴(192)이 배치되지 않는 부분에 전극 배선들(미도 시)이 배치될 수 있다. 상기 제2 더미 패턴(192)은 포토 레지스트, 유전체, 폴리이미드, 및 아크릴 중에서 적어도 하나를 포함할 수 있다. 상기 제2 더미 패턴(192)의 두께는 상기 제1 더미 패턴(172)의 두께보다 클 수 있다. 예를 들어, 상기 제1 더미 패턴의 두께는 1 ~ 1.5 ㎛일 수 있고, 상기 제2 더미 패턴의 두께는 3 ~ 4㎛ 일 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 이종 접합 바이폴라 트랜지스터의 형성 방법을 설명하는 도면들이다. 도 7a는 도 1a의 I-I'선을 따라 자른 단면도이고, 도 7b는 도 1a의 II-II'선을 따라 자른 단면도이다.
도 7a 및 도 7b를 참조하면, 상기 제2 더미 패턴(192)이 형성된 기판(100) 상에 전해 도금 방법으로 에미터 전극 배선(162), 베이스 전극 배선(164), 및 컬렉터 전극 배선(166)을 형성할 수 있다. 상기 전극 배선들(162,164,166)은 상기 제2 더미 패턴(192)이 형성되지 않은 영역에 형성될 수 있다. 상기 전극 배선들(162,164,166)은 단차에 불구하고 노출된 상기 금속 시드층(180) 상에서 일정한 두께를 가질 수 있다. 따라서, 단차에 기인한 상기 컬렉터 패턴(112) 등의 측면(sidewall)에서 상기 전극 배선들(162,164,166)의 끊어짐 또는 얇아짐의 문제는 해결될 수 있다.
다시 도 1b 및 도 1c를 참조하면, 상기 제1 더미 패턴(172), 및 상기 제2 더미 패턴(192)은 선택적 습식 식각에 의하여 제거되어, 제1 케비티(152), 제2 케비티(154) , 및 제3 케비티(156)를 형성할 수 있다. 상기 제1 케비티(152), 제2 케비티(154), 및 제3 케비티(156)는 빈 공간일 수 있다. 상기 제1 케비티(152)는 상기 에미터 전극 배선(162)과 상기 컬렉터 전극(114) 사이에 배치될 수 있다.
상기 제2 케비티(154)은 상기 베이스 전극 배선(164)과 상기 컬렉터 전극(114) 사이에 배치될 수 있다. 상기 제3 케비티(156)는 상기 컬렉터 전극 배선과 상기 기판(100) 사이에 배치될 수 있다. 상기 제2 더미 패턴(192) 하부의 상기 금속 시드층(180)은 얇은 두께로 인해 아세톤 스프레이 등의 방법에 의해 약간의 충격이 가해지면 쉽게 제거될 수 있다.
결과적으로, 상기 제1 케비티(152)는 상대적으로 낮은 에미터-컬렉터 간 기생 정전용량을 제공할 수 있다. 상기 제2 케비티(154)는 상대적으로 낮은 베이스-컬렉터 간 기생 정전용량을 나타내게 된다. 상기 제3 케비티(156)는 상대적으로 낮은 기판-컬렉터 간 기생 정전용량을 제공할 수 있다.
본 발명의 변형된 실시예에 따르면, 상 제1 케비티(152), 제2 케비티(154), 및 제3 케비티(156)는 다공성 물질 또는 유전상수가 작은 물질로 채워질 수 있다.
본 발명의 일 실시예에 따른 이종 접합 바이폴라 트랜지스터는 전극 배선들에 의해 발생하는 기생 정전용량을 감소시킬 수 있다. 따라서, 상기 트랜지스터는 속도 및 AC 특성을 향상시킬 수 있다.
이상, 상세한 설명과 도면을 통해 본 발명의 최적 실시 예를 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 이종 접합 바이폴라 트랜지스터를 설명하는 평면도 및 단면도들이다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 이종 접합 바이폴라 트랜지스터를 형성하는 형성 방법을 설명하는 도면들이다.
도 3a 및 도 7a는 도 1a의 I-I'에 따라 자른 단면도들이다.
도 3b 및 도 7b는 도 1a의 II-II'에 따라 자른 단면도들이다.
Claims (13)
- 부컬렉터 패턴, 베이스 패턴, 에미터 패턴 및 에미터 캐핑 패턴을 포함하는 기판에 상기 에미터 캐핑 패턴 상에 에미터 전극, 상기 베이스 패턴 상에 베이스 전극, 상기 부컬렉터 패턴 상에 컬렉터 전극을 형성하는 단계;상기 에미터 전극, 상기 베이스 전극, 및 상기 컬렉터 전극을 덮는 보호 절연막 및 제1 더미 패턴을 패터닝하여 상기 에미터 전극, 상기 베이스 전극, 및 컬렉터 전극을 노출하는 단계;상기 에미터 전극, 상기 베이스 전극 및 상기 컬렉터 전극을 전기적으로 분리하도록 제2 더미 패턴을 형성하는 단계;상기 제2 더미 패턴이 형성된 기판 상에 상기 에미터 전극에 연결되는 에미터 전극 배선, 상기 베이스 전극에 연결되는 베이스 전극 배선, 및 상기 컬렉터 전극에 연결되는 컬렉터 전극 배선을 형성하는 단계; 및상기 제1 및 제2 더미 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 이종 접합 바이폴라 트랜지스터의 형성 방법.
- 제1 항에 있어서,상기 제1 더미 패턴 및 노출된 상기 에미터 전극, 베이스 전극 및 컬렉터 전극 상에 도금 시드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이종 접합 바이폴라 트랜지스터의 형성 방법.
- 제1 항에 있어서,상기 에미터 전극 배선, 베이스 전극 배선, 및 상기 컬렉터 전극 배선을 형성하는 단계는 전해 도금에 의하여 형성되는 것을 특징으로 하는 이종 접합 바이폴라 트랜지스터의 형성 방법.
- 제1 항에 있어서,상기 제1 더미 패턴은 포토 레지스트를 이용하여 형성하는 것을 특징으로 하는 이종 접합 바이폴라 트랜지스터의 형성 방법.
- 제1 항에 있어서,상기 제2 더미 패턴은 포토 레지스트를 이용하여 형성하는 것을 특징으로 하는 이종 접합 바이폴라 트랜지스터의 형성 방법.
- 제1 항에 있어서,상기 제1 및 제2 더미 패턴이 제거된 공간에 다공성 물질 또는 저유전체 물질을 채우는 단계를 더 포함하는 것을 특징으로 하는 이종 접합 바이폴라 트랜지스터의 형성 방법.
- 제1 항에 있어서,상기 부컬렉터 패턴 상에 컬렉터 패턴을 더 포함하되,상기 컬렉터 패턴의 측면은 상기 베이스 패턴의 측면과 정렬되는 것을 특징으로 하는 이종 접합 바이폴라 트랜지스터의 형성 방법.
- 기판 상에 부컬렉터 패턴, 베이스 패턴, 에미터 패턴 및 에미터 캐핑 패턴;상기 에미터 캐핑 패턴 상에 에미터 전극, 상기 베이스 패턴 상에 베이스 전극, 상기 부컬렉터 패턴 상에 컬렉터 전극; 및상기 에미터 전극과 전기적으로 연결된 에미터 배선, 상기 배이스 전극과 전기적으로 연결된 베이스 전극 배선, 및 상기 컬렉터 전극과 전기적으로 연결된 컬렉터 전극 배선을 포함하되,상기 에미터 전극 배선 과 상기 컬렉터 전극 사이에 제1 케비티가 제공되고, 상기 베이스 전극 배선과 상기 컬텍터 사이에 제2 케비티가 제공되는 것을 특징으로 하는 이종 접합 바이폴라 트랜지스터.
- 제 8항에 있어서,상기 컬렉터 배선과 상기 기판 사이에 제3 케비티가 더 제공되는 것을 특징으로 하는 이종 접합 바이폴라 트랜지스터.
- 제 8항에 있어서,상기 부컬렉터 패턴, 베이스 패턴, 에미터 패턴 및 에미터 캐핑 패턴의 측면 에 배치된 보호 절연 패턴을 더 포함하는 것을 특징으로 하는 이종 접합 바이폴라 트랜지스터.
- 제 8항에 있어서,상기 베이스 전극 배선 및 상기 에미터 전극 배선은 균일한 두께를 가지는 것을 특징으로 하는 이종 접합 바이폴라 트랜지스터.
- 제 8 항에 있어서,상기 에미터 전극 배선의 하부 및 상기 베이스 전극 배선의 하부에 금속 시드층을 더 포함하는 것을 특징으로 하는 이종 접합 바이폴라 트랜지스터.
- 제8 항에 있어서,상기 부컬렉터 패턴 상에 컬렉터 패턴을 더 포함하되,상기 컬렉터 패턴의 측면은 상기 베이스 패턴의 측면과 정렬되는 것을 특징으로 하는 이종 접합 바이폴라 트랜지스터의 형성 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080120193A KR20100061608A (ko) | 2008-11-29 | 2008-11-29 | 이종 접합 바이폴라 트랜지스터 및 그 형성 방법 |
| US12/463,011 US20100133586A1 (en) | 2008-11-29 | 2009-05-08 | Heterojunction bipolar transistor and method of forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080120193A KR20100061608A (ko) | 2008-11-29 | 2008-11-29 | 이종 접합 바이폴라 트랜지스터 및 그 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100061608A true KR20100061608A (ko) | 2010-06-08 |
Family
ID=42221974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080120193A KR20100061608A (ko) | 2008-11-29 | 2008-11-29 | 이종 접합 바이폴라 트랜지스터 및 그 형성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20100133586A1 (ko) |
| KR (1) | KR20100061608A (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015104967A1 (ja) | 2014-01-10 | 2015-07-16 | 株式会社村田製作所 | 半導体装置 |
| JP2021048250A (ja) * | 2019-09-18 | 2021-03-25 | 株式会社村田製作所 | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5682046A (en) * | 1993-08-12 | 1997-10-28 | Fujitsu Limited | Heterojunction bipolar semiconductor device and its manufacturing method |
| US5793067A (en) * | 1995-11-27 | 1998-08-11 | Mitsubishi Denki Kabushiki Kaisha | Hybrid transistor structure with widened leads for reduced thermal resistance |
| US6812810B2 (en) * | 2002-06-19 | 2004-11-02 | Intel Corporation | Bridges for microelectromechanical structures |
| US6998320B2 (en) * | 2003-04-23 | 2006-02-14 | Triquint Semiconductor, Inc. | Passivation layer for group III-V semiconductor devices |
| US7190046B2 (en) * | 2004-03-29 | 2007-03-13 | International Business Machines Corporation | Bipolar transistor having reduced collector-base capacitance |
-
2008
- 2008-11-29 KR KR1020080120193A patent/KR20100061608A/ko not_active Application Discontinuation
-
2009
- 2009-05-08 US US12/463,011 patent/US20100133586A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20100133586A1 (en) | 2010-06-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100459067C (zh) | 导电性半导体衬底上的电极焊盘 | |
| US7679105B2 (en) | Hetero junction bipolar transistor and method of manufacturing the same | |
| CN102460687B (zh) | 层叠配线基板 | |
| JP2007165393A (ja) | 半導体光素子 | |
| KR20100061608A (ko) | 이종 접합 바이폴라 트랜지스터 및 그 형성 방법 | |
| KR101035393B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| JP5297892B2 (ja) | 光半導体装置、及びその製造方法 | |
| US20070243689A1 (en) | Semiconductor device having semiconductor and base contact pad mesa portions | |
| US6211008B1 (en) | Method for forming high-density high-capacity capacitor | |
| JP2000349088A (ja) | 半導体装置及びその製造方法 | |
| CN114823486A (zh) | 半导体结构的形成方法 | |
| KR100860073B1 (ko) | 측벽을 이용한 이종접합 바이폴라 트랜지스터 제조방법 | |
| KR100497840B1 (ko) | 이종접합 바이폴라 트랜지스터의 제조방법, 그에 의해제조된 이종접합 바이폴라 트랜지스터 | |
| JP3987029B2 (ja) | 半導体光素子の製造方法および半導体光素子 | |
| CN217062066U (zh) | 一种晶体三极管芯片和电子器件 | |
| CN113809002A (zh) | 半导体器件及其制作方法 | |
| CN108155098A (zh) | 双极晶体管的制作方法 | |
| US20230083344A1 (en) | Process for fabricating a semiconductor diode via wet and dry etches | |
| JP3737274B2 (ja) | 半導体装置の製造方法およびエッチング方法 | |
| JP4783601B2 (ja) | 光電子集積回路とその製造方法 | |
| US8502328B2 (en) | Micro electronic mechanical system structure | |
| KR20050057398A (ko) | 반도체 디바이스 제조 방법 및 반도체 디바이스 | |
| JP2015023236A (ja) | 半導体装置 | |
| US20080242096A1 (en) | Method for preparing bottle-shaped deep trenches | |
| JP2007180272A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |