KR20100060893A - 비휘발성 기억 소자 및 그 형성방법 - Google Patents
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Abstract
비휘발성 기억 소자 및 그 형성방법을 제공한다. 기판 상에 형성되어 활성영역을 한정하는 소자분리막, 상기 기판 상에 제공되는 터널 절연막, 상기 터널 절연막 상에 제공되고 측벽에 요철이 형성된 플로팅 게이트를 포함한다.
비휘발성 기억 소자, 커플링율, 플로팅게이트, 중첩면적, 요철 형태
Description
본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 보다 상세히는 플로팅 게이트를 갖는 비휘발성 기억 소자 및 그 형성방법에 관한 것이다.
비 휘발성 기억 소자는 외부의 전원 공급이 중단될지라도, 저장된 데이터들을 그대로 유지하는 특성을 갖는다. 플로팅 게이트를 갖는 플래시 기억 소자는 비휘발성 기억 소자의 대표적인 예이다. 상기 플래시 기억 소자는 프로그램 및 소거가 가능한 이피롬(Erasable Programmable Read Only Memory: EPROM)과 전기적으로 프로그램 및 소거가 가능한 이이피롬(Electrically Erasable Programmable Read Only Memory: EEPROM)의 장점을 조합하여 개발된 고집적 장치이다. 상기 플래시 기억 소자는 노아형(NOR type)과 낸드형(NAND type)으로 구분될 수 있다. 상기 플래시 기억 소자는 플로팅 게이트 내에 전하들을 저장하거나 플로팅 게이트로부터 전하들을 방출함으로써, 논리"0" 또는 논리"1"의 데이타를 저장할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 커플링 비율을 증가하여 낮은 동작 전압에서 작동할 수 있는 비휘발성 기억 소자 및 그 형성방법을 제공하는 데 있다.
상술한 기술적 과제들을 해결하기 위한 비휘발성 기억 소자를 제공한다. 이 비휘발성 기억 소자는 기판 상에 형성되어 활성영역을 한정하는 소자분리막, 상기 기판 상에 제공되는 터널 절연막, 상기 터널 절연막 상에 제공되고 측벽에 요철이 형성된 플로팅 게이트를 포함한다.
일 실시예에 따르면, 상기 플로팅 게이트는 1 이상의 제 1 도전 패턴과 1 이상의 제 2 도전 패턴이 교대로 제공되고, 상기 제 1 도전 패턴의 폭은 상기 제 2 도전 패턴보다 더 크다.
상술한 기술적 과제들을 해결하기 위한 비휘발성 기억 소자의 형성방법을 제공한다. 이 방법은 기판 상에 터널 절연막을 형성하는 것, 상기 터널 절연막 상에 폴리 실리콘층을 형성하는 것, 상기 폴리실리콘층을 식각하여 예비 도전패턴을 형성하는 것, 상기 예비 도전패턴을 등방 식각하여 측벽에 요철을 갖는 예비 플로팅 게이트를 형성하는 것을 포함하고, 상기 예비 도전패턴은 1 이상의 제 1 예비도전패턴과 1 이상의 제 2 예비도전패턴이 교대로 적층된다.
일 실시예에 따르면, 상기 제 1 예비도전패턴은 에칭저항성 물질로 도핑된 폴리 실리콘이고, 상기 제 2 예비도전패턴은 에칭저항성 물질로 도핑되지 않은 폴리 실리콘이다.
플로팅 게이트와 층간 절연막의 접촉 면적을 증가시킴으로써 커플링 비를 향상시켜 동작 전압을 낮출 수 있다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판 "상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 비휘발성 기억 소자 및 그 제조 방법에 대해 상세히 설명하기로 한다.
도 1을 참조하여, 기판(100) 상에 터널 절연막(120)이 형성된다. 상기 기판(100)은 실리콘 표면을 가지는 임의의 반도체 근거 구조(semiconductor based structure)를 포함할 수 있다. 이와 같은 반도체 근거 구조는 실리콘, 절연막 상의 실리콘(SOI), 또는 반도체 구조에 지지되는 실리콘 에피탁시얼층을 의미할 수 있다. 상기 터널 절연막(120)은 실리콘 산화막, 특히, 열산화막으로 형성할 수 있 다.
도 2를 참조하여, 상기 터널 절연막(120) 상에 제 1 도전막(130)이 형성된다. 상기 제 1 도전막(130)은 n형 또는 p형 불순물로 도핑된 폴리 실리콘일 수 있다. 상기 제 1 도전막(130)은 화학적 기상증착(Chemical vapor deposition: CVD)에 의해 형성될 수 있다. 상기 CVD 공정 동안, 에칭 저항성 물질을 공급하여 에칭 저항성 물질을 함유한 폴리 실리콘이 형성될 수 있다. 상기 에칭 저항성 물질은 탄소(C)일 수 있다. 일 예로, 상기 에칭 저항성 물질의 공급은 CVD 공정에서 C2H4 가스를 공급하여 이루어질 수 있다. 상기 에칭 저항성 물질의 공급량은 이하 언급될 등방성 식각에 대한 상기 폴리 실리콘의 에칭 저항성을 고려하여 결정할 수 있다.
도 3을 참조하여, 상기 제 1 도전막(130) 상에 제 2 도전막(140)이 형성된다. 상기 제 2 도전막(140)은 상기 제 1 도전막(130)과 다른 물질을 포함할 수 있다. 상기 제 2 도전막(140)은 n형 또는 p형 불순물로 도핑된 폴리 실리콘일 수 있다. 상기 제 2 도전막은 CVD에 의해 형성될 수 있다. 상기 CVD 공정 동안, 상기 제 1 도전막(130)과는 달리 에칭 저항성 물질이 공급되지 않을 수 있다.
도 4를 참조하여, 상기 제 2 도전막(140) 상에 제 3 도전막(150)이 형성된다. 상기 제 3 도전막(150)은 상기 제 2 도전막(140)과 다른 물질을 포함할 수 있다. 상기 제 3 도전막(150)은 CVD에 의해 형성될 수 있다. 상기 CVD 공정 동안, 에칭 저항성 물질을 공급하여 에칭 저항성 물질을 함유한 폴리실리콘이 형성될 수 있다. 상기 에칭 저항성 물질은 탄소(C)일 수 있다. 일 예로, 상기 에칭 저항성 물질의 공급은 CVD 공정에서 C2H4 가스를 공급하여 이루어질 수 있다. 상기 에칭 저항성 물질의 공급은 이하 언급될 등방성 식각에 대한 상기 폴리 실리콘의 에칭 저항성을 고려하여 결정할 수 있다. 상기 제 3 도전막(150)은 상기 제 1 도전막(130)과 같은 방법으로 형성될 수 있다. 본 발명의 다른 실시예에 따르면, 상기 제 3 도전막(150) 상에 에칭 저항성 물질이 공급된 층과 에칭 저항성 물질이 공급되지 않은 층이 1회 이상 더 형성될 수 있다.
도 5를 참조하여, 상기 제 1 도전막(130), 상기 제 2 도전막(140), 상기 제 3 도전막(150), 상기 터널 절연막(120) 및 상기 기판(100)을 리세스(recess)하여 트랜치(190)를 형성한다. 상기 트랜치(190)는 활성 영역을 한정한다. 상기 트랜치(190)의 형성은 하드 마스크 패턴(미도시)을 마스크로 사용하는 식각에 의해 형성될 수 있다. 상기 하드 마스크 패턴은 상기 기판(100)에 대하여 식각 선택비를 갖는 물질, 예컨대, 질화실리콘으로 형성할 수 있다. 상기 트랜치(190) 형성에 의해 제 1 예비 도전 패턴(131), 제 2 예비 도전 패턴(141) 및 제 3 예비 도전 패턴(151) 및 터널 절연패턴(121)이 형성된다. 상기 리세스 공정은 플라즈마 식각일 수 있다.
도 6을 참조하여, 상기 트랜치(190)에 소자분리막(110)이 형성된다. 상기 소자분리막(110)은 활성 영역을 한정한다. 상기 소자분리막(110)은 실리콘 산화막, 특히, 갭필(gap-fill) 특성이 우수한 고밀도 플라즈마 화학기상증착법으로 형성되 는 실리콘 산화막일 수 있다.
도 7을 참조하여, 상기 소자분리막(110)이 리세스되어 상기 제 1 예비 도전 패턴(131), 상기 제 2 예비 도전 패턴(141) 및 상기 제 3 예비 도전 패턴(151)의 측벽이 노출된다. 상기 제 1 예비 도전 패턴(131)의 측벽은 일부가 노출되지 않을 수 있다.
도 8을 참조하여, 상기 제 1 예비 도전 패턴(131), 상기 제 2 예비 도전 패턴(141) 및 상기 제 3 예비 도전 패턴(151)이 등방식각(isotropic etch)되어 예비 플로팅 게이트(180)가 형성된다. 상기 등방 식각은 습식 식각(wet etch)일 수 있다. 상기 제 1 예비 도전 패턴(131) 및 상기 제 3 예비 도전 패턴(151)은 에칭 저항성 물질이 함유되어 있으므로 상기 등방 식각의 속도가 느릴 수 있다. 그러나 상기 제 2 예비 도전 패턴(141)는 에칭 저항성 물질이 함유되어 있지 않으므로 상기 제 1 예비 도전 패턴(131) 및 상기 제 3 예비 도전 패턴(151) 보다 상기 등방 식각의 속도가 빠를 수 있다. 따라서 상기 예비 플로팅 게이트(180)의 측벽에 요철이 형성될 수 있다.
도 9를 참조하여, 상기 예비 플로팅 게이트(180) 및 상기 소자 분리막 상에 예비 게이트 층간 절연막(160)이 콘포멀(Conformal)하게 형성된다. 상기 예비 게이트 층간 절연막(160)은 ONO(Oxide-Nitride-Oxide)막일 수 있다. 상기 예비 게이트 층간 절연막(160)은 상기 예비 플로팅 게이트(180)의 요철형 측면에도 균일하게 증착될 수 있다. 상기 예비 게이트 층간 절연막(160)은 CVD 공정에 의해 형성될 수 있다.
도 10을 참조하여, 상기 예비 게이트 층간 절연막(160) 상에 콘트롤 게이트 전극막(170)이 형성된다. 상기 콘트롤 게이트 전극막(170)은 도핑된 폴리실리콘막 또는 도핑된 폴리사이드막으로 형성될 수 있다.
도 11을 참조하여, 상기 콘트롤 게이트 전극막(170), 상기 예비 게이트 층간 절연막(160) 및 상기 예비 플로팅 게이트(180)가 식각되어 콘트롤 게이트(171), 게이트 층간 절연막(161) 및 플로팅 게이트(181)가 형성된다. 반도체 소자들이 집적됨에 따라 메모리 셀들 사이의 기생 정전용량(Parasitic capacitance)이 증가할 수 있다. 따라서 동작 전압이 증가할 수 있다. 동작 전압이 증가하면 소비전력이 증가하며 소자의 특성 및 신뢰성이 열화될 수 있다. 따라서 동작 전압의 감소가 필요하다. 커플링비(coupling ratio)란 상기 콘트롤 게이트(171)에 인가되는 프로그램 전압과, 상기 프로그램 전압에 의해 상기 플로팅 게이트(181)에 유도되는 유도 전압간의 비로 정의할 수 있다. 즉, 다음 식으로 나타낼 수 있다.
여기서 상기 Vfg는 상기 플로팅 게이트(181)의 전압이고 상기 Vcg는 상기 콘 트롤 게이트(171)의 전압이다. 상기γ는 상기 커플링비이다. 상기 Cono는 상기 게이트 층간 절연막(161)의 정전용량이다. 상기 Ctun은 상기 터널 절연 패턴(121)의 정전용량이다. 따라서 동작 전압을 낮추기 위해서는 상기 Cono를 증가하여야 한다. 상기 Cono를 증가시키기 위하여, 상기 플로팅 게이트(181)의 높이를 증가시킬 수 있다. 그러나 상기 플로팅 게이트(181)의 높이를 증가시킬 경우 상기 플로팅 게이트(181)의 측면의 면적도 증가된다. 이에 따라, 이웃한 플로팅 게이트들 간의 기생 정전용량이 증가되어 소자의 특성이 열화되거나 오동작할 수 있다. 본 발명의 일 실시예에 따른 요철형 측면을 갖는 상기 플로팅 게이트(181)는 상기 플로팅 게이트(181)의 높이를 증가시키지 않고 상기 게이트 층간 절연막(161)과의 접촉면적을 증가시킬 수 있다. 따라서 상기 Cono가 증가되어 커플링비가 증가된다. 그에 의해, 동작전압을 낮출 수 있다.
도 12는 본 발명의 실시예들에 따른 비휘발성 기억 소자를 포함하는 전자 시스템을 나타내는 블럭도이다.
도 12를 참조하면, 전자 시스템(300)은 제어기(310), 입출력 장치(320) 및 기억 장치(330)를 포함할 수 있다. 상기 제어기(310), 입출력 장치(320) 및 기억 장치(330)는 버스(350, bus)를 통하여 서로 결합 되어 있다. 상기 버스(350)는 데이터들이 이동하는 통로에 해당한다. 상기 제어기(310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 및 이들과 유사한 기능을 수 행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(320)는 키패드, 키보드 및 표시 장치(display device)등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(330)는 데이터 및/또는 상기 제어기(310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(330)는 상술한 실시예에 개시된 비휘발성 기억 소자들 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 전자 시스템(300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(340)를 더 포함할 수 있다. 상기 인터페이스(340)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(340)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
상기 전자 시스템(300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 또는 정보 전송/수신 시스템 등일 수 있다. 상기 전자 시스템(300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
다음으로, 본 발명의 실시예에 따른 비휘발성 기억 소자를 포함하는 메모리 카드를 도면을 참조하여 구체적으로 설명한다.
도 13은 본 발명의 실시예에 따른 비휘발성 기억 소자를 포함하는 메모리 카드를 나타내는 블럭도이다.
도 13을 참조하면, 메모리 카드(400)는 비휘발성 기억 장치(410) 및 메모리 제어기(420)를 포함한다. 상기 비휘발성 기억 장치(410)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(410)는 상술한 실시예에 개시된 비휘발성 기억 소자들 중에서 적어도 하나를 포함한다. 상기 메모리 제어기(420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(410)를 제어한다.
도 1 내지 도 11은 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 형성하는 방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 다른 실시예에 따른 전자 시스템을 나타내는 블럭도이다.
도 13는 본 발명의 또 다른 실시예에 따른 메모리 카드를 나타내는 블럭도이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 기판 110: 소자 분리막
120: 터널 절연막 130: 제 1 도전막
140: 제 2 도전막 150: 제 3 도전막
160: 예비 게이트 층간 절연막 161: 게이트 층간 절연막
170: 콘트롤 게이트 전극막 171: 콘트롤 게이트
131, 141, 151: 예비 도전 패턴 133, 143, 153: 도전 패턴
180: 예비 플로팅 게이트 181: 플로팅 게이트
190: 트랜치
Claims (10)
- 기판 상에 형성되어 활성영역을 한정하는 소자분리막;상기 기판 상에 제공되는 터널 절연막;상기 터널 절연막 상에 제공되고 측벽에 요철이 형성된 플로팅 게이트를 포함하는 비휘발성 기억 소자.
- 제 1 항에 있어서, 상기 플로팅 게이트는 적어도 하나의 제 1 도전 패턴과 적어도 하나의 제 2 도전 패턴이 교대로 제공되고, 상기 제 1 도전 패턴의 폭은 상기 제 2 도전 패턴보다 더 큰 비휘발성 기억 소자.
- 제 2 항에 있어서, 상기 제 1 도전 패턴과 상기 제 2 도전 패턴은 서로 다른 물질을 포함하는 비휘발성 기억 소자.
- 제 2 항에 있어서, 상기 제 1 도전 패턴은 에칭저항성 물질을 함유하는 폴리 실리콘이고, 상기 제 2 도전 패턴은 에칭저항성 물질을 함유하지 않은 폴리 실리콘인 비휘발성 기억 소자.
- 제 4 항에 있어서, 상기 에칭저항성 물질은 탄소를 포함하는 비휘발성 기억 소자.
- 기판 상에 터널 절연막을 형성하는 것;상기 터널 절연막 상에 폴리 실리콘층을 형성하는 것;상기 폴리실리콘층을 식각하여 예비 도전패턴을 형성하는 것;상기 예비 도전패턴을 등방 식각하여 측벽에 요철을 갖는 예비 플로팅 게이트를 형성하는 것을 포함하고,상기 예비 도전패턴은 1 이상의 제 1 예비도전패턴과 1 이상의 제 2 예비도전패턴이 교대로 적층되는 비휘발성 기억 소자의 형성방법.
- 제 6 항에 있어서, 상기 제 1 예비도전패턴은 에칭저항성 물질로 도핑된 폴리 실리콘이고, 상기 제 2 예비도전패턴은 에칭저항성 물질로 도핑되지 않은 폴리 실리콘인 비휘발성 기억 소자의 형성방법.
- 제 7 항에 있어서, 상기 에칭저항성 물질은 탄소를 포함하는 비휘발성 기억 소자의 형성방법.
- 제 6 항에 있어서, 상기 등방 식각은 상기 제 1 예비도전패턴의 식각 속도가 상기 제 2 예비도전패턴막의 식각 속도보다 느린 비휘발성 기억 소자의 형성방법.
- 제 6 항에 있어서, 상기 폴리실리콘층은 적어도 하나의 제 1 도전막 및 적어 도 하나의 제 2 도전막을 포함하고, 상기 제 1 도전막 및 상기 제 2 도전막의 형성은 C2H4 가스를 교대로 공급 또는 비공급하여 형성되는 비휘발성 기억 소자의 형성방법.
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|---|---|---|---|
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Publications (1)
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|---|---|
| KR20100060893A true KR20100060893A (ko) | 2010-06-07 |
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ID=42361752
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| KR1020080119684A KR20100060893A (ko) | 2008-11-28 | 2008-11-28 | 비휘발성 기억 소자 및 그 형성방법 |
Country Status (1)
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| KR (1) | KR20100060893A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8872256B2 (en) | 2012-04-16 | 2014-10-28 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor memory devices and methods of fabricating the same |
-
2008
- 2008-11-28 KR KR1020080119684A patent/KR20100060893A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8872256B2 (en) | 2012-04-16 | 2014-10-28 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor memory devices and methods of fabricating the same |
| US9202819B2 (en) | 2012-04-16 | 2015-12-01 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor memory devices and methods of fabricating the same |
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