KR20100060578A - Liquid crystal panel and liquid crystal display device having the same - Google Patents

Liquid crystal panel and liquid crystal display device having the same Download PDF

Info

Publication number
KR20100060578A
KR20100060578A KR1020080119213A KR20080119213A KR20100060578A KR 20100060578 A KR20100060578 A KR 20100060578A KR 1020080119213 A KR1020080119213 A KR 1020080119213A KR 20080119213 A KR20080119213 A KR 20080119213A KR 20100060578 A KR20100060578 A KR 20100060578A
Authority
KR
South Korea
Prior art keywords
thin film
data lines
data
sub pixel
gate line
Prior art date
Application number
KR1020080119213A
Other languages
Korean (ko)
Inventor
류호진
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020080119213A priority Critical patent/KR20100060578A/en
Publication of KR20100060578A publication Critical patent/KR20100060578A/en

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134345—Subdivided pixels, e.g. for grey scale or redundancy
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

PURPOSE: A liquid crystal panel for improving image pixel quality is provided to prevent the distortion of the data signal for a data line by controlling the width of a third data line of second and third sub pixels. CONSTITUTION: A first data line and a second data line define a first sub pixel. The second data line and the third data line define a second sub pixel which is contiguous to the first sub pixel. The third data line and fourth data line define the third sub pixel which is adjacent to the second sub pixel. The first and the second thin film transistor are respectively formed within the sub pixels between the gate line and 1-4 data lines. The width of the third data line and the second data line is different from the width of the fourth data line and the first data line.

Description

액정패널 및 이를 구비한 액정표시장치{Liquid crystal panel and liquid crystal display device having the same}Liquid crystal panel and liquid crystal display device having the same {Liquid crystal panel and liquid crystal display device having the same}

본 발명은 액정표시장치에 관한 것으로, 특히 한 화소영역내의 데이터라인의 선폭을 상이하게 하여 데이터라인 별로 발생하는 로드를 보상하여 화질을 향상시킬 수 있는 액정패널 및 이를 구비한 액정표시장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal panel and a liquid crystal display device having the same to improve image quality by compensating load generated for each data line by varying line widths of data lines in one pixel area. .

일반적으로, 액정표시장치 또는 유기전계발광장치와 같이 액티브 매트릭스(matrix) 형태로 배열된 화소들을 구동하여 화상을 표시하는 장치가 활발하게 연구되어 왔다.In general, an apparatus for displaying an image by driving pixels arranged in an active matrix form, such as a liquid crystal display or an organic light emitting display, has been actively studied.

특히, 액정표시장치는 액티브 매트릭스 형태로 배열된 화소들에 화상 정보에 따른 데이터 신호를 개별적으로 공급하여, 액정층의 광투과율을 조절함으로써, 원하는 화상을 표시할 수 있도록 한 표시장치이다. 이러한 액정표시장치는 화소들이 매트릭스 형태로 배열된 액정패널과 상기 액정패널을 구동하기 위한 구동회로를 구비한다.In particular, the liquid crystal display device is a display device in which a data signal according to image information is individually supplied to pixels arranged in an active matrix form to adjust a light transmittance of the liquid crystal layer, thereby displaying a desired image. The liquid crystal display includes a liquid crystal panel in which pixels are arranged in a matrix and a driving circuit for driving the liquid crystal panel.

상기 액정패널에는 다수의 게이트라인들과 다수의 데이터라인들이 배열되고, 상기 게이트라인들과 데이터라인들이 수직으로 교차하여 정의되는 영역에 화소영역 이 위치하게 된다. 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.A plurality of gate lines and a plurality of data lines are arranged in the liquid crystal panel, and a pixel region is positioned in an area defined by the gate lines and the data lines crossing vertically. Pixel electrodes and a common electrode for applying an electric field to each of the pixel regions are formed in the liquid crystal panel.

이때, 상기 화소영역들 각각은 하나의 게이트라인(GL)과 상기 하나의 게이트라인(GL)을 수직으로 교차하는 4개의 데이터라인(DL)으로 정의되며, 3개의 서브 픽셀로 구성될 수 있다. In this case, each of the pixel areas may be defined as four data lines DL vertically intersecting one gate line GL and the one gate line GL, and may include three subpixels.

상기 3개의 서브 픽셀 중 제1 서브 픽셀은 하나의 게이트라인(GL)과 상기 하나의 게이트라인(GL)에 수직으로 교차하는 제1 및 제2 데이터라인(DL1, DL2)으로 정의되며, 제2 서브 픽셀은 상기 게이트라인(GL)과 상기 게이트라인(GL)에 수직으로 교차하는 제2 및 제3 데이터라인(DL2, DL3)으로 정의되며, 제3 서브 픽셀은 상기 게이트라인(GL)과 상기 게이트라인(GL)에 수직으로 교차하는 제3 및 제4 데이터라인(DL3, DL4)으로 정의된다.A first subpixel among the three subpixels is defined as one gate line GL and first and second data lines DL1 and DL2 perpendicularly intersecting the one gate line GL, and a second The subpixel is defined as the second and third data lines DL2 and DL3 vertically intersecting the gate line GL and the gate line GL, and the third subpixel is defined as the gate line GL and the gate line GL. The third and fourth data lines DL3 and DL4 vertically intersect the gate line GL.

상기 하나의 서브 픽셀은 하나의 게이트라인(GL)과 상기 하나의 게이트라인(GL)을 수직으로 교차하여 서로 인접하게 배열된 2개의 데이터라인(DL)으로 정의된다. 상기 하나의 서브 픽셀에는 대응하는 게이트라인(GL)과 대응하는 2개의 데이터라인(DL) 간의 교차부에 형성된 2개의 박막트랜지스터(TFT) 및 상기 2개의 박막트랜지스터(TFT)와 공통전극(Vcom) 사이에 접속된 액정셀(Clc)을 구비한다.The one subpixel is defined as two data lines DL arranged adjacent to each other by vertically crossing one gate line GL and the one gate line GL. Two thin film transistors TFT and two thin film transistors TFT and the common electrode Vcom formed at the intersection between the corresponding gate line GL and the corresponding two data lines DL are included in the one subpixel. The liquid crystal cell Clc connected in between is provided.

상기 3개의 서브 픽셀 각각에 포함된 2개의 박막트랜지스터(TFT)는 게이트라인(GL)과 데이터라인(DL)의 교차부에 각각 형성되는데, 상기 제1 서브 픽셀에 포함된 2개의 박막트랜지스터(TFT)는 게이트라인(GL)과 상기 제1 및 제2 데이터라인(DL1, DL2)이 교차하는 교차부에 각각 형성된다. Two thin film transistors TFTs included in each of the three subpixels are formed at intersections of the gate line GL and the data line DL, respectively, and two thin film transistors TFTs included in the first subpixel are included. Is formed at the intersection where the gate line GL and the first and second data lines DL1 and DL2 cross each other.

또한, 상기 제2 서브 픽셀에 포함된 2개의 박막트랜지스터(TFT)는 상기 게이트라인(GL)과 상기 제2 및 제3 데이터라인(DL2, DL3)이 교차하는 교차부에 형성되며, 상기 제3 서브 픽셀에 포함된 2개의 박막트랜지스터(TFT)는 상기 게이트라인(GL)과 상기 제3 및 제4 데이터라인(DL3, DL4)이 교차하는 교차부에 형성된다.In addition, two thin film transistors TFTs included in the second sub-pixel are formed at an intersection where the gate line GL and the second and third data lines DL2 and DL3 cross each other. Two thin film transistors TFT included in the subpixel are formed at an intersection where the gate line GL and the third and fourth data lines DL3 and DL4 cross each other.

상기 제2 데이터라인(DL)의 경우에는 상기 제1 및 제2 서브 픽셀에 각각 포함된 2개의 박막트랜지스터(TFT) 중 하나씩의 박막트랜지스터(TFT)가 접속된다. 상기 제3 데이터라인(DL3)의 경우에도 상기 제2 및 제3 서브 픽셀에 각각 포함된 2개의 박막트랜지스터(TFT) 중 하나씩의 박막트랜지스터(TFT)가 접속된다. 이로인해, 상기 제2 및 제3 데이터라인(DL2, DL3)에서 발생하는 로드와 상기 제1 및 제4 데이터라인(DL1, DL4)에서 발생하는 로드는 차이가 난다. In the case of the second data line DL, one of the two thin film transistors TFTs included in the first and second sub-pixels, respectively, is connected. In the case of the third data line DL3, one thin film transistor TFT among two thin film transistors TFTs respectively included in the second and third sub-pixels is connected. As a result, the load generated from the second and third data lines DL2 and DL3 and the load generated from the first and fourth data lines DL1 and DL4 are different.

한 화소영역 내에 존재하는 데이터라인(DL) 별로 로드 차이가 발생하여 데이터 신호의 지연이 발생하게 된다. 이로인해, 각 서브 픽셀별로 충전 특성이 상이해져서 화질저하가 발생하게 된다. A load difference occurs for each data line DL in one pixel area, resulting in a delay of the data signal. As a result, the charging characteristics are different for each sub-pixel, resulting in deterioration in image quality.

본 발명은 한 화소영역을 구성하는 3개의 서브픽셀에 배열된 데이터라인의 폭을 조절하여 데이터라인 별로 발생하는 로드를 균일하게 해주어 데이터라인으로 공급되는 데이터 신호의 왜곡을 방지할 수 있는 액정패널 및 이를 구비한 액정표시장치를 제공함에 그 목적이 있다.The present invention provides a liquid crystal panel capable of preventing the distortion of the data signal supplied to the data line by adjusting the width of the data lines arranged in three subpixels constituting one pixel area to equalize the load generated for each data line. It is an object of the present invention to provide a liquid crystal display device having the same.

또한, 본 발명은 화질을 향상시킬 수 있는 액정패널 및 이를 구비한 액정표시장치를 제공함에 그 목적이 있다.Another object of the present invention is to provide a liquid crystal panel capable of improving image quality and a liquid crystal display device having the same.

본 발명의 제1 실시예에 따른 액정패널은 게이트라인과, 상기 게이트라인과 수직으로 교차하며 제1 서브 픽셀을 정의하는 제1 및 제2 데이터라인과, 상기 게이트라인과 수직으로 교차하며 상기 제1 서브 픽셀에 인접하는 제2 서브 픽셀을 정의하는 제2 및 제3 데이터라인과, 상기 게이트라인과 수직으로 교차하며 상기 제2 서브 픽셀에 인접하는 제3 서브 픽셀을 정의하는 제3 및 제4 데이터라인과, 상기 제1 내지 제3 서브 픽셀 내에서 상기 게이트라인과 상기 제1 내지 제4 데이터라인이 교차하는 교차부에 각각 형성된 제1 및 제2 박막트랜지스터를 포함하고, 상기 제1 및 제2 서브 픽셀의 경계에 위치하는 제2 데이터라인과 상기 제2 및 제3 서브 픽셀의 경계에 위치하는 제3 데이터라인의 폭은 상기 제1 및 제3 서브 픽셀의 일측에 각각 위치하는 제1 및 제4 데이터라인의 폭과 상이하다.According to an exemplary embodiment of the present invention, a liquid crystal panel includes a gate line, first and second data lines perpendicular to the gate line and defining a first subpixel, and vertically intersecting the gate line. Second and third data lines defining a second sub pixel adjacent to one sub pixel, and third and fourth defining a third sub pixel vertically crossing the gate line and adjacent to the second sub pixel. And first and second thin film transistors formed at intersections of the data lines and the gate lines and the first to fourth data lines in the first to third sub-pixels, respectively. The widths of the second data line positioned at the boundary of the second sub-pixel and the third data line positioned at the boundary of the second and third sub-pixels are respectively positioned at one side of the first and third sub-pixels. 4th Day It is different from the width of the turbine.

본 발명의 제2 실시예에 따른 액정패널은 게이트라인과, 상기 게이트라인과 수직으로 교차하며 제1 서브 픽셀을 정의하는 제1 및 제2 데이터라인과, 상기 게이트라인과 수직으로 교차하며 상기 제1 서브 픽셀에 인접하는 제2 서브 픽셀을 정의하는 제2 및 제3 데이터라인과, 상기 게이트라인과 수직으로 교차하며 상기 제2 서브 픽셀에 인접하는 제3 서브 픽셀을 정의하는 제3 및 제4 데이터라인과, 상기 제1 내지 제3 서브 픽셀 내에서 상기 게이트라인과 상기 제1 내지 제4 데이터라인이 교차하는 교차부에 각각 형성된 제1 및 제2 박막트랜지스터를 포함하고, 상기 제1 서브 픽셀의 제2 박막트랜지스터와 상기 제2 서브 픽셀의 제1 및 제2 박막트랜지스터 및 상기 제3 서브 픽셀의 제1 박막트랜지스터의 용량은 상기 제1 서브 픽셀의 제1 박막트랜지스터와 상기 제3 서브 픽셀의 제2 박막트랜지스터의 용량과 상이하다.The liquid crystal panel according to the second embodiment of the present invention includes a gate line, first and second data lines perpendicular to the gate line and defining a first subpixel, and vertically intersecting the gate line. Second and third data lines defining a second sub pixel adjacent to one sub pixel, and third and fourth defining a third sub pixel vertically crossing the gate line and adjacent to the second sub pixel. A data line and first and second thin film transistors respectively formed at intersections of the gate line and the first to fourth data lines in the first to third subpixels, the first subpixels The capacitance of the second thin film transistor of the first thin film transistor of the second subpixel, the first thin film transistor of the second subpixel, and the first thin film transistor of the third subpixel is equal to the first thin film transistor of the first subpixel. 3 is different from the second capacitance of the thin-film transistors of the subpixels.

본 발명의 제1 실시예에 따른 액정표시장치는 게이트라인과, 상기 게이트라인과 수직으로 교차하며 제1 서브 픽셀을 정의하는 제1 및 제2 데이터라인과, 상기 게이트라인과 수직으로 교차하며 상기 제1 서브 픽셀에 인접하는 제2 서브 픽셀을 정의하는 제2 및 제3 데이터라인과, 상기 게이트라인과 수직으로 교차하며 상기 제2 서브 픽셀에 인접하는 제3 서브 픽셀을 정의하는 제3 및 제4 데이터라인과, 상기 제1 내지 제3 서브 픽셀 내에서 상기 게이트라인과 상기 제1 내지 제4 데이터라인이 교차하는 교차부에 각각 형성된 제1 및 제2 박막트랜지스터를 포함하고, 상기 제1 및 제2 서브 픽셀의 경계에 위치하는 제2 데이터라인과 상기 제2 및 제3 서브 픽셀의 경계에 위치하는 제3 데이터라인의 폭은 상기 제1 및 제3 서브 픽셀의 일측에 각각 위치하는 제1 및 제4 데이터라인의 폭과 상이한 액정패널과, 상기 제1 및 제2 박막트랜지스터가 구동되도록 상기 게이트라인으로 스캔신호를 공급하는 게이 트 드라이버 및 상기 제1 내지 제4 데이터라인으로 데이터 신호를 공급하는 데이터 드라이버를 포함한다.The liquid crystal display according to the first exemplary embodiment of the present invention includes a gate line, first and second data lines perpendicular to the gate line and defining a first sub-pixel, and vertically intersecting the gate line. Second and third data lines defining a second sub pixel adjacent to a first sub pixel, and third and third defining a third sub pixel vertically crossing the gate line and adjacent to the second sub pixel. Four data lines and first and second thin film transistors formed at intersections of the gate lines and the first to fourth data lines in the first to third sub-pixels, respectively; The widths of the second data line positioned at the boundary of the second subpixel and the third data line positioned at the boundary of the second and third subpixel are respectively located at one side of the first and third subpixels. And fourth A liquid crystal panel having a width different from that of a data line, a gate driver for supplying a scan signal to the gate line to drive the first and second thin film transistors, and a data driver for supplying a data signal to the first to fourth data lines It includes.

본 발명의 제2 실시예에 따른 액정표시장치는 게이트라인과, 상기 게이트라인과 수직으로 교차하며 제1 서브 픽셀을 정의하는 제1 및 제2 데이터라인과, 상기 게이트라인과 수직으로 교차하며 상기 제1 서브 픽셀에 인접하는 제2 서브 픽셀을 정의하는 제2 및 제3 데이터라인과, 상기 게이트라인과 수직으로 교차하며 상기 제2 서브 픽셀에 인접하는 제3 서브 픽셀을 정의하는 제3 및 제4 데이터라인과, 상기 제1 내지 제3 서브 픽셀 내에서 상기 게이트라인과 상기 제1 내지 제4 데이터라인이 교차하는 교차부에 각각 형성된 제1 및 제2 박막트랜지스터를 포함하고, 상기 제1 서브 픽셀의 제2 박막트랜지스터와 상기 제2 서브 픽셀의 제1 및 제2 박막트랜지스터 및 상기 제3 서브 픽셀의 제1 박막트랜지스터의 용량은 상기 제1 서브 픽셀의 제1 박막트랜지스터와 상기 제3 서브 픽셀의 제2 박막트랜지스터의 용량과 상이한 액정패널과, 상기 제1 및 제2 박막트랜지스터가 구동되도록 상기 게이트라인으로 스캔신호를 공급하는 게이트 드라이버 및 상기 제1 내지 제4 데이터라인으로 데이터 신호를 공급하는 데이터 드라이버를 포함한다.The liquid crystal display according to the second exemplary embodiment of the present invention includes a gate line, first and second data lines perpendicular to the gate line and defining a first subpixel, and vertically intersecting the gate line. Second and third data lines defining a second sub pixel adjacent to a first sub pixel, and third and third defining a third sub pixel vertically crossing the gate line and adjacent to the second sub pixel. Four data lines and first and second thin film transistors formed at intersections of the gate lines and the first to fourth data lines in the first to third sub-pixels, respectively; The capacitances of the second thin film transistor of the pixel, the first and second thin film transistors of the second sub pixel, and the first thin film transistor of the third sub pixel are different from those of the first thin film transistor of the first sub pixel. A liquid crystal panel different from the capacitance of the second thin film transistor of the third subpixel, a gate driver supplying a scan signal to the gate line to drive the first and second thin film transistors, and the first to fourth data lines. It includes a data driver for supplying a data signal.

본 발명은 한 화소영역을 구성하는 3개의 서브픽셀 중 제1 및 제2 서브픽셀의 경계에 위치하는 제2 데이터라인과 제2 및 제3 서브픽셀의 경계에 위치하는 제3 데이터라인의 폭을 조절하여 상기 3개의 서브픽셀에 배열된 데이터라인 별로 발생하는 로드를 균일하게 해주어 데이터라인으로 공급되는 데이터 신호의 왜곡을 방지 할 수 있다. 또한, 본 발명은 화질을 향상시킬 수 있다.According to an exemplary embodiment of the present invention, a width of a second data line positioned at a boundary of first and second subpixels and a third data line positioned at a boundary of second and third subpixels among three subpixels constituting one pixel area is determined. By adjusting, the load generated for each data line arranged in the three subpixels can be made uniform, thereby preventing distortion of the data signal supplied to the data line. In addition, the present invention can improve image quality.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 액정표시장치를 개략적으로 나타낸 도면이다.1 is a schematic view of a liquid crystal display according to an exemplary embodiment of the present invention.

도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 액정표시장치는 액정셀(Clc)들이 매트릭스 형태로 배열된 액정패널(102)과, 상기 액정패널(102)의 게이트라인들(GL1 ~ GLn)을 구동하기 위한 게이트 드라이버(104)와, 상기 액정패널(102)의 데이터라인(DL1 ~ DLm)을 구동하기 위한 데이터 드라이버(106) 및 상기 게이트 드라이버(104) 및 데이터 드라이버(106)의 구동 타이밍을 제어하는 타이밍 컨트롤러(108)를 구비한다.As shown in FIG. 1, the liquid crystal display according to the exemplary embodiment of the present invention includes a liquid crystal panel 102 in which liquid crystal cells Clc are arranged in a matrix form, and gate lines GL1 to liquid crystal panel 102 of the liquid crystal panel 102. A gate driver 104 for driving GLn, a data driver 106 for driving the data lines DL1 to DLm of the liquid crystal panel 102, and a gate driver 104 and a data driver 106. A timing controller 108 for controlling the drive timing is provided.

상기 액정패널(102)에는 다수의 게이트라인(GL1 ~ GLn)과, 상기 게이트라인(GL1 ~ GLn)에 교차하여 화소영역(P)을 정의하는 다수의 데이터라인(DL1 ~ DLm)이 배열된다. 상기 화소영역(P) 각각은 하나의 게이트라인(GL)과 상기 게이트라인(GL)에 수직으로 교차하는 제1 내지 제4 데이터라인(DL1 ~ DLm)으로 정의되는 제1 내지 제3 서브 픽셀(SP1 ~ SP3)을 포함한다. 상기 게이트라인(GL)과 상기 제1 내지 제4 데이터라인(DL1 ~ DL4)에 교차하는 교차부에는 제1 및 제2 박막트랜지스터(TFT1, TFT2)가 형성된다.In the liquid crystal panel 102, a plurality of gate lines GL1 to GLn and a plurality of data lines DL1 to DLm that cross the gate lines GL1 to GLn to define the pixel region P are arranged. Each of the pixel areas P includes first and third subpixels defined by one gate line GL and first to fourth data lines DL1 to DLm perpendicularly intersecting the gate line GL. SP1 to SP3). First and second thin film transistors TFT1 and TFT2 are formed at the intersections of the gate line GL and the first to fourth data lines DL1 to DL4.

상기 제1 내지 제3 서브 픽셀(SP1 ~ SP3)에 각각 형성된 제1 및 제2 박막트랜지스터(TFT1, TFT2)는 대응하는 게이트라인(GL)으로부터의 스캔신호에 응답하여 대응하는 데이터라인(DL)으로부터 대응하는 액정셀(Clc)에 공급될 화소 데이터 전압을 절환한다.The first and second thin film transistors TFT1 and TFT2 formed in the first to third sub-pixels SP1 to SP3 respectively correspond to the corresponding data lines DL in response to scan signals from the corresponding gate lines GL. The pixel data voltage to be supplied to the corresponding liquid crystal cell Clc is switched.

상기 제1 내지 제3 서브 픽셀(SP1 ~ SP3)에 대한 상세한 설명은 도 2를 통해 후술하기로 한다.Details of the first to third sub-pixels SP1 to SP3 will be described later with reference to FIG. 2.

상기 게이트 드라이버(104)는 상기 타이밍 컨트롤러(108)로부터의 게이트 제어신호(GCS)에 응답하여, 상기 다수의 게이트라인(GL1 ~ GLn)에 다수의 게이트 전압을 대응되게 공급한다. 이들 다수의 게이트 전압들은 상기 다수의 게이트라인(GL1 ~ GLn)이 순차적으로 1 수평동기신호의 기간씩 인에이블(Enable) 되게 한다. The gate driver 104 supplies a plurality of gate voltages correspondingly to the plurality of gate lines GL1 to GLn in response to the gate control signal GCS from the timing controller 108. The plurality of gate voltages enable the plurality of gate lines GL1 to GLn to be sequentially enabled for one horizontal synchronization signal.

상기 데이터 드라이버(106)는 상기 타이밍 컨트롤러(108)로부터의 데이터 제어신호(DCS)에 응답하여, 상기 다수의 게이트라인(GL1 ~ GLn) 중 어느 하나가 인에이블 될 때마다 다수의 화소 데이터 전압을 발생하여 상기 액정패널(102) 상의 다수의 데이터라인(DL1 ~ DLm)에 상기 다수의 화소 데이터 전압을 각각 공급한다. 이를 위하여, 상기 데이터 드라이버(106)는 상기 타이밍 컨트롤러(108)로부터 화소 데이터를 1 라인분씩 입력하고, 감마전압 세트를 이용하여 입력된 1 라인분의 화소 데이터를 아날로그 형태의 화소 데이터 전압으로 변환한다.The data driver 106 generates a plurality of pixel data voltages each time one of the gate lines GL1 to GLn is enabled in response to the data control signal DCS from the timing controller 108. A plurality of pixel data voltages are respectively supplied to the plurality of data lines DL1 to DLm on the liquid crystal panel 102. To this end, the data driver 106 inputs pixel data by one line from the timing controller 108 and converts the pixel data of one line into an analog pixel data voltage using a gamma voltage set. .

상기 타이밍 컨트롤러(108)는 외부의 시스템(예를 들면, 컴퓨터 시스템의 그래픽 모듈 또는 텔레비전 수신 시스템의 영상 복조 모듈, 도시하지 않음)으로부터 공급된 동기신호들(Vsync, Hsync)과, 데이터 인에이블(DE) 신호 및 클럭신호(CLK)를 이용하여 상기 게이트 드라이버(104)를 제어하는 게이트 제어신호(GCS)와 상기 데이터 드라이버(106)를 제어하는 데이터 제어신호(DCS)를 생성한다. 상기 타이밍 컨트롤러(108)는 외부의 시스템으로부터 공급된 데이터를 정렬하여 상기 데이터 드라이버(106)로 상기 정렬된 데이터를 공급한다. The timing controller 108 includes synchronization signals Vsync and Hsync supplied from an external system (for example, a graphic module of a computer system or an image demodulation module of a television reception system, not shown), and a data enable ( The gate control signal GCS controlling the gate driver 104 and the data control signal DCCS controlling the data driver 106 are generated using the DE signal and the clock signal CLK. The timing controller 108 sorts the data supplied from an external system and supplies the sorted data to the data driver 106.

도 2는 도 1의 액정패널의 화소영역(P)을 상세히 나타낸 도면이다.FIG. 2 is a diagram illustrating in detail a pixel area P of the liquid crystal panel of FIG. 1.

도 1 및 도 2에 도시된 바와 같이, 액정패널(102)의 각 화소영역(P)은 제1 내지 제3 서브 픽셀(SP1 ~ SP3)로 구성된다. As shown in FIGS. 1 and 2, each pixel area P of the liquid crystal panel 102 includes first to third sub pixels SP1 to SP3.

하나의 화소영역(P)은 3개의 서브 픽셀(SP1 ~ SP3)로 구성되는데, 상기 제1 서브 픽셀(SP1)은 제1 게이트라인(GL1)과 제1 및 제2 데이터라인(DL1, DL2)으로 정의된다. 상기 제2 서브 픽셀(SP2)은 상기 제1 게이트라인(GL1)과 제2 및 제3 데이터라인(DL2, DL3)으로 정의되며, 상기 제3 서브 픽셀(SP3)은 상기 제1 게이트라인(GL1)과 제3 및 제4 데이터라인(DL3, DL4)으로 정의된다.One pixel area P includes three subpixels SP1 to SP3, and the first subpixel SP1 includes a first gate line GL1 and first and second data lines DL1 and DL2. Is defined. The second sub pixel SP2 is defined by the first gate line GL1 and the second and third data lines DL2 and DL3, and the third sub pixel SP3 is defined by the first gate line GL1. ) And third and fourth data lines DL3 and DL4.

상기 제1 서브 픽셀(SP1)은 상기 제1 게이트라인(GL1)과 제1 데이터라인(DL1)이 교차하는 교차부에 형성된 제1 박막트랜지스터(TFT1) 및 상기 제1 게이트라인(GL1)과 상기 제2 데이터라인(DL2)이 교차하는 교차부에 형성된 제2 박막트랜지스터(TFT2)를 포함한다.The first sub-pixel SP1 is formed of the first thin film transistor TFT1 and the first gate line GL1 formed at the intersection of the first gate line GL1 and the first data line DL1. A second thin film transistor TFT2 is formed at an intersection where the second data line DL2 intersects.

상기 제2 서브 픽셀(SP2)은 상기 제1 게이트라인(GL1)과 상기 제2 데이터라인(DL2)이 교차하는 교차부에 형성된 제1 박막트랜지스터(TFT1) 및 상기 제1 게이트라인(GL1)과 제3 데이터라인(DL3)이 교차하는 교차부에 형성된 제2 박막트랜지스터(TFT2)를 포함한다.The second sub-pixel SP2 is formed with the first thin film transistor TFT1 and the first gate line GL1 formed at the intersection where the first gate line GL1 and the second data line DL2 cross each other. A second thin film transistor TFT2 is formed at an intersection where the third data line DL3 intersects.

상기 제3 서브 픽셀(SP3)은 상기 제1 게이트라인(GL1)과 상기 제3 데이터라 인(DL3)이 교차하는 교차부에 형성된 제1 박막트랜지스터(TFT1) 및 상기 제1 게이트라인(GL1)과 제4 데이터라인(DL4)이 교차하는 교차부에 형성된 제2 박막트랜지스터(TFT2)를 포함한다. The third subpixel SP3 includes a first thin film transistor TFT1 and the first gate line GL1 formed at an intersection where the first gate line GL1 and the third data line DL3 cross each other. And a second thin film transistor TFT2 formed at an intersection where the fourth data line DL4 crosses.

상기 제1 데이터라인(DL1)은 상기 제1 서브 픽셀(SP1)의 제1 박막트랜지스터(TFT1)와 전기적으로 접속된다.The first data line DL1 is electrically connected to the first thin film transistor TFT1 of the first sub pixel SP1.

상기 제2 데이터라인(DL2)은 상기 제1 및 제2 서브 픽셀(SP1, SP2)의 경계에 위치하며, 상기 제1 서브 픽셀(SP1)의 제2 박막트랜지스터(TFT2) 및 상기 제2 서브 픽셀(SP2)의 제1 박막트랜지스터(TFT1)가 상기 제2 데이터라인(DL2)과 전기적으로 접속된다.The second data line DL2 is positioned at the boundary between the first and second subpixels SP1 and SP2, and the second thin film transistor TFT2 and the second subpixel of the first subpixel SP1 are disposed. The first thin film transistor TFT1 of SP2 is electrically connected to the second data line DL2.

상기 제3 데이터라인(DL3)은 상기 제2 및 제3 서브 픽셀(SP2, SP3)의 경계에 위치하며, 상기 제2 서브 픽셀(SP2)의 제2 박막트랜지스터(TFT2) 및 상기 제3 서브 픽셀(SP3)의 제1 박막트랜지스터(TFT1)가 상기 제3 데이터라인(DL3)과 전기적으로 접속된다.The third data line DL3 is positioned at the boundary between the second and third subpixels SP2 and SP3, and the second thin film transistor TFT2 and the third subpixel of the second subpixel SP2 are disposed. The first thin film transistor TFT1 of SP3 is electrically connected to the third data line DL3.

상기 제4 데이터라인(DL4)은 상기 제3 서브 픽셀(SP3)의 제2 박막트랜지스터(TFT2)와 전기적으로 접속된다.The fourth data line DL4 is electrically connected to the second thin film transistor TFT2 of the third sub pixel SP3.

상기 제1 및 제4 데이터라인(DL1, DL4)의 폭(d1)과 상기 제2 및 제3 데이터라인(DL2, DL3)의 폭(d2)은 서로 상이하다. 구체적으로, 상기 제2 및 제3 데이터라인(DL2, DL3)의 폭(d2)이 상기 제1 및 제4 데이터라인(DL1, DL4)의 폭(d1) 보다 크도록 데이터라인(DL)을 형성한다. Widths d1 of the first and fourth data lines DL1 and DL4 and widths d2 of the second and third data lines DL2 and DL3 are different from each other. In detail, the data line DL is formed such that the width d2 of the second and third data lines DL2 and DL3 is greater than the width d1 of the first and fourth data lines DL1 and DL4. do.

이와 같이, 상기 제2 및 제3 데이터라인(DL2, DL3)의 폭(d2)을 상기 제1 및 제4 데이터라인(DL1, DL4)의 폭(d1) 보다 크게 한 이유는 상기 제2 및 제3 데이터라인(DL2, DL3)에는 2개의 박막트랜지스터(TFT)가 접속되고 상기 제1 및 제4 데이터라인(DL1, DL4)에는 1개의 박막트랜지스터(TFT)가 접속되기 때문이다.As described above, the width d2 of the second and third data lines DL2 and DL3 is larger than the width d1 of the first and fourth data lines DL1 and DL4. This is because two thin film transistors TFT are connected to the three data lines DL2 and DL3, and one thin film transistor TFT is connected to the first and fourth data lines DL1 and DL4.

상기 제2 및 제3 데이터라인(DL2, DL3)이 2개의 박막트랜지스터(TFT)와 접속되므로 1개의 박막트랜지스터(TFT)와 접속되는 제1 및 제4 데이터라인(DL1, DL4)에 비해 로드가 커지게 된다. Since the second and third data lines DL2 and DL3 are connected to two thin film transistors TFT, a load is higher than that of the first and fourth data lines DL1 and DL4 connected to one thin film transistor TFT. It becomes bigger.

정확히, 상기 2개의 박막트랜지스터(TFT)와 접속되는 제2 및 제3 데이터라인(DL2, DL3)에서 발생되는 기생 용량이 상기 1개의 박막트랜지스터(TFT)와 접속되는 제1 및 제4 데이터라인(DL1, DL4)에서 발생되는 기생 용량보다 커서 상기 제2 및 제3 데이터라인(DL2, DL3)과 상기 제1 및 제4 데이터라인(DL1, DL4) 간에 로드 차이가 발생하게 된다. Exactly, the parasitic capacitance generated in the second and third data lines DL2 and DL3 connected to the two thin film transistors TFT may be connected to the first and fourth data lines connected to the one thin film transistor TFT. The load difference between the second and third data lines DL2 and DL3 and the first and fourth data lines DL1 and DL4 is greater than the parasitic capacitance generated in the DL1 and DL4.

상기 제2 및 제3 데이터라인(DL2, DL3)의 폭(d2)을 상기 제1 및 제4 데이터라인(DL1, DL4)의 폭(d1) 보다 크게 형성하여 상기 제2 및 제3 데이터라인(DL2, DL3)과 상기 제1 및 제4 데이터라인(DL1, DL4) 간의 로드 차이를 줄일 수 있다. 즉, 본 발명에 따른 액정표시장치는 상기 제1 및 제4 데이터라인(DL1, DL4)의 폭과 상기 제2 및 제3 데이터라인(DL2, DL3)의 폭을 비대칭 되도록 형성하여 한 화소영역(P) 내에 배열된 데이터라인(DL) 간에 발생하는 로드 차이를 줄일 수 있다.The width d2 of the second and third data lines DL2 and DL3 is greater than the width d1 of the first and fourth data lines DL1 and DL4 so that the second and third data lines The load difference between the DL2 and DL3 and the first and fourth data lines DL1 and DL4 may be reduced. That is, in the liquid crystal display according to the present invention, the width of the first and fourth data lines DL1 and DL4 and the width of the second and third data lines DL2 and DL3 are formed to be asymmetric. The load difference occurring between the data lines DL arranged in P) can be reduced.

데이터라인(DL) 간에 발생하는 로드 차이를 줄이기 위해 데이터라인(DL)의 폭을 상이하게 하는 위의 방법 대신에, 상기 제2 및 제3 데이터라인(DL2, DL3)에 접속되는 박막트랜지스터(TFT)의 용량을 상기 제1 및 제4 데이터라인(DL1, DL4)에 접속되는 박막트랜지스터의 용량과 상이하게 해주는 방법도 있다.Instead of the above method of varying the width of the data line DL in order to reduce the load difference occurring between the data lines DL, the thin film transistor TFT connected to the second and third data lines DL2 and DL3. ) Is different from the capacitance of the thin film transistor connected to the first and fourth data lines DL1 and DL4.

구체적으로, 그 방법은 상기 제2 및 제3 데이터라인(DL2, DL3)과 접속되는 2개의 박막트랜지스터(TFT)의 용량을 상기 제1 및 제4 데이터라인(DL1, DL4)에 접속되는 1개의 박막트랜지스터(TFT)의 용량과 동일하게 해주는 것이다. 이로인해, 상기 제2 및 제3 데이터라인(DL2, DL3)과 상기 제1 및 제4 데이터라인(DL1, DL4) 간에 발생하는 로드 차이를 줄일 수 있다. Specifically, the method includes the capacitance of two thin film transistors TFT connected to the second and third data lines DL2 and DL3 to one of the first and fourth data lines DL1 and DL4. It is equivalent to the capacity of a thin film transistor (TFT). As a result, a load difference occurring between the second and third data lines DL2 and DL3 and the first and fourth data lines DL1 and DL4 may be reduced.

상기 제2 및 제3 데이터라인(DL2, DL3)의 폭(d2)이 증가함에 따라, 상기 제1 내지 제4 데이터라인(DL1 ~ DL4)을 감싸는 블랙 매트릭스(BM)의 폭도 도 3에 도시된 바와 같이, 증가하게 된다. 본 발명에 따른 액정표시장치는 폭이 늘어난 제2 및 제3 데이터라인(DL2, DL3)을 충분히 감싸도록 기존 액정표시장치 대비 블랙 매트릭스(BM)의 폭을 증가시킨다.As the width d2 of the second and third data lines DL2 and DL3 increases, the width of the black matrix BM surrounding the first to fourth data lines DL1 to DL4 is also shown in FIG. 3. As will be increased. The liquid crystal display according to the present invention increases the width of the black matrix BM compared to the conventional liquid crystal display device so as to sufficiently cover the second and third data lines DL2 and DL3 which have been increased in width.

도 4는 한 화소영역에 배열된 제1 내지 제4 데이터라인의 응답속도를 측정한 그래프이다.4 is a graph illustrating a response speed of first to fourth data lines arranged in one pixel area.

도 4에 도시된 바와 같이, 폭이 증가한 제2 및 제3 데이터라인(DL2, DL3)이 상기 제1 및 제4 데이터라인(DL1, DL4)에 비해 신속한 응답속도를 갖는다. 상기 제2 및 제3 데이터라인(DL2, DL3)의 신속한 응답속도로 인해, 상기 제1 및 제4 데이터라인(DL1, DL4)과 상기 제2 및 제3 데이터라인(DL2, DL3) 간에 발생하는 로드 차이를 보상할 수 있다. 따라서, 한 화소영역(P)에 배열된 제1 내지 제4 데이터라인(DL1 ~ DL4) 간의 로드 차를 줄여서 상기 제1 내지 제4 데이터라인(DL1 ~ DL4)으로 공급되는 데이터 신호의 왜곡을 줄일 수 있다. As shown in FIG. 4, the second and third data lines DL2 and DL3 having increased widths have faster response speeds than the first and fourth data lines DL1 and DL4. Due to the rapid response speed of the second and third data lines DL2 and DL3, the first and fourth data lines DL1 and DL4 may be generated between the second and third data lines DL2 and DL3. The load difference can be compensated for. Therefore, the load difference between the first to fourth data lines DL1 to DL4 arranged in one pixel area P may be reduced to reduce distortion of the data signal supplied to the first to fourth data lines DL1 to DL4. Can be.

결국, 본 발명에 따른 액정표시장치는 데이터라인(DL)으로 공급되는 데이터 신호의 왜곡을 감소시켜 화질을 향상시킬 수 있다.As a result, the liquid crystal display according to the present invention may improve image quality by reducing distortion of the data signal supplied to the data line DL.

도 1은 본 발명의 실시예에 따른 액정표시장치를 개략적으로 나타낸 도면.1 is a schematic view of a liquid crystal display according to an exemplary embodiment of the present invention.

도 2는 도 1의 액정패널의 화소영역(P)을 상세히 나타낸 도면.FIG. 2 is a diagram illustrating in detail a pixel area P of the liquid crystal panel of FIG. 1.

도 3은 도 2의 액정패널에 블랙 매트릭스를 형성한 도면.3 is a diagram illustrating a black matrix formed on the liquid crystal panel of FIG. 2;

Claims (9)

게이트라인;Gate line; 상기 게이트라인과 수직으로 교차하며 제1 서브 픽셀을 정의하는 제1 및 제2 데이터라인;First and second data lines perpendicular to the gate line and defining a first sub pixel; 상기 게이트라인과 수직으로 교차하며 상기 제1 서브 픽셀에 인접하는 제2 서브 픽셀을 정의하는 제2 및 제3 데이터라인;Second and third data lines that cross the gate line and define a second sub pixel adjacent to the first sub pixel; 상기 게이트라인과 수직으로 교차하며 상기 제2 서브 픽셀에 인접하는 제3 서브 픽셀을 정의하는 제3 및 제4 데이터라인; Third and fourth data lines that cross the gate line and define a third sub pixel adjacent to the second sub pixel; 상기 제1 내지 제3 서브 픽셀 내에서 상기 게이트라인과 상기 제1 내지 제4 데이터라인이 교차하는 교차부에 각각 형성된 제1 및 제2 박막트랜지스터;를 포함하고,And first and second thin film transistors respectively formed at intersections of the gate lines and the first to fourth data lines in the first to third sub-pixels. 상기 제1 및 제2 서브 픽셀의 경계에 위치하는 제2 데이터라인과 상기 제2 및 제3 서브 픽셀의 경계에 위치하는 제3 데이터라인의 폭은 상기 제1 및 제3 서브 픽셀의 일측에 각각 위치하는 제1 및 제4 데이터라인의 폭과 상이한 것을 특징으로 하는 액정패널.Widths of the second data line positioned at the boundary of the first and second subpixels and the third data line positioned at the boundary of the second and third subpixels are on one side of the first and third subpixels, respectively. And a width different from the width of the first and fourth data lines positioned. 제1 항에 있어서,According to claim 1, 상기 제1 내지 제3 서브 픽셀은 하나의 화소를 정의하는 것을 특징으로 하는 액정패널.And the first to third sub pixels define one pixel. 제1 항에 있어서,According to claim 1, 상기 제2 및 제3 데이터라인의 폭은 상기 제1 및 제4 데이터라인의 폭보다 큰 것을 특징으로 하는 액정패널.The width of the second and third data lines is greater than the width of the first and fourth data lines. 제1 항에 있어서,According to claim 1, 상기 제2 데이터라인은 상기 제1 서브 픽셀에 구비된 제2 박막트랜지스터 및 상기 제2 서브 픽셀에 구비된 제1 박막트랜지스터와 전기적으로 접속되고, 상기 제3 데이터라인은 상기 제2 서브 픽셀의 제2 박막트랜지스터 및 상기 제3 서브 픽셀의 제1 박막트랜지스터와 전기적으로 접속되는 것을 특징으로 하는 액정패널.The second data line is electrically connected to a second thin film transistor provided in the first sub pixel and a first thin film transistor provided in the second sub pixel, and the third data line is connected to the second thin film transistor of the second sub pixel. And a first thin film transistor of the second thin film transistor and the third subpixel. 게이트라인;Gate line; 상기 게이트라인과 수직으로 교차하며 제1 서브 픽셀을 정의하는 제1 및 제2 데이터라인;First and second data lines perpendicular to the gate line and defining a first sub pixel; 상기 게이트라인과 수직으로 교차하며 상기 제1 서브 픽셀에 인접하는 제2 서브 픽셀을 정의하는 제2 및 제3 데이터라인;Second and third data lines that cross the gate line and define a second sub pixel adjacent to the first sub pixel; 상기 게이트라인과 수직으로 교차하며 상기 제2 서브 픽셀에 인접하는 제3 서브 픽셀을 정의하는 제3 및 제4 데이터라인; Third and fourth data lines that cross the gate line and define a third sub pixel adjacent to the second sub pixel; 상기 제1 내지 제3 서브 픽셀 내에서 상기 게이트라인과 상기 제1 내지 제4 데이터라인이 교차하는 교차부에 각각 형성된 제1 및 제2 박막트랜지스터;를 포함 하고,And first and second thin film transistors respectively formed at intersections of the gate lines and the first to fourth data lines in the first to third sub-pixels. 상기 제1 서브 픽셀의 제2 박막트랜지스터와 상기 제2 서브 픽셀의 제1 및 제2 박막트랜지스터 및 상기 제3 서브 픽셀의 제1 박막트랜지스터의 용량은 상기 제1 서브 픽셀의 제1 박막트랜지스터와 상기 제3 서브 픽셀의 제2 박막트랜지스터의 용량과 상이한 것을 특징으로 하는 액정패널.The capacitances of the second thin film transistor of the first sub pixel, the first and second thin film transistors of the second sub pixel, and the first thin film transistor of the third sub pixel are equal to the first thin film transistor of the first sub pixel and the first thin film transistor of the first sub pixel. And a capacitance different from that of the second thin film transistor of the third subpixel. 제1 항에 있어서,According to claim 1, 상기 제1 내지 제3 서브 픽셀은 하나의 화소를 정의하는 것을 특징으로 하는 액정패널.And the first to third sub pixels define one pixel. 제1 항에 있어서,According to claim 1, 상기 제1 서브 픽셀의 제2 박막트랜지스터와 상기 제2 서브 픽셀의 제1 박막트랜지스터는 상기 제2 데이터라인과 전기적으로 접속되고, 상기 제2 서브 픽셀의 제2 박막트랜지스터와 상기 제3 서브 픽셀의 제1 박막트랜지스터는 상기 제3 데이터라인과 전기적으로 접속되는 것을 특징으로 하는 액정패널.The second thin film transistor of the first sub pixel and the first thin film transistor of the second sub pixel are electrically connected to the second data line, and the second thin film transistor of the second sub pixel and the third sub pixel. And the first thin film transistor is electrically connected to the third data line. 게이트라인과, 상기 게이트라인과 수직으로 교차하며 제1 서브 픽셀을 정의하는 제1 및 제2 데이터라인과, 상기 게이트라인과 수직으로 교차하며 상기 제1 서브 픽셀에 인접하는 제2 서브 픽셀을 정의하는 제2 및 제3 데이터라인과, 상기 게이트라인과 수직으로 교차하며 상기 제2 서브 픽셀에 인접하는 제3 서브 픽셀을 정 의하는 제3 및 제4 데이터라인과, 상기 제1 내지 제3 서브 픽셀 내에서 상기 게이트라인과 상기 제1 내지 제4 데이터라인이 교차하는 교차부에 각각 형성된 제1 및 제2 박막트랜지스터를 포함하고, 상기 제1 및 제2 서브 픽셀의 경계에 위치하는 제2 데이터라인과 상기 제2 및 제3 서브 픽셀의 경계에 위치하는 제3 데이터라인의 폭은 상기 제1 및 제3 서브 픽셀의 일측에 각각 위치하는 제1 및 제4 데이터라인의 폭과 상이한 액정패널;Define a gate line, first and second data lines that intersect the gate line and define a first subpixel, and a second subpixel that intersect the gate line and adjoin the first sub pixel. Second and third data lines, third and fourth data lines defining a third sub pixel vertically crossing the gate line and adjacent to the second sub pixel, and the first to third sub lines. Second data including first and second thin film transistors respectively formed at intersections of the gate lines and the first to fourth data lines in a pixel, and located at a boundary between the first and second subpixels; A liquid crystal panel having a width different from a width of the first and fourth data lines positioned at one side of the first and third sub pixels, respectively, the width of the third data line positioned at a boundary between the line and the second and third sub pixels; 상기 제1 및 제2 박막트랜지스터가 구동되도록 상기 게이트라인으로 스캔신호를 공급하는 게이트 드라이버; 및A gate driver supplying a scan signal to the gate line to drive the first and second thin film transistors; And 상기 제1 내지 제4 데이터라인으로 데이터 신호를 공급하는 데이터 드라이버;를 포함하는 것을 특징으로 하는 액정표시장치.And a data driver for supplying a data signal to the first to fourth data lines. 게이트라인과, 상기 게이트라인과 수직으로 교차하며 제1 서브 픽셀을 정의하는 제1 및 제2 데이터라인과, 상기 게이트라인과 수직으로 교차하며 상기 제1 서브 픽셀에 인접하는 제2 서브 픽셀을 정의하는 제2 및 제3 데이터라인과, 상기 게이트라인과 수직으로 교차하며 상기 제2 서브 픽셀에 인접하는 제3 서브 픽셀을 정의하는 제3 및 제4 데이터라인과, 상기 제1 내지 제3 서브 픽셀 내에서 상기 게이트라인과 상기 제1 내지 제4 데이터라인이 교차하는 교차부에 각각 형성된 제1 및 제2 박막트랜지스터를 포함하고, 상기 제1 서브 픽셀의 제2 박막트랜지스터와 상기 제2 서브 픽셀의 제1 및 제2 박막트랜지스터 및 상기 제3 서브 픽셀의 제1 박막트랜지스터의 용량은 상기 제1 서브 픽셀의 제1 박막트랜지스터와 상기 제3 서브 픽 셀의 제2 박막트랜지스터의 용량과 상이한 액정패널;Define a gate line, first and second data lines that intersect the gate line and define a first subpixel, and a second subpixel that intersect the gate line and adjoin the first sub pixel. Second and third data lines, third and fourth data lines defining a third sub pixel vertically crossing the gate line and adjacent to the second sub pixel, and the first to third sub pixels. First and second thin film transistors formed at intersections of the gate lines and the first to fourth data lines, respectively, wherein the second thin film transistors of the first sub pixel and the second sub pixel Capacities of the first and second thin film transistors and the first thin film transistors of the third subpixel are used for the first thin film transistors of the first subpixel and the second thin film transistors of the third subpixel. It is different from the liquid crystal panel; 상기 제1 및 제2 박막트랜지스터가 구동되도록 상기 게이트라인으로 스캔신호를 공급하는 게이트 드라이버; 및A gate driver supplying a scan signal to the gate line to drive the first and second thin film transistors; And 상기 제1 내지 제4 데이터라인으로 데이터 신호를 공급하는 데이터 드라이버;를 포함하는 것을 특징으로 하는 액정표시장치.And a data driver for supplying a data signal to the first to fourth data lines.
KR1020080119213A 2008-11-27 2008-11-27 Liquid crystal panel and liquid crystal display device having the same KR20100060578A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080119213A KR20100060578A (en) 2008-11-27 2008-11-27 Liquid crystal panel and liquid crystal display device having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080119213A KR20100060578A (en) 2008-11-27 2008-11-27 Liquid crystal panel and liquid crystal display device having the same

Publications (1)

Publication Number Publication Date
KR20100060578A true KR20100060578A (en) 2010-06-07

Family

ID=42361473

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080119213A KR20100060578A (en) 2008-11-27 2008-11-27 Liquid crystal panel and liquid crystal display device having the same

Country Status (1)

Country Link
KR (1) KR20100060578A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140052219A (en) * 2012-10-23 2014-05-07 엘지디스플레이 주식회사 Array substrate for in-plane switching mode liquid crystal display device and 3 dimensional stereography image displayable device including the same
US20170045794A1 (en) * 2015-08-10 2017-02-16 Au Optronics Corporation Pixel array, display panel and curved display panel
KR20170079751A (en) * 2015-12-31 2017-07-10 엘지디스플레이 주식회사 Flat display panel having curved surface effect
WO2020113641A1 (en) * 2018-12-05 2020-06-11 惠科股份有限公司 Display panel and display device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140052219A (en) * 2012-10-23 2014-05-07 엘지디스플레이 주식회사 Array substrate for in-plane switching mode liquid crystal display device and 3 dimensional stereography image displayable device including the same
US20170045794A1 (en) * 2015-08-10 2017-02-16 Au Optronics Corporation Pixel array, display panel and curved display panel
US10067395B2 (en) * 2015-08-10 2018-09-04 Au Optronics Corporation Pixel array, display panel and curved display panel
KR20170079751A (en) * 2015-12-31 2017-07-10 엘지디스플레이 주식회사 Flat display panel having curved surface effect
WO2020113641A1 (en) * 2018-12-05 2020-06-11 惠科股份有限公司 Display panel and display device
US11335286B2 (en) 2018-12-05 2022-05-17 HKC Corporation Limited Display panel and display device for solving uneven brightness of display panel

Similar Documents

Publication Publication Date Title
CN108121119B (en) Liquid crystal display device with a light guide plate
KR101563265B1 (en) Display device and method for driving the same
KR102279353B1 (en) Display panel
US20170263170A1 (en) Array Substrate, Display Device and Driving Method Thereof
US20150206471A1 (en) Liquid crystal display and driving method thereof
EP2975453B1 (en) Pixel array of liquid crystal display
US20120069061A1 (en) Driving device and display apparatus having the same
US9978330B2 (en) Display driving method using overlapping scan mode with reduced coupling effect
KR20090010764A (en) Liquid crystal display and method of driving the same
US20120007843A1 (en) Tft substrate and liquid crystal display apparatus using the same
KR20040043964A (en) Apparatus of driving liquid crystal display and method thereof
KR20100060578A (en) Liquid crystal panel and liquid crystal display device having the same
KR20080001052A (en) Liquid crystal display device and method driving for the same
KR20040036260A (en) Liquid crystal display
KR20070080314A (en) Liquid crystal display panel and driving apparatus thereof
KR102180914B1 (en) Display device
WO2013069559A1 (en) Display device and drive method for same
JP2010102217A (en) Electrooptical device and electronic apparatus
KR20160027600A (en) Display device
KR102244985B1 (en) Display panel
KR20180014337A (en) Liquid crystal display device
CN107422558B (en) Liquid crystal panel and driving method thereof
JP2010102216A (en) Electrooptical device and electronic apparatus
KR20070037011A (en) Array substrate for lcd and the operating method thereof
KR102524416B1 (en) Display device

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination