KR20100056787A - 표시 장치 - Google Patents

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Abstract

저배속 영상 신호를 출력하는 영상 보간칩을 이용하여 고배속 영상 신호를 출력할 수 있는 영상 신호 처리부를 포함하는 표시 장치가 제공된다. 표시 장치는 다수의 픽셀들을 포함하고, 제1 영역과 제2 영역으로 구분되는 표시 패널과, 각 영상 보간칩이 원시 영상 신호를 제공받아, 원시 영상 신호의 제n-1 프레임 및 제n 프레임 사이에 삽입되는 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임 중 어느 한 보간 프레임과 제n-1 프레임을 출력하는 제1 영상 보간칩과, 다른 두 보간 프레임들을 출력하는 제2 영상 보간칩과, 제1 영상 보간칩이 출력하는 두 프레임들을 제공 받아, 제1 영역에 포함된 픽셀들에 4배속 영상 신호를 출력하는 제1 타이밍부와, 제2 영상 보간칩이 출력하는 다른 두 보간 프레임들을 제공 받아, 제2 영역에 포함된 픽셀들에 4배속 영상 신호를 출력하는 제2 타이밍부를 포함한다.
배속 영상 신호, 보간 프레임, 계조 보정, 순차적 재배치

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 저배속 영상 신호를 출력하는 영상 보간칩을 이용하여 고배속 영상 신호를 출력할 수 있는 영상 신호 처리부를 포함하는 표시 장치에 관한 것이다.
최근 표시 장치의 표시 품질을 향상시키기 위하여, 원래의 프레임(Origianl Frames)들 사이에 물체의 움직임이 보상된 보간 프레임(Interpolated Frames)을 삽입하는 기술이 개발되고 있다. 예를 들어, 표시 장치에는 초당 60장의 프레임에 해당하는 영상 정보가 제공되지만, 보간 프레임에 대한 영상 정보를 생성하여서, 초당 120장의 프레임으로 만들어지는 영상을 표시할 수 있다.
이러한 기술을 구현하기 위하여, 표시 장치는 보간 프레임을 포함하는 배속 영상 신호를 출력하는 영상 보간칩을 포함할 수 있다.
그런데, 원래의 프레임들 사이에 보다 많은 수의 보간 프레임을 삽입할수록 표시 장치의 표시 품질은 향상될 수 있다. 그리고, 보다 많은 수의 보간 프레임을 삽입하기 위해서는 보다 많은 보간 프레임을 포함하는 고배속 영상 신호를 출력할 수 있는 영상 보간칩을 필요로 한다. 이러한 고배속 영상 신호를 출력할 수 있는 영상 보간칩을 개발하기 위해서는 많은 시간과 비용이 소요될 수 있다.
본 발명이 해결하고자 하는 과제는, 저배속 영상 신호를 출력하는 영상 보간칩을 이용하여 고배속 영상 신호를 출력할 수 있는 영상 신호 처리부를 포함하는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 표시 장치의 일 태양(aspect)은, 다수의 픽셀들을 포함하고, 제1 영역과 제2 영역으로 구분되는 표시 패널과, 각 영상 보간칩이 원시 영상 신호를 제공받아, 원시 영상 신호의 제n-1 프레임 및 제n 프레임 사이에 삽입되는 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임 중 어느 한 보간 프레임과 제n-1 프레임을 출력하는 제1 영상 보간칩과, 다른 두 보간 프레임들을 출력하는 제2 영상 보간칩과, 제1 영상 보간칩이 출력하는 두 프레임들을 제공 받아, 제1 영역에 포함된 픽셀들에 4배속 영상 신호를 출력하는 제1 타이밍부와, 제2 영상 보간칩이 출력하는 다른 두 보간 프레임들을 제공 받아, 제2 영역에 포함된 픽셀들에 4배속 영상 신호를 출력하는 제2 타이밍부를 포함한다.
상기 과제를 해결하기 위한 본 발명의 표시 장치의 다른 태양은, 다수의 픽셀들을 포함하는 표시 패널과, 원시 영상 신호를 제공받아, 원시 영상 신호의 제n- 1 프레임 및 제n 프레임 사이에 삽입되는 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임과, 제n-1 프레임을 출력하는 영상 보간부와, 한 주기(period) 동안 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임을 동시에 제공 받아, 이전 프레임의 계조와 현재 프레임의 계조의 관계에 따라서, 현재 프레임의 계조를 보정하고, 각 프레임이 보정 계조를 가지는 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임을 순차적으로 재배치하여 한 주기 동안 출력하는 적어도 하나의 타이밍부를 포함한다. 이 때, 현재 프레임의 계조 보정에 필요한 메모리와, 순차적 재배치에 필요한 메모리를 공유한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 블록도이고, 도 2는 도 1의 표시 패널이 포함하는 한 픽셀의 등가 회로도이다.
도 1을 참조하면, 표시 장치(10)는 표시 패널(300), 신호 제어부(600), 게이트 드라이버(400), 데이터 드라이버(500), 및 계조 전압 발생부(700)를 포함할 수 있다.
표시 패널(300)은 다수의 게이트 라인(G1~Gl)과 다수의 데이터 라인(D1~Dm) 및 다수의 픽셀(PX)를 포함한다. 게이트 라인(G1~Gl)은 대략 행 방향으로 연장되어 서로가 거의 평행하고, 데이터 라인(D1~Dm)은 대략 열 방향으로 연장되어 서로가 거의 평행하다. 각 게이트 라인(G1~Gl)과 각 데이터 라인(D1~Dm)이 교차하는 영역에 각 픽셀(PX)가 정의된다. 게이트 드라이버(400)으로부터 각 게이트 라인(G1~Gl)에 각 게이트 신호가 입력되고, 데이터 드라이버(500)으로부터 각 데이터 라인(D1~Dm)에 각 영상 데이터 전압이 입력된다. 각 픽셀(PX)는 각 영상 데이터 전압에 응답하여 영상을 표시한다.
후술하는 바와 같이, 신호 제어부(600)는 4배속 영상 신호(IDAT#1, IDAT#2)를 데이터 드라이버(500)에 출력할 수 있고, 데이터 드라이버는 4배속 영상 신호(IDAT#1, IDAT#2)에 대응하는 영상 데이터 전압을 출력할 수 있다. 각 픽셀(PX)는 각 영상 데이터 전압에 응답하여 영상을 표시하므로, 결국 표시 패널(300)이 포함하는 픽셀(PX)들은 4배속 영상 신호(IDAT#1, IDAT#2)에 대응하는 영상을 표시할 수 있다.
한편, 표시 패널(300)은 도시한 바와 같이 제1 영역(display region I, DPR I)과 제2 영역(display region II, DPR II)로 구분될 수 있다. 제1 영역(DPR I)이 포함하는 픽셀들에는 배속 영상 신호(IDAT#1)가 제공될 수 있고, 제2 영역(DPR II)이 포함하는 픽셀들에는 배속 영상 신호(IDAT#2)가 제공될 수 있다. 제1 영역(DPR I)이 포함하는 픽셀들은 배속 영상 신호(IDAT#1)에 응답하여, 배속 영상 신호(IDAT#1)에 대응하는 영상을 표시할 수 있고, 제2 영역(DPR II)이 포함하는 픽셀들은 배속 영상 신호(IDAT#2)에 응답하여, 배속 영상 신호(IDAT#2)에 대응하는 영 상을 표시할 수 있다.
또한, 표시 패널(300)은 각 표시 블록(도 7의 DB 참조)이 매트릭스 형태로 배열된 다수의 픽셀(PX)들을 포함하는 표시 블록들로 이루어질 수 있다. 이에 대해서는 도 7을 참조하여 후술한다.
도 2에 한 픽셀에 대한 등가 회로가 도시되어 있다. 픽셀(PX), 예를 들면 f번째(f=1~l) 게이트 라인(Gf)과 g번째(g=1~m) 데이터 라인(Dg)에 연결된 픽셀(PX)는, 게이트 라인(Gf) 및 데이터 라인(Dg)에 연결된 스위칭 소자(Qp)와, 이에 연결된 액정 커패시터(liquid crystal capacitor)(Clc) 및 유지 커패시터(storage capacitor)(Cst)를 포함한다. 액정 커패시터(Clc)는 두 전극 예를 들어, 도시한 바와 같이 제1 표시판(100)의 픽셀 전극(PE)과, 제2 표시판(200)의 공통 전극(CE) 및 상기 두 전극 사이에 개재된 액정 분자들(150)로 이루어질 수 있다. 공통 전극(CE)의 일부에는 색필터(CF)가 형성되어 있다.
다시 도 1을 참조하면, 신호 제어부(600)는 원시 영상 신호(RGB) 및 이들의 표시를 제어하는 외부 제어 신호들(DE, Hsync, Vsync, Mclk)를 입력받아, 4배속 영상 신호(IDAT#1, IDAT#2), 게이트 제어 신호(CONT1), 및 데이터 제어 신호(CONT2)를 출력한다. 여기서, 원시 영상 신호(RGB)는 제1 영상 주파수를 가지고, 4배속 영상 신호(IDAT#1, IDAT#2)는 제1 영상 주파수의 4배인 제2 영상 주파수를 가진다. 예를 들어, 원시 영상 신호(RGB)는 60Hz이고 4배속 영상 신호(IDAT#1, IDAT#2)는 240Hz일 수 있다.
구체적으로 신호 제어부(600)는 원시 영상 신호(RGB)를 입력받아 4배속 영상 신호(IDAT#1, IDAT#2)를 출력할 수 있다. 신호 제어부(600)는 또한, 외부로부터 외부 제어 신호들(Vsync, Hsync, Mclk, DE)을 입력받아 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2)를 생성할 수 있다. 외부 제어 신호의 예로는 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클럭 신호(Mclk), 데이터 인에이블 신호(DE) 등이 있다. 게이트 제어 신호(CONT1)는 게이트 드라이버(400)의 동작을 제어하기 위한 신호이고, 데이터 제어 신호(CONT1)는 데이터 드라이버(510)의 동작을 제어하기 위한 신호이다. 신호 제어부(600)에 대해서는 도 3을 참조하여 더 상세히 설명한다.
게이트 드라이버(400)는 신호 제어부(600)로부터 게이트 제어 신호(CONT1)를 제공받아 게이트 신호를 게이트 라인(G1~Gl)에 인가한다. 여기서 게이트 신호는 게이트 온/오프 전압 발생부(미도시)로부터 제공된 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어질 수 있다.
데이터 드라이버(500)는 신호 제어부(600)로부터 데이터 제어 신호(CONT2)를 제공받아 4배속 영상 신호(IDAT#1, IDAT#2)에 대응하는 영상 데이터 전압을 데이터 라인(D1~Dm)에 인가한다. 4배속 영상 신호(IDAT#1, IDAT#2)에 대응하는 영상 데이터 전압은 계조 전압 발생부(700)로부터 제공된 전압일 수 있다.
계조 전압 발생부(700)는 4배속 영상 신호(IDAT#1, IDAT#2)가 가지는 계조에 따라서, 구동 전압(AVDD)을 분배한 영상 데이터 전압을 제공할 수 있다. 계조 전압 발생부(700)는 구동 전압(AVDD)이 인가되는 노드와 그라운드 사이에 직렬로 연결된 복수의 저항을 포함하여, 구동 전압(AVDD)의 전압 레벨을 분배하여 다수의 계조 전 압을 생성할 수 있다. 계조 전압 발생부(700)의 내부 회로는 이에 한정되지 않고, 다양하게 구현될 수 있다.
도 3은 도 1의 신호 제어부를 설명하기 위한 블록도이다. 도 4a는 도 3의 원시 영상 신호가 포함하는 프레임들을 나타내는 도면이고, 도 4b는 도 3의 4배속 영상 신호가 포함하는 프레임들을 나타내는 도면이다.
도 3을 참조하면, 신호 제어부(600)는 영상 신호 처리부(600_1)와, 제어 신호 생성부(600_2)를 포함할 수 있다.
영상 신호 처리부(600_1)는 표시 장치의 표시 품질을 향상시키기 위하여, 원래의 프레임(Original Frames)들 사이에 물체의 움직임이 보상된 보간 프레임(Interpolated Frames)을 삽입하여 출력할 수 있다. 영상 신호 처리부(600_1)는 예를 들어, 원시 영상 신호(RGB)를 입력받아, 4배속 영상 신호(IDAT#1, IDAT#2)를 출력할 수 있다. 원시 영상 신호(RGB)는 제1 영상 주파수를 가지고, 4배속 영상 신호(IDAT#1, IDAT#2)는 제1 영상 주파수의 4배인 제2 영상 주파수를 가진다.
도 4a 및 도 4b를 참조하여, 원시 영상 신호(RGB)와 4배속 영상 신호(IDAT#1, IDAT#2)를 더 상세히 설명한다. 도 4a 및 도 4b에 도시된 바와 같이, 예를 들어, 원시 영상 신호(RGB)는 60Hz이고 4배속 영상 신호(IDAT#1, IDAT#2)는 240Hz일 수 있다. 도 4a 및 도 4b에서 원시 영상 신호의 이전 프레임 즉, 제n-1 프레임을 frm1으로 도시하였고, 원시 영상 신호의 현재 프레임 즉, 제n 프레임을 frm1으로 도시하였다.
도 4a에서, 원시 영상 신호(RGB)가 포함하는 프레임들이 출력되는 시간 간격 은 1/60초이다. 도 4b에서, 4배속 영상 신호(IDAT#1, IDAT#2)가 포함하는 프레임들이 출력되는 시간 간격은 1/240초이다. 4배속 영상 신호(IDAT#1, IDAT#2)는 원시 영상 신호(RGB)의 이전 프레임(frm1)과 현재 프레임(frm2) 사이에 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임이 삽입되어 있다. 도 4b 이하에서 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임을 각각 frm1.25, frm1.5, 및 frm1.75로 도시하였다. 제1/2 보간 프레임(frm1.5)은 제n-1 프레임(frm1)과 제n 프레임(frm2)의 중간에 삽입되고, 제1/4 보간 프레임(frm1.25)은 제n-1 프레임(frm1)과 제1/2 보간 프레임(frm1.5)의 중간에 삽입되며, 제3/4 보간 프레임(frm1.75)은 제1/2 보간 프레임(frm1.5)과 제n 프레임(frm2)의 중간에 삽입된다. 이와 같이, 원래의 프레임들(frm1, frm2) 사이에 보간 프레임들(frm1.25, frm1.5, 및 frm1.75)을 삽입함으로써, 표시 장치(10)의 표시 품질이 향상될 수 있다.
영상 신호 처리부(600_1)의 세부적인 구성과 기능에 대해서는 도 5를 참조하여 후술한다.
다시 도 3을 참조하면, 제어 신호 생성부(600_2)는 외부로부터 외부 제어 신호들(DE, Hsync, Vsync, Hsync, Mclk)을 입력받아 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2)를 생성할 수 있다. 게이트 제어 신호(CONT1)는 게이트 드라이버(400)의 동작을 제어하기 위한 신호이다. 게이트 제어 신호(CONT1)는 게이트 드라이버(400)의 동작을 개시하는 수직 시작 신호(STV), 게이트 온 전압의 출력 시기를 결정하는 게이트 클럭 신호(CPV) 및 게이트 온 전압의 펄스 폭을 결정하는 출 력 인에이블 신호(OE) 등을 포함할 수 있다. 데이터 제어 신호(CONT2)는 데이터 드라이버(500)의 동작을 제어하는 신호이다. 데이터 제어 신호(CONT2)는 데이터 드라이버(500)의 동작을 개시하는 수평 개시 신호(STH) 및 영상 데이터 전압의 출력을 지시하는 출력 지시 신호(TP) 등을 포함할 수 있다.
도 5는 도 3의 영상 신호 처리부를 설명하기 위한 블록도이다.
도 5를 참조하면, 영상 신호 처리부(600_1)는 제1 영상 보간칩(620), 제2 영상 보간칩(630) 제1 FRC(Frame Rate Compensation) 메모리(628), 및 제2 FRC 메모리(638)을 포함하는 영상 보간부(620, 628, 630, 638)와, 영상 신호 리피터(repeater)(610)와, 영상 신호 타이밍부(640)를 포함할 수 있다.
영상 신호 리피터(610)는 원시 영상 신호(RGB)를 입력 받아, 각 영상 보간칩(620, 630)에 원시 영상 신호(RGB)를 전달할 수 있다.
원시 영상 신호(RGB)가 포함하는 이전 프레임(frm1)은 제1 FRC 메모리(628)와 제2 FRC 메모리(638)에 저장될 수 있다.
영상 보간부(620, 628, 630, 638)는 원시 영상 신호를 제공받아, 상기 원시 영상 신호의 제n-1 프레임(frm1) 및 제n 프레임(frm2) 사이에 삽입되는 제1/4 보간 프레임(frm1.25), 제1/2 보간 프레임(frm1.5), 및 제3/4 보간 프레임(frm1.75)과, 상기 제n-1 프레임(frm1)을 출력할 수 있다.
여기서, 제1 영상 보간칩(620)과 제2 영상 보간칩(630)는 각각 제n-1 프레임(frm1)과 제n 프레임(frm2)에 대응되는 원시 영상 신호(RGB)를 입력 받아, 적어도 한 장의 보간 프레임을 포함하는 2배속 영상 신호를 출력할 수 있다.
구체적으로 제1 영상 보간칩(620)는 영상 신호 리피터(610)로부터 현재 프레임(frm2)에 대응되는 원시 영상 신호(RGB)을 제공 받고, 제1 FRC 메모리(628)에 저장된 이전 프레임(frm1)에 대응되는 원시 영상 신호(RGB)를 독출하여, 제n-1 프레임(frm1)과 제n 프레임(frm2)에 대응되는 원시 영상 신호(RGB)를 입력 받을 수 있다.
제2 영상 보간칩(630)는 영상 신호 리피터(610)로부터 현재 프레임(frm2) 에 대응되는 원시 영상 신호(RGB)을 제공 받고, 제2 FRC 메모리(638)에 저장된 이전 프레임(frm1)에 대응되는 원시 영상 신호(RGB)를 독출하여, 제n-1 프레임(frm1)과 제n 프레임(frm2)에 대응되는 원시 영상 신호(RGB)를 입력 받을 수 있다.
각 영상 보간칩(620, 630)은 제n-1 프레임(frm1), 제1/2 보간 프레임(frm1.5), 제1/4 보간 프레임(frm1.25), 및 제3/4 보간 프레임(frm1.75) 중 서로 다른 두 장의 프레임에 대응되는 영상 신호를 출력할 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 제1 영상 보간칩(620)는 제n-1 프레임(frm1)과 제1/2 보간 프레임(frm1.5)을 출력하여, 한 장의 보간 프레임을 포함하는 두 프레임들을 출력할 수 있다. 그리고, 제2 영상 보간칩(630)는 제1/4 보간 프레임(frm1.25)과 제3/4 보간 프레임(frm1.75)을 출력하여, 다른 두 보간 프레임들을 출력할 수 있다.
영상 신호 타이밍부(640)는 제1 및 제2 영상 보간칩(620, 630)로부터 네 장의 프레임(frm1, frm1.25, frm1.5, frm1.75)을 제공 받아, 4배속 영상 신호(IDAT#1, IDAT#2)를 데이터 드라이버(도 1의 500 참조)에 전달할 수 있다.
영상 신호 타이밍부(640)는 제1 및 제2 영상 보간칩(620, 630)로부터 제공 받은 네 장의 프레임(frm1, frm1.25, frm1.5, frm1.75) 각각에 대하여 이전 프레임의 계조와 현재 프레임의 계조의 관계에 따라서, 현재 프레임의 계조를 보정할 수 있다. 그리고, 각 프레임이 보정 계수를 가지는 보정된 네 장의 프레임(frm1', frm1.25', frm1.5', frm1.75')을 4배속 영상 신호(IDAT#1, IDAT#2)로서 출력할 수 있다. 즉, 영상 신호 타이밍부(640)가 제공하는 4배속 영상 신호(IDAT#1, IDAT#2)의 각 프레임은 보정 계수를 가질 수 있다. 영상 신호 타이밍부(640)에 대해서는 도 9를 참조하여 좀 더 후술한다.
도 6a는 도 5의 제1 영상 보간칩을 설명하기 위한 블록도이고, 도 6b는 도 5의 제2 영상 보간칩을 설명하기 위한 블록도이다.
도 6a 및 도 6b를 참조하면, 제1 영상 보간칩(620)와 제2 영상 보간칩(630)는 제n-1 프레임(frm1)과 제n 프레임(frm2)을 비교하여 동일한 물체의 모션 벡터(MV)를 산출하고, 산출된 모션 벡터(MV)를 이용하여 보간 프레임들(frm1.25, frm1.5, 및 frm1.75)을 출력할 수 있다.
제1 영상 보간칩(620)는 휘도/색차 분리부(622)와 모션 벡터 디텍터(624)와, 보간 영상 생성부(626)을 포함할 수 있고, 제2 영상 보간칩(630)는 휘도/색차 분리부(622)와 모션 벡터 디텍터(624)와, 보간 영상 생성부(636)을 포함할 수 있다.
제1 및 제2 영상 보간칩(620, 630)의 휘도/색차 분리부(622)는 제n-1 프레임(frm1)의 영상 신호와 제n 프레임(frm2)의 영상 신호를 각각 휘도 성분(br1, br2)과 색차 성분으로 분리할 수 있다. 영상 신호의 휘도 성분은 밝기에 관한 정보를 가지고, 색차 성분은 색에 관한 정보를 가진다.
제1 및 제2 영상 보간칩(620, 630)의 모션 벡터 디텍터(624)는, 제n-1 프레임(frm1)과 제n 프레임(frm2)을 비교하여 동일한 물체의 모션 벡터(MV)를 산출한다. 예를 들어, 모션 벡터 디텍터(624)는 제n-1 프레임(frm1)의 영상 신호의 휘도 성분(br1)과 제n 프레임(frm2)의 영상 신호의 휘도 성분(br2)을 제공받아서, 동일한 물체의 모션 벡터(MV)를 산출할 수 있다.
모션 벡터(MV)는 영상이 포함하는 어떤 물체의 움직임을 나타내는 물리량이다. 모션 벡터 디텍터(624)는 예를 들어, 제n-1 프레임(frm1)의 영상 신호의 휘도 성분(br1)과 제n 프레임(frm2)의 영상 신호의 휘도 성분(br2)을 분석하여, 휘도 분포가 가장 일치하는 영역에 동일한 물체가 표시된다고 판단할 수 있다. 그리고, 제n-1 프레임(frm1)과 제n 프레임(frm2)에서의 상기 물체의 움직임으로부터 모션 벡터(MV)를 추출할 수 있다. 모션 벡터(MV)의 추출에 대해서는 도 7을 참조하여 보다 구체적으로 후술한다.
제1 영상 보간칩(620)의 보간 영상 생성부(626)는 모션 벡터 디텍터(624)에서 산출한 모션 벡터(MV)를 이용하여 제1/2 보간 프레임(frm1.5)에서의 상기 물체의 위치를 계산해낼 수 있다. 제2 영상 보간칩(630)의 보간 영상 생성부(636)는 모션 벡터 디텍터(624)에서 산출한 모션 벡터(MV)를 이용하여 제1/4 보간 프레임(frm1.25) 및 제3/4 보간 프레임(frm1.75)에서의 상기 물체의 위치를 계산해낼 수 있다. 제1 영상 보간칩(620)의 보간 영상 생성부(626)는 제n-1 프레임(frm1)과 제1/2 보간 프레임(frm1.5)을 출력할 수 있고, 제2 영상 보간칩(630)의 보간 영상 생성부(636)는 제1/4 보간 프레임(frm1.25) 및 제3/4 보간 프레임(frm1.75)을 출력 할 수 있다.
제1 영상 보간칩(620)의 보간 영상 생성부(626)와 제2 영상 보간칩(630)의 보간 영상 생성부(636)는, 예를 들어, 산출된 모션 벡터(MV)에 서로 다른 가중치를 부여하여 각 보간 프레임(frm1.25, frm1.5, frm1.75)을 생성할 수 있다. 구체적으로 제1 영상 보간칩(620)의 보간 영상 생성부(626)는 모션 벡터(MV)에 1/2 가중치를 부여하여 제1/2 보간 프레임(frm1.5)을 생성하고, 제2 영상 보간칩(630)의 보간 영상 생성부(636)는 모션 벡터(MV)에 1/4 가중치와 3/4 가중치를 각각 부여하여, 제1/4 보간 프레임(frm1.25)과 제3/4 보간 프레임(frm1.75)을 생성할 수 있다.
도 7 및 도 8을 참조하여, 각 보간 영상 생성부(626, 636)가 모션 벡터(MV)를 산출하고 산출된 모션 벡터(MV)를 이용하여 각 보간 프레임(frm1.25, frm1.5, frm1.75)을 생성하는 것에 대해서 보다 구체적으로 설명한다.
도 7은 도 5의 각 영상 보간칩이 모션 벡터를 산출하는 것을 설명하기 위한 개념도이고, 도 8은 도 7에서 산출된 모션 벡터를 이용하여 보간 프레임을 생성하는 것을 설명하기 위한 개념도이다.
도 7을 참조하면, 전술한 바와 같이, 표시 패널(300)은 각 표시 블록(DB)이 매트릭스 형태로 배열된 다수의 픽셀(PX)들을 포함하는 표시 블록들로 이루어질 수 있다. 즉, 표시 패널(300)은 도 7에서 점선으로 표시한 것과 같이 다수의 블록(DB)으로 나누어지고, 각 블록(DB)은 다수의 픽셀(PX)를 포함할 수 있다.
각 영상 보간칩(도 5의 620 및 630 참조)는 각 표시 블록(DB)에 대응되는 제n-1 프레임의 원시 영상 신호와, 제n 프레임에 대응되는 원시 영상 신호를 비교하 여, 동일한 물체를 인식할 수 있다. 제n-1 프레임과 제n 프레임에서 동일한 물체를 인식해내는 방법으로는 예를 들어, SAD(Sum of Absolute Difference)를 사용할 수 있다. SAD는 매칭되는 픽셀(PX) 간의 휘도차의 절대값을 모두 더하여서 그 합이 가장 작은 표시 블록(DB)들을 일치하는 블록으로 판단하는 방법이다. SAD에 대해서는 널리 공지되어 있으므로, 이에 대한 상세한 설명은 생략한다.
또한 여기서, 제n-1 프레임과 제n 프레임에서 일치하는 블록을 판단하는 것은 서치 윈도우(Search Window) 단위로 행해질 수 있다. 즉, 표시 패널(300) 상의 다수의 표시 블록(DB) 중 서치 윈도우(Search Window)가 포함하는 일부의 표시 블록(DB)만을 대상으로, 제n-1 프레임과 제n 프레임에서 동일한 물체를 감지할 수 있다.
도 7에서는 원 모양의 물체와 OSD(on screen display) 영상(IMAGE_OSD)이 제n-1 프레임과 제n 프레임에서 동일한 물체로 인식된 것으로 도시되어 있다. 원 모양의 물체의 모션 벡터(MV)가 화살표로 도시되어 있다. 그리고, OSD 영상(IMAGE_OSD)은 정지된 물체나 정지된 문자의 일례로서 도시한 것이다. 정지된 물체나 정지된 문자는 제n-1 프레임과 제n 프레임에서 모션 벡터(MV)가 0이다. OSD 영상(IMAGE_OSD)에 대해서는 널리 공지되어 있으므로 이에 대한 상세한 설명은 편의상 생략한다.
도 8을 참조하면, 제n-1 프레임(frm1)과 제n 프레임(frm2)로부터 산출된 모션 벡터(MV)에 서로 다른 가중치를 부여하여 각 보간 프레임(frm1.25, frm1.5, frm1.75)을 생성하는 것을 도시하고 있다. 전술한 바와 같이. 모션 벡터(MV)에 1/4 가중치, 1/2 가중치, 및 3/4 가중치를 각각 부여하여, 제1/4 보간 프레임(frm1.25)과 제1/2 보간 프레임(frm1.5), 및 제3/4 보간 프레임(frm1.75)을 각각 생성할 수 있다.
도 9는 도 5의 영상 신호 타이밍부를 설명하기 위한 블록도이다. 도 9에서는 설명의 편의상 제1 영상 보간칩(620)과 제2 영상 보간칩(630)을 함께 도시하였다.
도 9를 참조하면, 영상 신호 타이밍부(640)는 제1 타이밍부(650, 652, 654)과 제2 타이밍부(660, 662, 664)를 포함할 수 있다. 제1 타이밍부(650, 652, 654)는 하나의 타이밍칩(650)과 두 개의 타이밍 메모리(652, 654)을 포함할 수 있고, 제2 타이밍부(660, 662, 664)는 하나의 타이밍칩(660)과 두 개의 타이밍 메모리(662, 664)를 포함할 수 있다.
제1 타이밍부(650, 652, 654)는 제1 영상 보간칩(620)이 출력하는 두 프레임들(frm1, frm1.5)을 제공 받아, 제1 영역에 포함된 픽셀들에 4배속 영상 신호(IDAT#1)를 출력할 수 있다.
제2 타이밍부(660, 662, 664)는 제2 영상 보간칩(630)이 출력하는 다른 두 보간 프레임들(frm1.25, frm1.75)을 제공 받아, 제2 영역에 포함된 픽셀들에 4배속 영상 신호(IDAT#2)를 출력할 수 있다.
제1 타이밍부(650, 652, 654)는 한 주기(period) 동안 상기 두 프레임들(frm1, frm1.5)을 동시에 제공 받고, 제2 타이밍부(660, 662, 664)는 상기 다른 두 보간 프레임들(frm1.25, frm1.75)을 각각 동시에 제공 받을 수 있다. 여기서 한 주기는 원시 영상 신호의 영상 주파수의 역수에 해당하는 시간일 수 있다.
각각 두 프레임들을 제공 받은 제1 타이밍부(650, 652, 654)와 제2 타이밍부(660, 662, 664)는 서로 다른 영역(도 1의 DPR I 및 DPR II 참조)에 대한 데이터를 교환할 수 있다. 구체적으로 제1 타이밍부(650, 652, 654)는 제1 영상 보간칩(620)으로부터 제공받은 상기 두 프레임들(frm1, frm1.5)의 제2 영역(도 1의 DPR II 참조)에 관한 데이터를 제2 타이밍부(660, 662, 664)에 전송할 수 있고, 제2 타이밍부(660, 662, 664)는 상기 다른 두 보간 프레임들(frm1.25, frm1.75)의 제1 영역(도 1의 DPR I 참조)에 관한 데이터를 제1 타이밍부(650, 652, 654)에 전송할 수 있다.
제1 타이밍부(650, 652, 654)와 제2 타이밍부(660, 662, 664)가 서로 다른 영역(도 1의 DPR I 및 DPR II 참조)에 대한 데이터를 교환하기 위하여, 제1 타이밍부(650, 652, 654)와 제2 타이밍부(660, 662, 664)는 각각 4채널 Tx핀(4ch Tx)과 4채널 Rx핀(4ch Rx)을 포함할 수 있다.
도 10은 도 8의 제1 타이밍 칩과 제2 타이밍 칩간의 데이터 교환을 설명하기 위한 타이밍도이다. 도 10에서, DE는 데이터가 나오는 구역을 표시하는 신호이다.
도 9 및 도 10을 참조하면, 제1 타이밍부(650, 652, 654)와 제2 타이밍부(660, 662, 664)는 4채널 Tx핀(4ch Tx)과 4채널 Rx핀(4ch Rx)을 통하여 필요한 데이터를 선택적으로 받아들일 수 있다. 한 프레임에 대하여 DE가 하이 레벨인 구간을 절반으로 나누어 전반부에는 제2 영역(DPR II)에 대한 데이터가 포함되고, 후반부에는 제1 영역(DPR I)에 대한 데이터가 포함된다. 이 중 제2 영역(DPR II)에 대한 데이터를 제2 타이밍칩(660)이 선택적으로 받아들이고, 제1 영역(DPR I)에 대 한 데이터를 제1 타이밍칩(650)이 선택적으로 받아들일 수 있다.
이와 같이 데이터를 선택적으로 받아들인 후에 제1 타이밍칩(650)은 제1 영역(DPR I)에 대한 데이터를 처리하여 4배속 영상 신호(IDAT#1)를 출력할 수 있고, 제2 타이밍칩(660)은 제2 영역(DPR II)에 대한 데이터를 처리하여 4배속 영상 신호(IDAT#2)를 출력할 수 있다.
다시 도 9를 참조하여, 제1 타이밍칩(650)이 제1 영역(DPR I)에 대한 데이터를 처리하는 것과, 제2 타이밍칩(660)이 제2 영역(DPR II)에 대한 데이터를 처리하는 것을 구체적으로 설명한다.
제1 타이밍부(650, 652, 654)는 제1 영역(DPR I)의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임에 대하여, 이전 프레임의 계조와 현재 프레임의 계조의 관계에 따라서, 상기 현재 프레임의 계조를 보정할 수 있다(이하 이를 "현재 프레임의 계조 보정"이라고 부른다.). 그리고, 각 프레임이 보정 계조를 가지는 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임을 순차적으로 재배치하여 상기 한 주기 즉, 원시 영상 신호의 영상 주파수의 역수에 해당하는 시간 동안 출력할 수 있다(이하 이를 "순차적 재배치"라고 부른다.). 따라서 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임 각각은 상기 한 주기의 1/4 즉, 4배속 영상 신호의 영상 주파수의 역수에 해당하는 시간 동안 출력될 수 있다.
제2 타이밍부(660, 662, 664)는 제2 영역(DPR II)의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임에 대하여, 이전 프레임의 계 조와 현재 프레임의 계조의 관계에 따라서, 상기 현재 프레임의 계조를 보정할 수 있다(현재 프레임의 계조 보정). 그리고, 각 프레임이 보정 계조를 가지는 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임을 순차적으로 재배치하여 상기 한 주기 즉, 원시 영상 신호의 영상 주파수의 역수에 해당하는 시간 동안 출력할 수 있다(순차적 재배치). 따라서 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임 각각은 상기 한 주기의 1/4 즉, 4배속 영상 신호의 영상 주파수의 역수에 해당하는 시간 동안 출력될 수 있다.
도 9, 도 11 및 도 12을 참조하여, 현재 프레임의 계조 보정에 대해 보다 구체적으로 설명한다. 도 11은 도 8의 각 타이밍 칩이 현재 프레임의 계조를 보정하는 것을 설명하기 위한 개념도이고, 도 12는 도 8의 각 타이밍 칩에서 보정 전 프레임과 보정 후 프레임의 관계를 나타낸다.
도 11에는 현재 프레임의 보정 전의 계조(gray, Gn)와 보정 후의 계조(Gn')가 도시되어 있다. 도 11에 도시된 바와 같이, 현재 프레임의 계조가 이전 프레임의 계조보다 클 때, 보정 후의 현재 프레임의 계조(Gn')는 보정 전의 계조(Gn)보다 크거나 같을 수 있다. 또는, 도시하지는 아니하였으나, 현재 프레임의 계조가 이전 프레임의 계조보다 작을 때, 보정 후의 현재 프레임의 계조는 보정 전의 계조보다 작거나 같을 수 있다.
도 11에서 보정 전의 계조는 제n 프레임에서 크게 변한다. 즉, 보정 전의 계조는 제n-1 프레임에서 제1 그레이(Gray1)이고 제n 프레임 및 제n+1 프레임에서 제 1 그레이(Gray1)보다 큰 제2 그레이(Gray2)이다. 보정 후의 계조는 제n 프레임에서 보정 전보다 더 큰 제3 그레이(Gray3)가 된다. 즉, 보정 후의 계조는 제n-1 프레임 및 제n+1 프레임에서 각각 제1 그레이(Gray1) 및 제2 그레이(Gray2)이고, 제n 프레임에서 제2 그레이(Gray2)보다 큰 제3 그레이(Gray3)가 된다.
이와 같이, 제n 프레임에서 제2 그레이(Gray2)보다 큰 제3 그레이(Gray3)를 가지도록 영상 신호를 보정하면, 보정 전보다 더 큰 값을 가지는 영상 데이터 전압이 도 2의 액정 커패시터(Clc)에 인가될 수 있다. 액정 커패시터(Clc)에 인가되는 영상 데이터 전압의 크기가 클수록, 영상 데이터 전압이 액정 커패시터(Clc)에 충전되는 시간이 줄어든다. 이를 DCC(Dynamic Capacitance Compensation) 동작이라고 명명한다. 이와 같이, 영상 데이터 전압의 크기가 클수록, 액정 분자들의 응답 속도가 향상되어 표시 품질이 향상될 수 있다.
도 11을 참조하여 설명한 DCC 동작은 이전 프레임과 현재 프레임의 관계에 따라서 현재 프레임의 계조를 보정하는 것이다. 도 12를 참조하면, frm0.75와 frm1로부터 보정된 프레임 frm1'을 출력하고, frm1과 frm1.25로부터 보정된 프레임 frm1.25'을 출력하고, frm1.25와 frm1.5로부터 보정된 프레임 frm1.5'을 출력하고, frm1.5과 frm1.75로부터 보정된 프레임 frm1.75'을 출력할 수 있다.
그런데, 제1 타이밍칩(650)과 제2 타이밍칩(660)에는 네 장의 프레임들 단위(frm1, frm1.25, frm1.5, frm1.75)로 동시에 데이터가 제공된다. 즉 어떤 주기(예를 들어, 원시 영상 신호의 영상 주파수가 60Hz이면, 1/60 초) 동안, 네 장의 프레임들(frm0, frm0.25, frm0.5, frm0.75)이 동시에 입력되고, 다음 주기 동안(예 를 들어, 다음 1/60초 동안) 네 장의 프레임들(frm1, frm1.25, frm1.5, frm1.75)이 동시에 입력되고, 다다음 주기(예를 들어, 다다음 1/60초) 동안, 네 장의 프레임들(frm2, frm2.25, frm2.5, frm2.75)이 동시에 입력된다.
도 12를 참조하여 알 수 있는 바와 같이 frm1'이 출력되기 위해서는 frm0.75와 frm1이 같은 시간 대에 있어야 하고, frm2'가 출력되기 위해서는 frm1.75와 frm2가 같은 시간 대에 있어야 한다. 그런데, 전술한 바와 같이 제1 타이밍칩(650)과 제2 타이밍칩(660)에는 어떤 주기에서 frm0, frm0.25, frm0.5, frm0.75가 동시에 입력되고, 다음 주기에서 frm1, frm1.25, frm1.5, frm1.75가 동시에 입력되고, 다다음 주기에서 frm2, frm2.25, frm2.5, frm2.75가 동시에 입력된다. 이와 같이, frm0.75와 frm1이 같은 시간 대에 입력되지 않고, frm1.75와 frm2가 같은 시간 대에 입력되지 않으므로, frame*.75(예를 들어, frm0.75, frm1.75)를 라이트하였다가 다시 리드하여 frame*.0(예를 들어, frm0, frm1)과의 DCC 동작을 위하여 사용해야 한다.
도 13은 도 8의 각 타이밍 칩의 두 개의 메모리에의 리드 동작 및 두 개의 메모리로부터의 라이트 동작을 설명하기 위한 타이밍도이다.
도 9 및 도 13을 참조하여 frame*.75를 라이트하였다가 다시 리드하여 frame*.0과의 DCC 동작에 사용하는 것을 보다 구체적으로 설명한다.
각 타이밍부는 현재 프레임의 계조 보정에 필요한 메모리와, 순차적 재배치에 필요한 메모리를 다음과 같은 방법으로 공유할 수 있다.
원시 영상 신호의 영상 주파수의 역수에 해당하는 시간을 한 주기(period)라 고 정의하면, 상기 한 주기는 제1 타이밍칩(650)과 제2 타이밍칩(660)에 4개의 프레임들 즉 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임이 동시에 입력되는 시간에 해당된다.
제1 타이밍칩(650)은 각 주기별로 번갈아가며 제1 타이밍 메모리(Timing memory R1, 652)와 제2 타이밍 메모리(Timing memory R2, 654)에 라이트 동작과 리드 동작을 할 수 있다. 제2 타이밍칩(660)은 각 주기별로 번갈아가며 제1 타이밍 메모리(Timing memory L1, 662)와 제2 타이밍 메모리(Timing memory L2, 664)에 라이트 동작과 리드 동작을 할 수 있다.
구체적으로 홀수번째 주기(1st Period, 3rd Period)에서, 각 타이밍칩(650 또는 660)은 보정 전의 제3/4 보간 프레임과 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임을 제1 타이밍 메모리(652 또는 662)에 라이트할 수 있다. 도면에서는 이를 제1 주기(1st Period)에서는 1.0' Write, 1.25' Write, 1.5' Write, 1.75' Write, 및 1.75 Write로, 제3 주기(3rd Period)에서는 3.0' Write, 3.25' Write, 3.5' Write, 3.75' Write, 및 3.75 Write로 도시하였다. 여기서 보정 전의 제3/4 보간 프레임을 라이트하는 것은 다음 주기, 즉 짝수 번째 주기(2nd Period, 4th Period)에서의 DCC 동작에 사용하기 위해 라이트해두는 것이다.
그리고, 짝수 번째 주기(2nd Period, 4th Period)에서, 각 타이밍칩(650 또는 660)은 제1 타이밍 메모리(652 또는 662)에 라이트된 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임을 한 주기 동안 순 차적으로 리드할 수 있다. 따라서, 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임 각각은 상기 한 주기의 1/4 즉, 4배속 영상 신호의 영상 주파수의 역수에 해당하는 시간(예를 들어, 1/240초) 동안 출력될 수 있다. 도면에서는 이를 제2 주기(2nd Period)에서는 1.0' Read, 1.25' Read, 1.5' Read, 및 1.75' Read로, 제4 주기(4th Period)에서는 3.0' Read, 3.25' Read, 3.5' Read, 및 3.75' Read 로 도시하였다. 이 때 각 타이밍칩(650 또는 660)은 제1 타이밍 메모리(652 또는 662)에 라이트된 보정 전의 제3/4 보간 프레임을 한 주기에 걸쳐 리드하는 것을 병행할 수 있다. 도면에서는 이를 제2 주기(2nd Period)에서는 1.75 Read로, 제4 주기(4th Period)에서는 3.75 Read로 도시하였다. 여기서 보정 전의 제3/4 보간 프레임을 리드하는 것은 frame*.0과의 DCC 동작을 수행하기 위함이다.
마찬가지로, 짝수 번째 주기(2nd Period, 4th Period)에서, 각 타이밍칩(650 또는 660)은 보정 전의 제3/4 보간 프레임과 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임을 제2 타이밍 메모리(654 또는 664)에 라이트할 수 있다. 도면에서는 이를 제2 주기(2nd Period)에서는 2.0' Write, 2.25' Write, 2.5' Write, 2.75' Write, 및 2.75 Write로, 제4 주기(4th Period)에서는 4.0' Write, 4.25' Write, 4.5' Write, 4.75' Write, 및 4.75 Write로 도시하였다. 여기서 보정 전의 제3/4 보간 프레임을 라이트하는 것은 다음 주기, 즉 홀수 번째 주기(3rd Period, 5th Period)(단, 도면에서는 5th Period는 미도시)에서의 DCC 동작에 사용하기 위해 라이트해두는 것이다.
그리고, 홀수 번째 주기(3rd Period)에서, 제2 타이밍 메모리(654 또는 664)에 라이트된 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임을 한 주기 동안 순차적으로 리드할 수 있다. 따라서, 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임 각각은 상기 한 주기의 1/4 즉, 4배속 영상 신호의 영상 주파수의 역수에 해당하는 시간(예를 들어, 1/240초) 동안 출력될 수 있다. 도면에서는 이를 제3 주기(3rd Period)에서 2.0' Read, 2.25' Read, 2.5' Read, 및 2.75' Read로 도시하였다. 이 때 각 타이밍칩(650 또는 660)은 제2 타이밍 메모리(654 또는 664)에 라이트된 보정 전의 제3/4 보간 프레임을 한 주기에 걸쳐 리드하는 것을 병행할 수 있다. 도면에서는 이를 제3 주기(3rd Period)에서 2.75 Read로 도시하였다. 여기서 보정 전의 제3/4 보간 프레임을 리드하는 것은 frame*.0과의 DCC 동작을 수행하기 위함이다.
전술한 바와 같이 제1 타이밍 메모리(652 또는 662)와 제2 타이밍 메모리(654 또는 664)로부터 리드한 데이터를 번갈아가며 출력시키면 "현재 프레임의 계조 보정" 및 "순차적 재배치"가 완료된 4배속 영상 신호(IDAT#1, IDAT#2)를 출력할 수 있다.
도 14는 도 13의 라이트 동작을 보다 상세하게 설명하기 위한 타이밍도이다.
도 14에는 한 주기 동안 라이트 동작을 할 때의 각 행별로 세분화한 라이트 타이밍이 도시되어 있다. 도 1을 참조하여 설명한 바와 같이 픽셀들은 매트릭스 형태로 배열되는데, 여기서의 각 행은 상기 매트릭스의 각 행을 의미한다. 도 14에서 1st Line 내지 1080th Line는 상기 매트릭스가 1080개의 행을 가지는 경우의 각 행을 의미한다.
도 14를 참조하면, 라이트 동작 중에는 HDE 신호가 하이 레벨인 각 구간에 대응하여 각 행별로 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임과, 보정 전의 제3/4 보간 프레임과 같은 5 그룹의 데이터를 라이트한다. 도 14에서는 HDE 신호의 첫번째 하이 레벨 구간에 대응하여, 제1 행에 대한 상기 5그룹의 데이터(1.0' 1st Line, 1.25' 1st Line, 1.5' 1st Line, 1.75' 1st Line, 1.75 1st Line)가 라이트되고, 두번째 하이 레벨 구간에 대응하여, 제2 행에 대한 상기 5그룹의 데이터(1.0' 2nd Line, 1.25' 2nd Line, 1.5' 2nd Line, 1.75' 2nd Line, 1.75 2nd Line)가 라이트되고, 1080번째 하이 레벨 구간에 대응하여, 제1080 행에 대한 상기 5그룹의 데이터(1.0' 1080th Line, 1.25' 1080th Line, 1.5' 1st Line, 1.75' 1080th Line, 1.75 1080th Line)가 라이트되는 것이 도시되어 있다.
이 때, RDE 신호의 하이 레벨에 대응하는 구간에 도시한 바와 같이 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임과, 보정 전의 제3/4 보간 프레임을 상기 매트릭스의 각 매 행마다 직렬화(serialize)해서 라이트할 수 있다. 도 14에서는 RDE 신호의 첫번째 하이 레벨 구간에 대응하여, 제1 행에 대한 상기 5그룹의 데이터(1.0' 1st Line, 1.25' 1st Line, 1.5' 1st Line, 1.75' 1st Line, 1.75 1st Line)를 직렬화하여 라이트하고, 두번째 하이 레벨 구간에 대응하여, 제2 행에 대한 상기 5그룹의 데이터(1.0' 2nd Line, 1.25' 2nd Line, 1.5' 2nd Line, 1.75' 2nd Line, 1.75 2nd Line)를 직렬화하여 라이트하는 것을 도시하고 있다.
도 15a 및 도 15b는 도 13의 리드 동작을 보다 상세하게 설명하기 위한 타이밍도이다.
도 15a를 참조하면, 리드 동작에 있어서, 보정 전의 제3/4 보간 프레임(1.75 Data)과, 이전 주기에서 라이트된 보정 후의 제n-1 프레임(1.0' Data), 제1/4 보간 프레임(1.25' Data), 제1/2 보간 프레임(1.5' Data), 및 제3/4 보간 프레임(1.75' Data)으로 구분되는 2 그룹의 데이터를 리드한다. 도 15에서의 1.0' 1st 내지 1.0' 1080th 는 매트릭스의 각 행(1st Line 내지 1080th Line)에 대응하는 제n-1 프레임(1.0' Data)의 데이터를 의미하고, 1.25' 1st 내지 1.25' 1080th 는 매트릭스의 각 행(1st Line 내지 1080th Line)에 대응하는 제1/4 보간 프레임(1.25' Data)의 데이터를 의미하고, 1.5' 1st 내지 1.5' 1080th 는 매트릭스의 각 행(1st Line 내지 1080th Line)에 대응하는 제1/2 보간 프레임(1.5' Data)의 데이터를 의미하고, 1.75' 1st 내지 1.75' 1080th 는 매트릭스의 각 행(1st Line 내지 1080th Line)에 대응하는 제3/4 보간 프레임(1.75' Data)의 데이터를 의미한다.
이 때, 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임 각각의 네 개의 행을 리드하는 동안, 보정 전의 제3/4 보간 프레임의 한 행을 리드할 수 있다. 도 15b에는 보정 후의 제n-1 프레임(1.0' Data)의 네 개의 행을 리드하는 동안, 보정 전의 제3/4 보간 프레임(1.75 Data)의 한 행을 리드하는 것을 도시하고 있다. 구체적으로 보정 후의 제n-1 프레임의 제1 내지 제4 행(1.0' 1st 내지 1.0' 4th)을 리드하는 동안, 보정 전의 제3/4 보간 프레임의 제1 행(1.75 1st)을 리드하고, 보정 후의 제n-1 프레임의 제5 내지 제8 행(1.0' 5th 내지 1.0' 8th)을 리드하는 동안, 보정 전의 제3/4 보간 프레임의 제2 행(1.75 2nd)을 리드하는 것을 도시하고 있다. 이렇게 네 개의 행에 대응하여 한 행씩 리드되어 생성되는 1.75 Data는 다른 타이밍 메모리에서 리드되는 2.0 Data와 DCC 동작에 사용된다.
전술한 바와 같이, 각 타이밍칩(650, 660)은 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임을 한 주기 동안 순차적으로 리드하면서, 보정 전의 제3/4 보간 프레임을 한 주기에 걸쳐 리드하는 것을 병행할 수 있다. 이와 같은 병행으로 인하여 줄어드는 타이밍을 정상적인 타이밍으로 복원하기 위하여 각 타이밍칩(650, 660)은 리드 버퍼(도 16의 672 참조)를 포함할 수 있다.
도 16은 도 8의 각 타이밍 칩이 포함하는 라인 메모리들을 설명하기 위한 블록도이다. 도 16을 참조하여 제1 타이밍 칩(도 9의 650 참조)이 포함하는 메모리 콘트롤 블록(670)과 제1 및 제2 타이밍 블록(652, 654)만을 설명하나, 제2 타이밍 칩(도 9의 660 참조)이 포함하는 메모리 콘트롤 블록(미도시)과 제1 및 제2 타이밍 블록(도 9의 662, 664 참조)에도 실질적으로 동일한 설명이 적용될 수 있다.
도 16을 참조하면, 제1 타이밍 칩은 라인 메모리들을 포함하는 메모리 콘트롤 블록(670)을 포함하고 있다. 라인 메모리들은 제1 타이밍 칩이 라이트 동작 및 리드 동작 중에 데이터를 임시로 저장하는 공간이다.
라인 메모리들은 리드 버퍼(672)와 라이트 버퍼(674) 및 제3/4 버퍼(676)를 포함할 수 있다. 리드 버퍼(672)와 라이트 버퍼(674)에는 각각 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임이 임시로 저장될 수 있고, 제3/4 버퍼(676)에는 보정 전의 4/3 보간 프레임이 임시로 저장될 수 있다. 이와 같이, 리드 버퍼(672)와 라이트 버퍼(674) 및 제3/4 버퍼(676)에 프레임들을 임시로 저장함으로써, 각 타이밍 칩(650, 660)은 제1 및 제2 타이밍 메모리(652, 654)에 저장된 프레임들에 억세스할 때보다 월등히 빠른 속도로 상기 프레임들에 억세스할 수 있으므로, 도 13 내지 도 15b에 도시된 바와 같은 타이밍으로 데이터들을 라이트 및 리드할 수 있게 된다.
본 발명의 일 실시예에 따른 표시 장치에 의하면, 전술한 바와 같이, 현재 프레임의 계조 보정에 필요한 메모리와, 순차적 재배치에 필요한 메모리를 공유함 으로써 필요한 메모리 숫자를 줄일 수 있다. 예를 들어 도 9에 도시된 바와 같이 네 개의 메모리(652, 654, 662, 664)을 사용할 수 있다. 또한 각 타이밍 칩이 현재 프레임의 계조 보정과 순차적 재배치를 함께 수행하므로, 칩의 숫자 또한 줄어들 수 있다. 예를 들어, 도 9에 도시된 바와 같이 두 개의 타이밍 칩(650, 660)을 사용할 수 있다. 이와 같이 따라서 메모리 숫자와 칩의 숫자를 줄여서 콘트롤 PBA(Panel Board Assembly)의 크기를 줄일 수 있고, 제조 원가를 절감할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 표시 패널이 포함하는 한 픽셀의 등가 회로도이다.
도 3은 도 1의 신호 제어부를 설명하기 위한 블록도이다.
도 4a는 도 3의 원시 영상 신호가 포함하는 프레임들을 나타내는 도면이다.
도 4b는 도 3의 4배속 영상 신호가 포함하는 프레임들을 나타내는 도면이다.
도 5는 도 3의 영상 신호 처리부를 설명하기 위한 블록도이다.
도 6a는 도 5의 제1 영상 보간칩을 설명하기 위한 블록도이다.
도 6b는 도 5의 제2 영상 보간칩을 설명하기 위한 블록도이다.
도 7은 도 5의 각 영상 보간칩이 모션 벡터를 산출하는 것을 설명하기 위한 개념도이다.
도 8은 도 7에서 산출된 모션 벡터를 이용하여 보간 프레임을 생성하는 것을 설명하기 위한 개념도이다.
도 9는 도 5의 영상 신호 타이밍부를 설명하기 위한 블록도이다.
도 10은 도 8의 제1 타이밍 칩과 제2 타이밍 칩간의 데이터 교환을 설명하기 위한 타이밍도이다.
도 11은 도 8의 각 타이밍 칩이 현재 프레임의 계조를 보정하는 것을 설명하기 위한 개념도이다.
도 12는 도 8의 각 타이밍 칩에서 보정 전 프레임과 보정 후 프레임의 관계를 나타낸다.
도 13은 도 8의 각 타이밍 칩의 두 개의 메모리에의 리드 동작 및 두 개의 메모리로부터의 라이트 동작을 설명하기 위한 타이밍도이다.
도 14는 도 13의 라이트 동작을 보다 상세하게 설명하기 위한 타이밍도이다.
도 15a 및 도 15b는 도 13의 리드 동작을 보다 상세하게 설명하기 위한 타이밍도이다.
도 16은 도 8의 각 타이밍 칩이 포함하는 라인 메모리들을 설명하기 위한 블록도이다.
(도면의 주요부분에 대한 부호의 설명)
10: 표시 장치 100: 제1 표시판
150: 액정층 200: 제2 표시판
300: 표시 패널 400: 게이트 드라이버
500: 데이터 드라이버 600: 신호 제어부
600_1: 영상 신호 처리부 600_2: 제어 신호 생성부
610: 영상 신호 리피터 620: 제1 영상 보간칩
630: 제2 영상 보간칩 640: 영상 신호 타이밍부
650: 제1 타이밍 칩 660: 제2 타이밍칩
700: 계조 전압 발생부

Claims (19)

  1. 다수의 픽셀들을 포함하고, 제1 영역과 제2 영역으로 구분되는 표시 패널;
    각 영상 보간칩이 원시 영상 신호를 제공받아, 상기 원시 영상 신호의 제n-1 프레임 및 제n 프레임 사이에 삽입되는 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임 중 어느 한 보간 프레임과 상기 제n-1 프레임을 출력하는 제1 영상 보간칩과, 다른 두 보간 프레임들을 출력하는 제2 영상 보간칩;
    상기 제1 영상 보간칩이 출력하는 상기 두 프레임들을 제공 받아, 상기 제1 영역에 포함된 픽셀들에 4배속 영상 신호를 출력하는 제1 타이밍부; 및
    상기 제2 영상 보간칩이 출력하는 상기 다른 두 보간 프레임들을 제공 받아, 상기 제2 영역에 포함된 픽셀들에 4배속 영상 신호를 출력하는 제2 타이밍부를 포함하되,
    상기 제1 타이밍부는 상기 두 프레임들의 상기 제2 영역에 관한 데이터를 상기 제2 타이밍부에 전송하고,
    상기 제2 타이밍부는 상기 다른 두 프레임들의 상기 제1 영역에 관한 데이터를 상기 제1 타이밍부에 전송하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 타이밍부와 상기 제2 타이밍부는 각각 4채널 Tx핀과 4채널 Rx핀을 포함하는 표시 장치.
  3. 한 주기(period) 동안 상기 제1 타이밍부는 상기 두 프레임들을, 상기 제2 타이밍부는 상기 다른 두 보간 프레임들을 각각 동시에 제공 받고,
    상기 제1 타이밍부는 상기 제1 영역의 상기 제n-1 프레임, 상기 제1/4 보간 프레임, 상기 제1/2 보간 프레임, 및 상기 제3/4 보간 프레임에 대하여, 상기 제2 타이밍부는 상기 제2 영역의 상기 제n-1 프레임, 상기 제1/4 보간 프레임, 상기 제1/2 보간 프레임, 및 상기 제3/4 보간 프레임에 대하여,
    이전 프레임의 계조와 현재 프레임의 계조의 관계에 따라서, 상기 현재 프레임의 계조를 보정하고,
    각 프레임이 보정 계조를 가지는 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임을 순차적으로 재배치하여 상기 한 주기 동안 출력하는 표시 장치.
  4. 제3 항에 있어서,
    상기 현재 프레임의 계조가 상기 이전 프레임의 계조보다 클 때, 상기 보정 계조는 상기 현재 프레임의 계조보다 크거나 같고,
    상기 현재 프레임의 계조가 상기 이전 프레임의 계조보다 작을 때, 상기 보정 계조는 상기 현재 프레임의 계조보다 작거나 같은 표시 장치.
  5. 제3 항에 있어서,
    상기 각 타이밍부는 상기 현재 프레임의 계조 보정에 필요한 메모리와, 상기 순차적 재배치에 필요한 메모리를 공유하는 표시 장치.
  6. 제3 항에 있어서,
    상기 제1 타이밍부와 상기 제2 타이밍부는 각각 하나의 타이밍칩과 두 개의 타이밍 메모리를 포함하는 표시 장치.
  7. 제6 항에 있어서, 상기 각 타이밍칩은
    홀수 번째 주기에서,
    보정 전의 제3/4 보간 프레임과 상기 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임을 제1 타이밍 메모리에 라이트하고,
    짝수 번째 주기에서,
    상기 제1 타이밍 메모리에 라이트된 상기 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임을 상기 한 주기 동안 순차적으로 리드하되, 상기 제1 타이밍 메모리에 라이트된 상기 보정 전의 제3/4 보간 프레임을 상기 한 주기에 걸쳐 리드하는 것을 병행하는 표시 장치.
  8. 제7 항에 있어서, 상기 각 타이밍칩은
    상기 짝수 번째 주기에서,
    보정 전의 제3/4 보간 프레임과 상기 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임을 제2 타이밍 메모리에 라이트하고,
    상기 홀수 번째 주기에서,
    상기 제2 타이밍 메모리에 라이트된 상기 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임을 상기 한 주기 동안 순차적으로 리드하되, 상기 제2 타이밍 메모리에 라이트된 상기 보정 전의 제3/4 보간 프레임을 상기 한 주기에 걸쳐 리드하는 것을 병행하는 표시 장치.
  9. 제7 항에 있어서,
    상기 픽셀들은 매트릭스 형태로 배열되고,
    상기 라이트하는 것은,
    상기 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임과, 상기 보정 전의 제3/4 보간 프레임을 상기 매트릭스의 각 매 행마다 직렬화(serialize)해서 라이트하는 표시 장치.
  10. 제7 항에 있어서,
    상기 픽셀들은 매트릭스 형태로 배열되고,
    상기 리드하는 것은,
    상기 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임 각각의 네 개의 행을 리드하는 동안,
    상기 보정 전의 제3/4 보간 프레임의 한 행을 리드하는 표시 장치.
  11. 제7 항에 있어서,
    상기 각 타이밍 칩은 상기 라이트 동작 및 상기 리드 동작 중에 데이터를 임시로 저장하는 라인 메모리들을 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 라인 메모리들은 리드 버퍼와 라이트 버퍼 및 제3/4 버퍼를 포함하되,
    상기 리드 버퍼와 상기 라이트 버퍼에는 각각 상기 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임이 임시로 저장되고,
    상기 제3/4 버퍼에는 상기 보정 전의 4/3 보간 프레임이 임시로 저장되는 표시 장치.
  13. 다수의 픽셀들을 포함하는 표시 패널;
    원시 영상 신호를 제공받아, 상기 원시 영상 신호의 제n-1 프레임 및 제n 프레임 사이에 삽입되는 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임과, 상기 제n-1 프레임을 출력하는 영상 보간부; 및
    한 주기(period) 동안 상기 제n-1 프레임, 상기 제1/4 보간 프레임, 상기 제1/2 보간 프레임, 및 상기 제3/4 보간 프레임을 동시에 제공 받아,
    이전 프레임의 계조와 현재 프레임의 계조의 관계에 따라서, 상기 현재 프레임의 계조를 보정하고,
    각 프레임이 보정 계조를 가지는 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임을 순차적으로 재배치하여 상기 한 주기 동안 출력하는 적어도 하나의 타이밍부를 포함하되,
    상기 현재 프레임의 계조 보정에 필요한 메모리와, 상기 순차적 재배치에 필요한 메모리를 공유하는 표시 장치.
  14. 제13 항에 있어서,
    상기 각 타이밍부는 하나의 타이밍칩과 두 개의 타이밍 메모리를 포함하는 표시 장치.
  15. 제14 항에 있어서, 상기 각 타이밍칩은
    홀수 번째 주기에서,
    보정 전의 제3/4 보간 프레임과 상기 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임을 제1 타이밍 메모리에 라이트하고,
    짝수 번째 주기에서,
    상기 제1 타이밍 메모리에 라이트된 상기 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임을 상기 한 주기 동안 순차적 으로 리드하되, 상기 제1 타이밍 메모리에 라이트된 상기 보정 전의 제3/4 보간 프레임을 상기 한 주기에 걸쳐 리드하는 것을 병행하는 표시 장치.
  16. 제15 항에 있어서,
    상기 픽셀들은 매트릭스 형태로 배열되고,
    상기 라이트하는 것은,
    상기 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임과, 상기 보정 전의 제3/4 보간 프레임을 상기 매트릭스의 각 매 행마다 직렬화(serialize)해서 라이트하는 표시 장치.
  17. 제15 항에 있어서,
    상기 픽셀들은 매트릭스 형태로 배열되고,
    상기 리드하는 것은,
    상기 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임 각각의 네 개의 행을 리드하는 동안,
    상기 보정 전의 제3/4 보간 프레임의 한 행을 리드하는 표시 장치.
  18. 제15 항에 있어서,
    상기 각 타이밍 칩은 상기 라이트 동작 및 상기 리드 동작 중에 데이터를 임시로 저장하는 라인 메모리들을 더 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 라인 메모리들은
    리드 버퍼와 라이트 버퍼 및 제3/4 버퍼를 포함하되,
    상기 리드 버퍼와 상기 라이트 버퍼에는 각각 상기 보정 후의 제n-1 프레임, 제1/4 보간 프레임, 제1/2 보간 프레임, 및 제3/4 보간 프레임이 임시로 저장되고,
    상기 제3/4 버퍼에는 상기 보정 전의 4/3 보간 프레임이 임시로 저장되는 표시 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2397877A1 (en) 2010-06-15 2011-12-21 LG Innotek Co., Ltd. The backlight unit and the display device having the same
KR20130015031A (ko) * 2011-08-02 2013-02-13 삼성디스플레이 주식회사 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101533658B1 (ko) * 2008-12-15 2015-07-03 삼성디스플레이 주식회사 표시 장치와 그 구동 방법
US8471959B1 (en) * 2009-09-17 2013-06-25 Pixelworks, Inc. Multi-channel video frame interpolation
JP5574830B2 (ja) * 2010-06-03 2014-08-20 三菱電機株式会社 画像処理装置及び方法、並びに画像表示装置及び方法
US9339348B2 (en) * 2011-08-20 2016-05-17 Imperial Colege of Science, Technology and Medicine Devices, systems, and methods for assessing a vessel
KR102289437B1 (ko) * 2014-11-14 2021-08-12 삼성디스플레이 주식회사 표시 장치 및 그 제어방법
CN108039148B (zh) * 2017-11-30 2019-11-22 武汉天马微电子有限公司 一种显示面板和电子设备
KR20200037897A (ko) * 2018-10-01 2020-04-10 삼성디스플레이 주식회사 인접한 화소 열들에 교번하여 연결되는 데이터 라인을 포함하는 표시 장치
CN109725730B (zh) * 2019-01-02 2023-05-26 京东方科技集团股份有限公司 头戴显示设备及其驱动方法、显示***及其驱动方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005091454A (ja) * 2003-09-12 2005-04-07 Matsushita Electric Ind Co Ltd 表示装置
JP2006337448A (ja) * 2005-05-31 2006-12-14 Victor Co Of Japan Ltd 画像表示装置
US20080191983A1 (en) * 2007-02-12 2008-08-14 Innolux Display Corp. Liquid crystal display having gradation voltage adjusting circuit and driving method thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1145076A (ja) 1997-07-24 1999-02-16 Semiconductor Energy Lab Co Ltd アクティブマトリクス型表示装置
US7400321B2 (en) * 2003-10-10 2008-07-15 Victor Company Of Japan, Limited Image display unit
KR20060019755A (ko) 2004-08-30 2006-03-06 삼성에스디아이 주식회사 발광 표시장치와 그의 구동방법
KR20060065956A (ko) * 2004-12-11 2006-06-15 삼성전자주식회사 액정 표시 장치 및 표시 장치의 구동 장치
KR101201317B1 (ko) * 2005-12-08 2012-11-14 엘지디스플레이 주식회사 액정 표시장치의 구동장치 및 구동방법
KR101256011B1 (ko) * 2006-04-17 2013-04-18 삼성디스플레이 주식회사 구동장치 및 이를 갖는 표시장치
KR20070117295A (ko) * 2006-06-08 2007-12-12 삼성전자주식회사 액정 표시 장치 및 그의 구동 집적 회로 칩
JP2008011476A (ja) * 2006-06-30 2008-01-17 Toshiba Corp フレーム補間装置及びフレーム補間方法
KR100953143B1 (ko) * 2007-05-21 2010-04-16 닛뽕빅터 가부시키가이샤 영상 신호 표시 장치 및 영상 신호 표시 방법
KR101493789B1 (ko) * 2008-07-14 2015-02-17 삼성디스플레이 주식회사 표시 장치
JP4626779B2 (ja) 2008-08-26 2011-02-09 ソニー株式会社 映像信号処理装置、画像表示装置および映像信号処理方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005091454A (ja) * 2003-09-12 2005-04-07 Matsushita Electric Ind Co Ltd 表示装置
JP2006337448A (ja) * 2005-05-31 2006-12-14 Victor Co Of Japan Ltd 画像表示装置
US20080191983A1 (en) * 2007-02-12 2008-08-14 Innolux Display Corp. Liquid crystal display having gradation voltage adjusting circuit and driving method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2397877A1 (en) 2010-06-15 2011-12-21 LG Innotek Co., Ltd. The backlight unit and the display device having the same
KR20130015031A (ko) * 2011-08-02 2013-02-13 삼성디스플레이 주식회사 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치

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