KR20100053189A - 반도체 패키지 - Google Patents

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KR20100053189A
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Abstract

본 발명은, 와이어 본딩 영역의 확보가 용이하고 반도체 칩의 적층으로 인한 두께의 증가를 최소화할 수 있는 반도체 패키지를 제공하는 것을 목적으로 한다. 본 발명은, 적어도 일면에 회로 패턴이 배치되고, 일면으로부터 다른 일면으로 관통된 윈도우가 형성되는 제1 기판; 및 적어도 일면에 회로 패턴이 배치되고, 상기 제1 기판에 적층되는 것으로 일면으로부터 다른 일면으로 관통된 윈도우가 형성되는 제2 기판을 구비하고, 상기 제1 기판의 윈도우가 상기 제2 기판의 윈도우보다 크고, 상기 제2 기판이 상기 제1 기판의 윈도우에 노출되는 단차부를 구비하는 반도체 패키지를 제공한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 반도체 칩의 적층 가능성을 높이면서도 두께가 얇은 고밀도 칩의 기능을 구현할 수 있는 반도체 패키지에 관한 것이다.
반도체 기술이 비약적으로 발전하고 반도체 산업이 대중화되면서 일상생활에서 접할 수 있는 모든 전자제품에서 반도체의 역할이 매우 중요하게 되었다. 반도체 산업은 고기능이면서 좀 더 작고 얇은 반도체를 만들기 위한 방향으로 발전되어 왔다. 그 큰 흐름 중 하나는 부피가 작으면서도 고기능성 패키지 개발을 위하여 패키지 형태를 발전시키고, 반도체 칩 적층 방법을 개발하는 방법으로 진행되어져 왔다.
따라서, 반도체 칩의 적층 가능성을 높이면서도 두께가 얇은 고밀도 칩의 기능을 구현하기 위한 반도체 기판 및 반도체 패키징 방법이 필요하다. 특히, 고밀도의 반도체 칩을 수용하기 위한 새로운 형태의 기판의 개발이 필요하다. 따라서, 본 발명은 반도체 패키지 관련 분야에 넓게 적용이 가능하다.
종래의 적층 반도체 패키지의 형태는 반도체 기판 위에 반도체 칩을 여러 가 지 형태 및 방향으로 쌓고 와이어 본딩(wire bonding)을 하거나, 하나 혹은 복수 개의 반도체 칩이 적층 된 패키지를 쌓아 좀 더 큰 용량의 반도체 패키지를 만들거나, 상면과 바닥면에 관계없이 양면을 동시에 사용하여 적층하는 방법들이 있을 수 있다.
또한, 고밀도 반도체 칩의 입출력 단자를 확보하기 위한 고밀도의 미세 피치 패턴(Fine pitch pattern)이 구현된 반도체 기판 재료의 개발과 동시에 고밀도 패턴의 와이어 본딩 작업이 가능한 와이어 본딩 장비 및 금 와이어 등과 같은 부품 개발이 동시에 이루어져야 한다.
하지만, 이러한 문제는 장비 및 재료분야에서 동시 발전이 이루어져야 하고 가격 경쟁력 또한 필요하기 때문에 많은 시간을 필요로 한다.
본 발명은, 와이어 본딩 영역의 확보가 용이하고 반도체 칩의 적층으로 인한 두께의 증가를 최소화할 수 있는 반도체 패키지를 제공하는 것을 목적으로 한다.
본 발명은, 적어도 일면에 회로 패턴이 배치되고, 일면으로부터 다른 일면으로 관통된 윈도우가 형성되는 제1 기판; 및 적어도 일면에 회로 패턴이 배치되고, 상기 제1 기판에 적층되는 것으로 일면으로부터 다른 일면으로 관통된 윈도우가 형성되는 제2 기판을 구비하고, 상기 제1 기판의 윈도우가 상기 제2 기판의 윈도우보다 크고, 상기 제2 기판이 상기 제1 기판의 윈도우에 노출되는 단차부를 구비하는 반도체 패키지를 제공한다.
상기 단차부가, 반도체 칩이 안착되는 다이 안착부, 및 상기 제 2 기판의 상기 회로 패턴으로부터 연장되어 상기 반도체 칩과 전기적으로 연결되도록 본딩 와이어가 연결되는 와이어 본딩부가 배치될 수 있는 와이어 본딩 영역을 구비할 수 있다.
상기 제2 기판의 상기 다이 안착부의 반대면에 상기 제2 기판이 상기 반도체 칩과 본딩 와이어에 의하여 전기적으로 연결되도록 하는 와이어 본딩부가 구비될 수 있다.
복수개의 상기 반도체 칩이 적층될 수 있다.
상기 반도체 칩이, 상기 다이 안착부에 안착되는 제1 반도체칩, 상기 제1 반 도체 칩의 상기 다이 안착부와 접촉되는 면의 반대면인 제1면에 적층되는 제2 반도체칩, 및 상기 제1 반도체 칩의 상기 제1면의 반대면인 제2면의 상기 제2 기판의 윈도우에 의하여 형성되는 공간으로 적층되는 제3 반도체칩을 구비할 수 있다.
상기 다이 안착부에 안착되는 제1 반도체칩이 플립 칩 본딩에 의하여 상기 제2 기판과 전기적으로 연결될 수 있다.
상기 반도체 칩과 상기 본딩 와이어를 포함하여 상기 제1 기판 및 상기 제2 기판의 외부로 노출된 면을 감싸는 몰딩부를 더 구비할 수 있다.
상기 제2 기판의 상기 제1 기판이 적층되는 면의 반대 면에 적어도 하나 이상 배치되는 솔더 볼을 더 구비할 수 있다.
상기 솔더 볼이 배치되는 면에 형성되는 윈도우가 일자, 십자, 정사각형, 직사각형, 및 원형 중의 적어도 어느 하나가 조합된 형상이 될 수 있다.
상기 제2 기판에 안착된 상기 반도체 칩의 높이가 상기 제1 기판보다 낮거나 같을 수 있다.
본 발명의 다른 측면은, 반도체 패키지가 복수개 적층되는 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지에 의하면, 와이어 본딩 영역의 확보가 용이하고 반도체 칩의 적층으로 인한 두께의 증가를 최소화할 수 있다.
이하, 첨부된 도면을 참조하여 바람직한 실시예에 따른 본 발명을 상세히 설 명하기로 한다.
도 1에는 본 발명에 따른 바람직한 실시예인 반도체 패키지(10)의 일 단면이 도시되어 있다. 도 2에는 반도체 패키지(10)에서 반도체 칩이 장착된 제1 기판(110) 및 제2 기판(120)이 개략적으로 도시되어 있다. 도 7에는 제2 기판(120)에 형성되는 다양한 윈도우 형상이 도시되어 있다.
도면을 참조하면, 본 발명에 따른 반도체 패키지(10)는 제1 기판(110); 및 제2 기판(120)을 구비한다. 제1 기판(110)에는 적어도 일면에 회로 패턴(111)이 배치되고, 일면으로부터 다른 일면으로 관통된 윈도우가 형성될 수 있다. 제2 기판(120)에는 적어도 일면에 회로 패턴(121)이 배치되고, 제1 기판(110)에 적층되는 것으로 일면으로부터 다른 일면으로 관통된 윈도우가 형성될 수 있다.
이때, 본 발명에서는 제1 기판(110)의 윈도우가 제2 기판(120)의 윈도우보다 크고, 제2 기판(120)이 제1 기판(110)의 윈도우에 노출되는 단차부(122, 123a)를 구비할 수 있다.
본 발명에 따른 반도체 패키지(10)는 단차를 이용한 계단식 윈도우 디자인을 적용함으로써, 반도체 칩(140)과 와이어 본딩에 의한 전기적 연결을 위한 와이어 본딩부를 위한 충분한 공간 확보 및 반도체 칩들(141, 142)의 적층으로 인한 두께 증가를 최소화할 수 있다.
즉, 본 발명에서는 2 이상의 기판들(110, 120)을 적층하고, 기판들(110, 120)에 양면을 관통하는 윈도우가 형성되고, 윈도우에 의하여 형성되는 기판들(110, 120) 두께에 의하여 형성되는 공간 내부에 반도체 칩(140)이 수납되도록 할 수 있다.
이때, 제2 기판(120)에는 제1 기판(110)과의 윈도우 크기 차에 의하여 노출되는 단차부(122, 123a)가 형성될 수 있다. 따라서, 2 이상의 기판들(110, 120)의 적층에 따른 단차부(122, 123a)에 와이어 본딩부(123)가 배치될 수 있는 공간이 확보될 수 있으며, 그로 인하여 와이어 본딩을 위한 본딩 거리가 짧아질 수 있다.
또한, 2 이상의 기판들(110, 120)의 적층되므로, 각각의 기판들(110, 120)에 형성되는 회로 패턴들(111, 121)에 의하여, 기판들(110, 120)의 각 층에 형성되는 회로 패턴들(111, 121)을 여유 있게 사용할 수 있다. 따라서, 복수개의 반도체 칩들(141, 142)이 적층되더라도, 적층된 반도체 칩들(141, 142)을 효율적으로 사용하기 위한 충분한 회로 배선을 이용할 수 있다.
이때, 단차부(122, 123a)에는 다이 안착부(122), 및 와이어 본딩 영역(123a)이 포함될 수 있다. 다이 안착부(122)는 반도체 칩이 안착되는 영역이다. 와이어 본딩 영역(123a)은 제 2 기판(120)의 회로 패턴(121)으로부터 연장되어 반도체 칩(140)과 전기적으로 연결되도록 본딩 와이어(115)가 연결되는 와이어 본딩부(123)가 배치될 수 있는 영역이다.
또한, 제2 기판(120)에는 다이 안착부가 위치되는 면의 반대면에 제2 기판(120)이 반도체 칩(140)과 본딩 와이어(115)에 의하여 전기적으로 연결되도록 하는 배면 와이어 본딩부(124)가 구비될 수 있다.
이때, 본딩 와이어(115)가 제2 기판(120)의 윈도우를 통하여 반도체 칩(140)의 다이 안착부(122)에 부착되는 면의 윈도우를 통하여 노출되는 면에 마련되는 본 딩 패드(미도시)와 배면 와이어 본딩부(124)를 전기적으로 연결할 수 있다.
이에 따라, 반도체 칩(140)의 적층에 따라 더 많이 필요한 회로 배선들을 더욱 효율적으로 이용할 수 있게 된다.
한편, 기판들(110, 120)이 적층되는 개수는 적층되어 실장되는 반도체 칩(140)의 요구 수준에 따라 결정될 수 있으며, 적층되는 기판들(110, 120)의 개수는 제한되지 아니한다. 또한, 적층되는 반도체 칩(140)의 개수에도 특별한 제약이 없으며, 실장되는 반도체 칩(140)의 크기에 의하여 단자부(122, 123a)의 넓이 및 형상 등의 설계가 변경될 수 있다.
이때, 반도체 칩(140)은 기판의 상면 방향으로 적층되는 것이 바람직하나, 본 발명은 이에 한정되지 아니하고, 하면 방향으로도 적층되거나, 상면 방향 및 하면 방향 양면으로도 적층될 수 있다. 따라서, 반도체 칩(140)의 적층 밀도를 높일 수 있다.
한편, 도 7에 도시된 바와 같이 윈도우의 형상은 반도체 칩(140)의 활용에 따라 다양한 형태의 설계가 가능하다. 윈도우의 형상은 일자형(71), 십자형(72), 정사각형(73), 직사각형(74), 및 원형(미도시)이 될 수 있다. 또한, 윈도우의 형상은 일자형, 십자형, 정사각형, 직사각형, 및 원형(미도시) 중의 2 이상이 조합된 형상이 될 수 있다. 그 일 실시예로 십자와 정사각형의 조합(75), 십자와 직사각형의 조합(미도시), 십자와 원형의 조합(미도시)에 의한 형상이 가능하다.
즉, 솔더 볼(160)이 배치되는 면에 형성되는 윈도우가 일자, 십자, 정사각형, 직사각형, 및 원형 중의 적어도 어느 하나가 조합된 형상으로 이루어질 수 있 다. 따라서, 다양한 설계에 의한 반도체 칩(140)에도 본 발명에 따른 반도체 패키지(10)가 적용될 수 있다.
또한, 본 발명에 따른 반도체 패키지(10)는 반도체 칩(140)과 본딩 와이어(115)를 포함하여 제1 기판(110) 및 제2 기판(120)의 외부로 노출된 면의 적어도 일부를 감싸는 몰딩부(150)를 더 구비할 수 있다. 이에 따라, 기판들(110, 120)에 형성된 회로 패턴(111, 121), 반도체 칩(140), 및 본딩 와이어(115) 들을 보호할 수 있다.
또한, 본 발명에 따른 반도체 패키지(10)는 제2 기판(120)의 제1 기판(110)이 적층되는 면의 반대 면에 적어도 하나 이상 배치되는 솔더 볼(160)을 더 구비할 수 있다. 솔더 볼(160)은 반도체 패키지(10)를 외부와 연결하는 외부 접속 단자의 기능을 수행할 수 있다.
도 3에는 반도체 칩(340)이 제2 기판(320)에 안착되는 면과 그 반대면에 각각 적층되는 반도체 패키지(30)가 도시되어 있다.
도면을 참조하면, 반도체 패키지(30)는 반도체 칩(340)이 제2 기판(320)에 안착되는 면과 그 반대면으로 각각 적층될 수 있다. 그 일 실시예로서, 반도체 칩(340)이 제1 반도체칩(341), 제2 반도체칩(342), 및 제3 반도체칩(343)을 구비하여 3층 이상으로 적층될 수 있다.
제1 반도체칩(341)은 다이 안착부(322)에 안착될 수 있다. 제2 반도체칩(342)은 제1 반도체 칩(341)의 다이 안착부(322)와 접촉되는 면의 반대면인 제1면에 적층될 수 있다. 제3 반도체칩(343)은 제1 반도체 칩(341)의 제1면의 반대면 인 제2면의 제2 기판(320)의 윈도우에 의하여 형성되는 공간으로 적층될 수 있다.
따라서, 제3 반도체 칩(343)이 제2 기판(320)의 윈도우에 의하여 형성되는 공간 내부에 배치될 수 있도록 함으로써, 반도체 칩(340)의 적층으로 인한 두께 증가를 최소화할 수 있게 된다.
이때, 제2 기판(320)의 다이 안착부(322)의 반대면에 제2 기판(320)이 제3 반도체 칩(343)과 본딩 와이어(315)에 의하여 전기적으로 연결되도록 하는 배면 와이어 본딩부(324)가 구비되는 것이 바람직하다.
이때, 본딩 와이어(315)가 제2 기판(320)의 윈도우를 통하여 반도체 칩(340)의 다이 안착부(322)에 부착되는 면의 윈도우를 통하여 노출되는 면에 마련되는 본딩 패드(미도시)와 배면 와이어 본딩부(324)를 전기적으로 연결할 수 있다. 이에 따라, 반도체 칩(340)의 적층에 따라 더 많이 필요한 회로 배선들을 더욱 효율적으로 이용할 수 있게 된다.
이때, 적층된 기판들(310, 320, 330)은 제1 기판(310), 제2 기판(320), 및 제3 기판(330)을 구비할 수 있으며, 3층 이상으로 적층될 수 있다. 여기서, 적층된 기판들(310, 320, 330)의 단면에서 각각의 기판들이 적층되는 부분에는 각각 단차부가 구비될 수 있으며, 각 단차부에는 와이어 본딩부가 포함되는 와이어 본딩 영역이 구비될 수 있다.
다만, 각각의 기판들이 적층되는 부분에 모든 단층부에 와이어 본딩 영역이 있어야 하는 것은 아니며, 설계 상 와이어 본딩이 필요한 층에서만 선별적으로 와이어 본딩 영역이 구비될 수 있다.
또한, 반도체 칩(340)은 제4 반도체 칩(344)을 더 구비할 수 있으며, 반도체 패키지(30)는 실시예에 따라서 3층 이상 복수 층으로 적층되는 반도체 칩(340)을 포함할 수 있게되어, 하나의 패키지 내에 포함되는 반도체 칩(340)의 집적도를 향상시킬 수 있으며, 반도체 칩(340)이 적층되는 개수가 늘어나도 반도체 패키지(30)의 두께 증가를 최소화할 수 있게 된다.
한편, 도 3에 도시된 반도체 패키지(30)는 도 1에 도시된 반도체 패키지(10)에 대하여, 제2 기판(320)에 장착되는 제2 반도체 칩(342) 및 제3 반도체 칩(343) 각각이 제1 반도체 칩(341)의 양면에 적층되는 실시예로서, 도 1의 반도체 패키지(10)에서와 동일한 구성 요소에 대해서는 유사한 참조번호를 사용하고 이들에 대한 자세한 설명은 생략한다.
또한, 도 4 내지 도 5에 도시된 반도체 패키지들(40, 50, 60) 각각은 도 1에 도시된 반도체 패키지(10)에 대한 변형 실시예들로서, 도 1 및 도 3의 반도체 패키지(10, 30)에서와 동일한 구성 요소에 대해서는 유사한 참조번호를 사용하고 이들에 대한 자세한 설명은 생략한다.
도 4에는 다이 안착부(422)에 안착되는 반도체 칩(440)이 플립 칩 본딩에 의하여 제2 기판(420)과 전기적으로 연결되는 반도체 패키지(40)가 도시되어 있다. 즉, 반도체 패키지(40)에서 다이 안착부(422)에 안착되는 제1 반도체칩(441)이 플립 칩 본딩에 의하여 제2 기판(420)과 전기적으로 연결될 수 있다.
따라서, 반도체 칩(440)이 안착되는 다이 안착부(422)가 구비되는 제2 기판(420)에는 와이어 본딩을 위한 와이어 본딩 영역에 필요한 공간이 필요 없는 형 태로 응용이 가능하다.
즉, 본 실시예에 따른 반도체 패키지(40)에서는 와이어 본딩과 플립 칩 본딩 타입이 복합된 복합 적층 디자인이 가능하다. 따라서, 플립 칩 본딩에 의한 장점의 활용이 가능하게 된다.
도 5에는 적층되는 반도체 칩(540)의 높이가 기판(510) 높이 보다 높지 아니한 반도체 패키지(50)가 도시되어 있다. 즉, 본 실시예에 의한 반도체 패키지(50)에서는 제2 기판(520)에 안착된 반도체 칩(540)의 높이가 제1 기판(510)보다 낮거나 같은 것이 바람직하다.
이에 따라, 반도체 칩(540)이 적층되어도 반도체 패키지(50)의 두께가 증가되지 아니하고도, 반도체 패키지를 형성할 수 있게 된다.
도 6에는 2 개의 반도체 패키지(61, 62)가 적층되어 형성되는 적층 반도체 패키지(60)가 도시되어 있다. 이를 위하여, 각각의 반도체 패키지(61, 62)에는 노출된 기판의 상면에 솔더 볼(616, 626)이 접촉될 수 있는 볼 랜드(617, 627)가 구비될 수 있다.
또한, 각각의 반도체 패키지(61, 62)의 상부 몰딩부(615, 625) 각각이 솔더 볼(616, 626)이 접촉될 수 있는 볼 랜드(617, 627)가 노출될 수 있도록 사다리꼴 형태로 형성될 수 있다.
한편, 본 발명에 따른 반도체 패키지들(10, 30, 40, 50, 60)은 아래와 같은 공정에 의하여 제조될 수 있다. 이때, 반도체 패키지 제조 방법은 반도체 칩과 기판의 적층, 와이어 본딩 및/또는 플립 칩 본딩, 및 몰딩 공정을 포함할 수 있다. 이때, 각각의 공정은 여러 가지 순서와 조합이 가능하며, 적층의 수준 및 작업의 용이성 등에 의하여 결정될 수 있다.
반도체 패키지 제조 방법의 일 실시예로서, 상면 반도체 칩의 적층, 상면 와이어 본딩, 상면 몰딩, 하면 반도체 칩 부착, 하면 와이어 본딩, 및 하면 몰딩의 공정을 구비할 수 있다. 이때, 반도체 패키지는 나열된 공정의 순서에 의하여 제조될 수 있다.
다른 실시예로서, 상면 및 하면 반도체 칩 적층, 상면 와이어 본딩, 상면 보호 캡 설치, 하면 와이어 본딩, 및 몰딩의 공정을 구비할 수 있다. 이때, 반도체 패키지는 나열된 공정의 순서에 의하여 제조될 수 있다.
다른 실시예로서, 상면 플립 칩 본딩, 상면 반도체 칩 적층, 상면 와이어 본딩, 상면 몰딩, 하면 반도체 칩 부착, 하면 와이어 본딩, 및 하면 몰딩의 공정을 구비할 수 있다. 이때, 반도체 패키지는 나열된 공정의 순서에 의하여 제조될 수 있다.
다른 실시예로서, 상면 플립 칩 본딩, 하면 반도체 칩 적층, 하면 와이어 본딩, 하면 보호 캡 설치, 상면 반도체 칩 적층, 상면 와이어 본딩, 및 몰딩의 공정을 구비할 수 있다. 이때, 반도체 패키지는 나열된 공정의 순서에 의하여 제조될 수 있다.
다른 실시예로서, 상면 플립 칩 본딩, 상면 반도체 칩 적층, 상면 와이어 본딩, 상면 몰딩, 하면 반도체 칩 부착, 하면 와이어 본딩, 및 하면 몰딩의 공정을 구비할 수 있다. 이때, 반도체 패키지는 나열된 공정의 순서에 의하여 제조될 수 있다.
한편, 상면과 하면 동시 몰딩 공정인 경우에는 와이어 본딩 작업이 우선 진행된 면을 보호 캡을 설치한 후에 이후 공정을 진행하는 것이 바람직하다.
본 발명에 따르면, 단차식 와이어 본딩 영역 설계의 적용에 의하여, 고용량 및 얇은 반도체 칩의 다층 적층으로 인해 고밀도가 된 출력 단자와 접속할 수 있는 와이어 본딩 영역이 기판의 적층 배수만큼 증가하게 된다. 따라서, 단층에 와이어 본딩 영역이 형성된 경우에 비하여 공간 효율을 높임과 동시에 와이어 본딩 거리의 증가를 최소화 함으로써, 불량률 감소 및 신뢰성을 향상시킬 수 있다.
또한, 반도체 칩이 부착되는 면과 솔더 볼 부착면 모두 와이어 본딩 영역으로 확보함으로써, 기존 단면을 이용한 다층 적층의 경우에 비하여 와이어 본딩 영역의 밀집도를 낮출 수 있으므로, 적층의 적용 범위를 확대할 수 있으며 와이어 본딩으로 인한 불량률을 감소시킬 수 있다.
또한, 적층되는 기판의 반도체 칩 안착 부분에 단차가 형성되고 그 사이에 적층되므로 반도체 칩의 적층 숫자가 많아지더라도 일반 적층 방법에 비하여 적층 두께만큼 감소되는 효과가 있으므로, 보다 얇은 반도체 패키지의 제작이 가능하게 된다.
또한, 기판에 형성되는 위도우의 공간에도 반도체 칩이 적층될 수 있으므로, 일반 적층 방법에 비하여 최소 1층의 두께 감소 효과를 얻을 수 있다.
또한, 기판이 단차식 윈도우를 가지므로, 반도체 칩의 적층 시에 일반 적층 방법보다 경쟁력을 가지게 되고, 다층으로 기판을 적층할 수 있게 되어, 고밀도 반 도체 칩을 적용하더라고 미세 피치 패턴을 구현할 필요가 없으므로, 기판 제작 시에 불량률을 낮출 수 있다. 또한, 향후 미세 피치 패턴 기술이 안정화 된다면, 본 발명에 따른 단차식 윈도우 기판은 미세 피치 패턴을 적층 면 패턴에 구현함으로써, 그 효과를 배가시킬 수 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.
도 1은 본 발명에 따른 바람직한 실시예로서, 반도체 패키지의 일 단면을 개략적으로 도시한 단면도이다.
도 2는 도 1의 반도체 패키지에서 반도체 칩이 장착된 제1 기판 및 제2 기판을 개략적으로 도시한 도면이다.
도 3은 반도체 칩이 제2 기판에 안착되는 면과 그 반대면에 각각 적층되는 실시예를 도시한 도면이다.
도 4는 다이 안착부에 안착되는 반도체 칩이 플립 칩 본딩에 의하여 제2 기판과 전기적으로 연결되는 실시예를 도시한 도면이다.
도 5는 적층되는 반도체 칩의 높이가 기판 높이 보다 높지 아니하는 실시예를 도시한 도면이다.
도 6은 2 개의 반도체 패키지가 적층되어 형성되는 적층 반도체 패키지를 개략적으로 도시한 도면이다.
도 7은 다양한 윈도우 형상을 개략적으로 도시한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 패키지, 110: 제1 기판,
120: 제2 기판, 140: 반도체 칩,
122, 다이 안착부, 123a: 와이어 본딩 영역,
113, 123: 와이어 본딩부.

Claims (11)

  1. 적어도 일면에 회로 패턴이 배치되고, 일면으로부터 다른 일면으로 관통된 윈도우가 형성되는 제1 기판; 및
    적어도 일면에 회로 패턴이 배치되고, 상기 제1 기판에 적층되는 것으로 일면으로부터 다른 일면으로 관통된 윈도우가 형성되는 제2 기판을 구비하고,
    상기 제1 기판의 윈도우가 상기 제2 기판의 윈도우보다 크고, 상기 제2 기판이 상기 제1 기판의 윈도우에 노출되는 단차부를 구비하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 단차부가,
    반도체 칩이 안착되는 다이 안착부, 및
    상기 제 2 기판의 상기 회로 패턴으로부터 연장되어 상기 반도체 칩과 전기적으로 연결되도록 본딩 와이어가 연결되는 와이어 본딩부가 배치될 수 있는 와이어 본딩 영역을 구비하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제2 기판의 상기 다이 안착부의 반대면에 상기 제2 기판이 상기 반도체 칩과 본딩 와이어에 의하여 전기적으로 연결되도록 하는 와이어 본딩부가 구비되는 반도체 패키지.
  4. 제2항에 있어서,
    복수개의 상기 반도체 칩이 적층되는 반도체 패키지.
  5. 제4항에 있어서,
    상기 반도체 칩이,
    상기 다이 안착부에 안착되는 제1 반도체칩,
    상기 제1 반도체 칩의 상기 다이 안착부와 접촉되는 면의 반대면인 제1면에 적층되는 제2 반도체칩, 및
    상기 제1 반도체 칩의 상기 제1면의 반대면인 제2면의 상기 제2 기판의 윈도우에 의하여 형성되는 공간으로 적층되는 제3 반도체칩
    을 구비하는 반도체 패키지.
  6. 제2항에 있어서,
    상기 다이 안착부에 안착되는 제1 반도체칩이 플립 칩 본딩에 의하여 상기 제2 기판과 전기적으로 연결되는 반도체 패키지.
  7. 제2항에 있어서,
    상기 반도체 칩과 상기 본딩 와이어를 포함하여 상기 제1 기판 및 상기 제2 기판의 외부로 노출된 면을 감싸는 몰딩부를 더 구비하는 반도체 패키지.
  8. 제2항에 있어서,
    상기 제2 기판의 상기 제1 기판이 적층되는 면의 반대 면에 적어도 하나 이상 배치되는 솔더 볼을 더 구비하는 반도체 패키지.
  9. 제3항에 있어서,
    상기 솔더 볼이 배치되는 면에 형성되는 윈도우가 일자, 십자, 정사각형, 직사각형, 및 원형 중의 적어도 어느 하나가 조합된 형상인 반도체 패키지.
  10. 제2항에 있어서,
    상기 제2 기판에 안착된 상기 반도체 칩의 높이가 상기 제1 기판보다 낮거나 같은 반도체 패키지.
  11. 제2항 내지 제10항 중의 어느 한 항의 반도체 패키지가 복수개 적층되는 반도체 패키지.
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