KR20100042423A - 반도체 소자의 패턴 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 스크라이브 레인 영역의 하드마스크 패턴 측벽에 형성된 스페이서층이 제거되지 않도록 함으로써, 후속 패터닝 공정 시 패턴이 쓰러지거나 리프팅되는 현상없이 패턴이 형성될 수 있도록 하여 신뢰도가 향상된 프레임 구성 요소를 제공하는 기술을 개시한다.
Description
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것이다. 특히, SPT(Spacer Patterning Technology) 공정 적용 시 스크라이브 레인 영역에 형성되는 프레임(Frame)을 형성하는 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 반도체 소자를 구성하는 회로를 구현하는 패턴의 크기 및 간격(pitch)이 점점 감소하고 있다.
이에 따라 가공 공정 중 사진 공정 기술은 마스크 설계를 정교하게 해줌으로써 마스크를 통해 나오는 빛의 양을 적절히 조절하고, 새로운 감광제의 개발, 고구경(high numerical aperture) 렌즈를 사용하는 스캐너(scanner)의 개발, 변형된 마스크를 개발하는 등의 노력에 의해 반도체 소자 제조 장치가 갖고 있는 기술적인 한계를 극복하고 있다.
하지만, 현재 사용되는 광원, 예를 들어 KrF, ArF 등을 사용하여 진행하는 노광 및 해상 능력의 한계로 인하여 원하는 패턴의 폭 및 간격을 형성하기 어려운 실정이다.
이에 미세 패턴의 크기 및 간격을 갖는 감광막 패턴을 형성하기 위한 여러 가지 연구가 계속되고 있다.
그 중의 한 가지 방법은 두 번의 사진 공정을 수행하여 패턴을 형성하는 DPT(Double Patterning Technology) 방법이 있다.
DPT 방법에는 패턴 주기의 두 배의 주기를 가지는 패턴을 노광하고 식각한 후 그 사이 사이에 똑같은 두 배 주기를 갖는 두 번째 패턴을 노광하고 식각하는 DE2T(Double Expose Etch Technology) 방법과, 스페이서를 이용하여 패턴을 형성하는 SPT(Spacer Patterning Technology) 방법이 있다.
SPT 방법은 스페이서가 형성된 부분이 패턴이 되는 포지티브 SPT(Positive Spacer Patterning Technology)와 스페이서가 형성된 부분이 스페이스(Space)가 되는 네가티브 SPT(Negative Spacer Patterning Technology)가 있다.
여기서, 네가티브 SPT는 기존에 하나의 노광 마스크를 사용 시 적용되는 프레임 구성이나 포지티브 SPT에서 적용되는 프레임 구성대로 형성할 수 가 없다.
도 1a 내지 도 1d는 네가티브 SPT 공정 따른 패턴 방법 방법을 도시한 것으로, 원하는 패턴이 형성되는 셀 영역(Ⅰ)과 프레임 구성이 형성되는 스크라이브 레인 영역(Ⅱ)을 도시하고 있다.
도 1a를 참조하면, 반도체 기판(100) 상부에 피식각층(110)을 형성하고, 피식각층(110) 상부에 하드마스크 패턴(120)을 형성한다. 셀 영역(Ⅰ)의 하드마스크 패턴(120) 피치는 타겟 패턴 피치의 2배가 되도록 형성한다.
여기서, 스크라이브 레인 영역(Ⅱ)에 형성되는 하드마스크 패턴(120)은 하나 의 패턴으로 도시하였으나 이는 상황에 따라 오버레이 버니어(Overlay Vernier), 정렬 키(Alignment Key), 다이 피트 타겟(Die Fit Target) 또는 오픈 박스(Open Box)등의 형태로 형성할 수 있다.
도 1b를 참조하면, 하드마스크 패턴(120) 및 피식각층(110) 표면에 스페이서층(130)을 증착한다. 스페이서층(130)은 산화막 계열의 물질로 형성한다.
도 1c를 참조하면, 셀 영역(Ⅰ)의 하드마스크 패턴(120)들 사이가 완전히 매립되도록 갭필막(140)을 형성한다. 여기서, 갭필막(140)은 폴리실리콘층으로 형성한다. 이때, 스크라이브 레인 영역(Ⅱ)에서는 하드마스크 패턴(120) 사이의 스페이스(Space)가 넓으므로 갭필막(140)이 완전히 매립되지 않고, 하드마스크 패턴(120) 측벽에만 증착된다.
도 1d를 참조하면, 에치 백(Etch-Back) 공정으로 노출된 스페이서층(130)을 제거한다. 즉, 하드마스크 패턴(120) 상부 및 측벽의 스페이서층(130)이 제거되고, 갭필막(140) 하부의 스페이서층(130)은 제거되지 않는다.
이때, 스크라이브 레인 영역(Ⅱ)은 갭필막(140)이 하드마스크 패턴(120) 측벽에만 증착되었으므로, 갭필막(140)에 의해 노출된 피식각층(110) 상부의 스페이서층(130)도 제거된다.
그 다음, 스페이서층(130)을 제거한 후 갭필막(140) 및 하드마스크 패턴(120)을 식각 마스크로 피식각층(110)을 식각하여 피식각층 패턴(110a)을 형성한다.
이와 같이 스페이서층이 제거되어 스페이스(Space)를 형성하는 방법으로 프 레임 구성을 형성하는 경우, 피식각층 패턴이 도 1d의 'A'와 같이 종횡비가 높은 형태로 형성되며 이러한 패턴들이 쓰러지거나 리프팅(Lifting)되어 파티클(Particle)로 작용하는 문제가 있다.
본 발명은 네가티브 SPT 공정에서 패턴 측벽의 스페이서가 제거되지 않도록 함으로써, 프레임(Frame) 구성의 특성을 향상시키고자 한다.
본 발명에 따른 반도체 소자의 패턴 형성 방법은
셀 영역 및 스크라이브 레인 영역의 기판 상부에 피식각층을 형성하고, 상기 피식각층 상부에 하드마스크 패턴을 형성하는 단계와, 상기 하드마스크 패턴 측벽에 스페이서를 형성하는 단계와, 상기 스크라이브 레인 영역의 하드마스크 패턴 및 상기 스페이서 상부에 감광막 패턴을 형성하는 단계와, 상기 셀 영역의 스페이서를 제거하는 단계와, 상기 스페이서가 형성된 상기 하드마스크 패턴을 식각 마스크로 상기 피식각층을 식각하여 피식각층 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 피식각층 패턴은 오버레이 버니어(Overlay Vernier), 정렬 키(Alignment Key), 다이 피트 타겟(Die Fit Target) 또는 오픈 박스(Open Box)이며, 상기 스페이서는 산화막으로 형성되고, 상기 패턴 형성 방법은 SPT 공정에 적용되는 것을 특징으로 한다.
또한, 본 발명의 반도체 소자의 패턴 형성 방법은
셀 영역 및 스크라이브 레인 영역의 기판 상부에 피식각층을 형성하고, 상기 피식각층 상부에 하드마스크 패턴을 형성하는 단계와, 상기 하드마스크 패턴 측벽 에 스페이서를 형성하는 단계와, 상기 셀 영역의 상기 하드마스크 패턴 사이를 매립하는 갭필막을 형성하는 단계와, 상기 스크라이브 레인 영역의 상기 하드마스크 패턴 및 상기 스페이서 상부에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 상기 셀 영역에 노출된 스페이서를 제거하여 상기 갭필막 및 상기 하드마스크 패턴을 오픈시키는 단계와, 상기 갭필막 및 상기 하드마스크 패턴을 식각 마스크로 상기 피식각층을 식각하여 피식각층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하고,
상기 셀 영역의 상기 하드마스크 패턴의 피치(Pitch)는 타겟 패턴(Target Pattern) 피치의 2배가 되도록 형성하며, 상기 갭필막은 폴리실리콘층으로 형성되며, 상기 스페이서는 산화막으로 형성된다.
그리고, 상기 스크라이브 레인 영역의 상기 피식각층 패턴은 오버레이 버니어(Overlay Vernier), 정렬 키(Alignment Key), 다이 피트 타겟(Die Fit Target) 또는 오픈 박스(Open Box)인 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 패턴 형성 방법은 스크라이브 레인 영역의 하드마스크 패턴 측벽에 형성된 스페이서층이 제거되지 않도록 함으로써, 후속 패터닝 공정 시 패턴 쓰러짐이나 패턴 리프팅 현상없이 패턴이 형성될 수 있도록 한다. 따라서, 신뢰도가 향상된 프레임 구성들을 형성할 수 있다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 도시한 단면도로서, 원하는 패턴이 형성되는 셀 영역(Ⅰ)과 프레임 구성이 형성되는 스크라이브 레인 영역(Ⅱ)을 도시하고 있다.
도 2a를 참조하면, 반도체 기판(200) 상부에 피식각층(210)을 형성하고, 피식각층(210) 상부에 하드마스크 패턴(120)을 형성한다. 셀 영역(Ⅰ)의 하드마스크 패턴(120) 피치는 타겟 패턴 피치의 2배가 되도록 형성한다.
여기서, 스크라이브 레인 영역(Ⅱ)에 형성되는 하드마스크 패턴(120)은 하나의 패턴으로 도시하였으나 이는 상황에 따라 오버레이 버니어(Overlay Vernier), 정렬 키(Alignment Key), 다이 피트 타겟(Die Fit Target) 또는 오픈 박스(Open Box)등의 형태로 형성할 수 있다.
도 2b를 참조하면, 하드마스크 패턴(220) 및 피식각층(210) 표면에 스페이서층(230)을 증착한다. 여기서, 하드마스크 패턴(220)은 폴리실리콘층으로 형성하는 것이 바람직하며, 폴리실리콘층 상부에 비정질 탄소층(Amorphous Carbon) 및 실리콘 산화질화막(SiON)으로 이루어진 군으로부터 선택된 어느 하나를 더 포함할 수도 있다. 여기서, 비정질 탄소층(Amorphous Carbon)은 CVD(Chemical Vapor Deposition) 방법으로 형성하며, 실리콘 산화질화막은 비정질 탄소층을 보호하기 위해 형성한다.
또한, 스페이서층(230)은 산화막 계열의 물질로 형성하며, 더 바람직하게는 LP-TEOS(Low Pressure Tetra Ethyl Ortho Silicate)막으로 형성한다.
여기서, 스페이서층(230)을 증착한 후 전면 식각 공정을 진행하여, 하드마스크 패턴(220) 측벽에만 스페이서층(230)이 남겨지도록 한 후 후속 공정을 진행하여도 된다.
도 2c를 참조하면, 셀 영역(Ⅰ)의 하드마스크 패턴(220)들 사이가 완전히 매립되도록 갭필막(240)을 형성한다. 여기서, 갭필막(240)은 폴리실리콘층으로 형성한다. 이때, 스크라이브 레인 영역(Ⅱ)에서는 하드마스크 패턴(220) 사이의 스페이스(Space)가 넓으므로 갭필막(240)이 완전히 매립되지 않고, 하드마스크 패턴(220) 측벽에만 증착된다.
도 2d를 참조하면, 스크라이브 레인 영역(Ⅱ)의 하드마스크 패턴(220) 상부에 감광막 패턴(250)을 형성한다. 감광막 패턴(250)은 하드마스크 패턴(220) 측벽에 형성된 스페이서층(230)이 오픈되지 않도록 형성하는 것이 바람직하다.
도 2e를 참조하면, 에치 백(Etch-Back) 공정으로 노출된 스페이서층(230)을 제거한다. 즉, 하드마스크 패턴(220) 상부 및 측벽의 스페이서층(230)이 제거되고, 갭필막(240) 하부의 스페이서층(230)은 제거되지 않는다.
이때, 스크라이브 레인 영역(Ⅱ)의 스페이서층(230)은 'B'와 같이 감광막 패턴(250)에 의해 덮여 있으므로 제거되지 않는다.
도 2f를 참조하면, 갭필막(240), 하드마스크 패턴(220) 및 감광막 패턴(250)을 식각 마스크로 피식각층(210)을 식각하여 피식각층 패턴(210a)을 형성한다. 이때, 갭필막(240) 및 하드마스크 패턴(220)이 모두 폴리실리콘층으로 형성되었으므로, 폴리실리콘층과 피식각층(210) 간의 식각 선택비 차이를 이용하여 식각을 진행 한다.
그 다음, 감광막 패턴(250)을 제거한다.
여기서, 피식각층 패턴(210a)은 오버레이 버니어, 정렬 키, 다이 피트 타겟 또는 오픈 박스 등과 같은 프레임 구성 요소인 것이 바람직하다.
이와 같이, 스크라이브 레인 영역(Ⅱ)의 스페이서층(230)이 제거되지 않도록 하여 후속 패터닝 공정 시 패턴이 쓰러지거나 리프팅(Lifting)되는 문제가 발생하지 않도록 한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 패턴 형성 방법을 도시한 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호 설명 >
200 : 반도체 기판 210 : 피식각층
220 : 하드마스크 패턴 230 : 스페이서층
240 : 갭필막 250 : 감광막 패턴
Claims (12)
- 셀 영역 및 스크라이브 레인 영역의 기판 상부에 피식각층을 형성하고, 상기 피식각층 상부에 하드마스크 패턴을 형성하는 단계;상기 하드마스크 패턴 측벽에 스페이서를 형성하는 단계;상기 스크라이브 레인 영역의 상기 하드마스크 패턴 및 스페이서 상부에 감광막 패턴을 형성하는 단계;상기 셀 영역의 스페이서를 제거하는 단계; 및상기 감광막 패턴 및 상기 하드마스크 패턴을 식각 마스크로 상기 피식각층을 식각하여 피식각층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제 1 항에 있어서,상기 피식각층 패턴은 오버레이 버니어(Overlay Vernier), 정렬 키(Alignment Key), 다이 피트 타겟(Die Fit Target) 또는 오픈 박스(Open Box)인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제 1 항에 있어서,상기 스페이서는 산화막으로 형성되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제 1 항에 있어서,상기 하드마스크 패턴은 폴리실리콘층으로 형성되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제 1 항에 있어서,상기 패턴 형성 방법은 SPT(Spacer Patterning Technology) 공정에 적용되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 셀 영역 및 스크라이브 레인 영역의 기판 상부에 피식각층을 형성하고, 상기 피식각층 상부에 하드마스크 패턴을 형성하는 단계;상기 하드마스크 패턴 측벽에 스페이서를 형성하는 단계;상기 셀 영역의 상기 하드마스크 패턴 사이를 매립하는 갭필막을 형성하는 단계;상기 스크라이브 레인 영역의 상기 하드마스크 패턴 및 상기 스페이서 상부에 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 배리어로 상기 셀 영역에 노출된 스페이서를 제거하여 상기 갭필막 및 상기 하드마스크 패턴을 오픈시키는 단계; 및상기 감광막 패턴, 상기 갭필막 및 상기 하드마스크 패턴을 식각 마스크로 상기 피식각층을 식각하여 피식각층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제 6 항에 있어서,상기 셀 영역의 상기 하드마스크 패턴의 피치(Pitch)는 타겟 패턴(Target Pattern) 피치의 2배가 되도록 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제 6 항에 있어서,상기 갭필막은 폴리실리콘층으로 형성되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제 6 항에 있어서,상기 스크라이브 레인 영역의 상기 피식각층 패턴은 오버레이 버니어(Overlay Vernier), 정렬 키(Alignment Key), 다이 피트 타겟(Die Fit Target) 또는 오픈 박스(Open Box)인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제 6 항에 있어서,상기 스페이서는 산화막으로 형성되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제 6 항에 있어서,상기 하드마스크 패턴은 폴리실리콘층으로 형성되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제 6 항에 있어서,상기 패턴 형성 방법은 SPT(Spacer Patterning Technology) 공정에 적용되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
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| KR1020080101565A KR20100042423A (ko) | 2008-10-16 | 2008-10-16 | 반도체 소자의 패턴 형성 방법 |
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ID=42217783
Family Applications (1)
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| KR1020080101565A KR20100042423A (ko) | 2008-10-16 | 2008-10-16 | 반도체 소자의 패턴 형성 방법 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022179010A1 (zh) * | 2021-02-25 | 2022-09-01 | 长鑫存储技术有限公司 | 套刻标记的形成方法及半导体结构 |
| KR20230078432A (ko) | 2021-11-26 | 2023-06-02 | 한국인 | 자동 손톱깎이 |
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2008
- 2008-10-16 KR KR1020080101565A patent/KR20100042423A/ko not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022179010A1 (zh) * | 2021-02-25 | 2022-09-01 | 长鑫存储技术有限公司 | 套刻标记的形成方法及半导体结构 |
| US20230223349A1 (en) * | 2021-02-25 | 2023-07-13 | Changxin Memory Technologies, Inc. | Method for forming overlay marks and semiconductor structure |
| US12014994B2 (en) * | 2021-02-25 | 2024-06-18 | Changxin Memory Technologies, Inc. | Method for forming overlay marks and semiconductor structure |
| KR20230078432A (ko) | 2021-11-26 | 2023-06-02 | 한국인 | 자동 손톱깎이 |
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