KR20100041967A - Level shifter coupled capacitor - Google Patents

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Abstract

PURPOSE: A capacitor coupled type level shifter is provided to reduce a circuit occupancy area by implementing a level shifting operation with a simple configuration and using only two power sources. CONSTITUTION: A gate controller(100) receives an input signal and controls the operation of a circuit. A high level forming unit(110) is connected between a plus power voltage and an output terminal, and implements an on/off operation according to an input signal applied through the gate controller, and outputs a high level when turned on. A low level shaping section(120) is connected between a minus power supply voltage and an output terminal. According to the gate controller, as the high-level shaping section outputs the high level, the operation on saturation area is implemented.

Description

커패시터 결합형 레벨시프트{Level Shifter coupled Capacitor}Level Shifter Coupled Capacitor

본 발명은 유기전계발광장치의 구동회로에 관한 것으로, 더욱 상세하게는 피모스로만 구성된 커패시터 결합형 레벨시프트 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a driving circuit of an organic light emitting device, and more particularly, to a capacitor coupled type level shift circuit composed of only PMOS.

유기전계발광장치는 구동방식에 있어서, 능동형 및 수동형으로 구분된다. The organic light emitting device is classified into an active type and a passive type in a driving method.

수동형은 단위화소 내에 발광 다이오드만을 가지며, 능동형은 단위화소 내에 능동 소자인 트랜지스터를 가진다. 화소 내에 구비되는 트랜지스터는 일반적인 반도체 제조공정에서 사용되는 단결정 실리콘 대신에 폴리 실리콘이 사용된다. 즉, 폴리 실리콘을 통한 박막 트랜지스터의 제조는 기판 상에 비정질 실리콘을 형성하고, 이를 레이저 또는 촉매를 이용하여 다결정으로 변환시키는 저온폴리실리콘(Low Temperature Poly-Silicon) 공정을 사용한다.The passive type has only a light emitting diode in the unit pixel, and the active type has a transistor which is an active element in the unit pixel. The transistor provided in the pixel is polysilicon instead of single crystal silicon used in a general semiconductor manufacturing process. That is, the manufacture of a thin film transistor using polysilicon uses a low temperature poly-silicon process that forms amorphous silicon on a substrate and converts it to polycrystal using a laser or a catalyst.

폴리 실리콘을 이용하여 형성된 트랜지스터를 가지는 화소는 주사 신호 및 데이터 신호를 화소의 외부에 배치된 소정의 회로들로부터 공급받는다. 주사 신호는 화소를 선택하는데 사용되며, 데이터 신호는 선택된 화소에 소정의 영상 신호를 공급하는데 사용된다. 통상적으로 화소에 주사 신호를 공급하기 위해서는 주사 구동부가 사용되고, 데이터 신호를 공급하기 위해서는 데이터 구동부가 패널의 외곽 또는 패널과 별도로 구비된다.A pixel having a transistor formed using polysilicon receives a scan signal and a data signal from predetermined circuits disposed outside the pixel. The scan signal is used to select a pixel, and the data signal is used to supply a predetermined video signal to the selected pixel. In general, a scan driver is used to supply a scan signal to a pixel, and a data driver is provided separately from an outside of the panel or the panel to supply a data signal.

최근에는 패널 상에 화소와 동일 공정으로 데이터 구동부 및 주사 구동부를 일체로 구비하는 기술인 SOP(System On Panel) 기술이 활발히 연구되고 있다.Recently, SOP (System On Panel) technology, which is a technology that includes a data driver and a scan driver integrally on a panel in the same process as a pixel, has been actively studied.

레벨시프트 회로는 상술한 데이터 구동부 및 주사 구동부에 고전압 또는 저전압을 공급하는 회로이다. 레벨시프트 회로는 입력 신호의 레벨보다 높은 출력 신호의 레벨을 구현하는 회로인데, 통상적으로 이는 CMOS 공정을 이용하여, NMOS와 PMOS가 공존하는 회로의 양상을 가진다.The level shift circuit is a circuit for supplying a high voltage or a low voltage to the above-described data driver and scan driver. A level shift circuit is a circuit that implements a level of an output signal higher than that of an input signal, which is typically a form of a circuit in which an NMOS and a PMOS coexist using a CMOS process.

최근에는 패널 상에 화소 공정과 동일한 적용을 위해, PMOS로만 구성된 레벨시프트 회로가 논의되고 있다.Recently, for the same application as the pixel process on the panel, a level shift circuit composed only of PMOS has been discussed.

대한민국 공개특허 제2006-96567호는 PMOS로만 구성된 레벨시프트 회로를 개시한다. 상기 공개특허는 다수의 P형 박막 트랜지스터로만 구성되어 있으며, 상보형 신호를 입력받아서 고준위의 전압으로 시프팅된 상보형 출력신호를 형성한다.Korean Laid-Open Patent Publication No. 2006-96567 discloses a level shift circuit composed only of PMOS. The patent discloses only a plurality of P-type thin film transistors, and receives a complementary signal to form a complementary output signal shifted to a high level voltage.

또한, 상기 공개특허는 2개의 상호형 입력신호 이외에 하나의 양의전원전압과 2개의 음의전원전압을 사용한다. 다수의 전원전압의 사용을 위해 레벨시프트 회로는 많은 박막 트랜지스터를 사용하여야 한다. 이러한 박막 트랜지스터들의 수량의 증가는 레벨시프트가 차지하는 면적의 증가를 가져오며, 이를 패널 상에 형성할 경우, 패널에서 차지하는 면적의 증가를 가져온다. 즉, 패널 상에는 화소들의 차지하는 면적비가 증가하여야 함에도 이를 구동하는 회로의 면적비가 증가함에 따라 패널의 효율의 감소를 가져오는 부담이 따른다.In addition, the disclosed patent uses one positive power supply voltage and two negative power supply voltages in addition to the two mutual input signals. In order to use a plurality of supply voltages, a level shift circuit must use many thin film transistors. The increase in the number of thin film transistors leads to an increase in the area occupied by the level shift, and when formed on the panel, increases the area occupied in the panel. That is, although the area ratio of pixels occupies on the panel increases, the burden of reducing efficiency of the panel increases as the area ratio of the circuit driving the same increases.

상술한 문제점을 해결하기 위한 본 발명의 목적은 P형 박막 트랜지스터 및 커패시터로 구성되고, 단일 신호를 입력받아 P형 박막 트랜지스터로 구성된 다른 회로를 구동하기에 적합한 레벨시프트 회로를 제공하는데 있다.An object of the present invention for solving the above problems is to provide a level shift circuit composed of a P-type thin film transistor and a capacitor, suitable for driving another circuit composed of a P-type thin film transistor by receiving a single signal.

상기 목적을 달성하기 위한 본 발명은, 입력신호를 수신하고, 회로의 동작양상을 제어하는 게이트 제어부; 양의전원전압과 출력단자 사이에 연결되고, 상기 게이트 제어부를 통해 인가되는 상기 입력신호에 따라 온/오프 동작을 수행하고, 턴온시에 하이 레벨을 출력하기 위한 고레벨 형성부; 및 음의전원전압과 출력단자 사이에 연결되고, 상기 게이트 제어부에 따라 상기 고레벨 형성부가 하이 레벨을 출력할 경우, 포화 영역에서 동작하고, 상기 고레벨 형성부가 오프 상태일 경우, 트라이오드 영역에서 동작하여 로우 레벨을 출력하기 위한 저레벨 형성부를 포함하는 레벨시프트를 제공한다.The present invention for achieving the above object, the gate control unit for receiving an input signal, and controls the operation pattern of the circuit; A high level forming unit connected between a positive power supply voltage and an output terminal to perform an on / off operation according to the input signal applied through the gate controller, and to output a high level at turn-on; And a negative power supply voltage connected to an output terminal, and operates in a saturation region when the high level forming unit outputs a high level according to the gate controller, and operates in a triode region when the high level forming unit is in an off state. It provides a level shift including a low level forming portion for outputting a low level.

상술한 본 발명에 따르면, 비교적 간단한 구성으로 레벨시프팅 동작이 수행된다. 또한, 2개의 전원만을 사용하고, 회로 자체가 차지하는 면적이 적으므로 패널의 효율을 상승시킬 수 있다. According to the present invention described above, the level shifting operation is performed with a relatively simple configuration. In addition, since only two power sources are used and the area of the circuit itself is small, the efficiency of the panel can be increased.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.As the inventive concept allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the text. However, this is not intended to limit the present invention to the specific disclosed form, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. Like reference numerals are used for like elements in describing each drawing.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. Hereinafter, with reference to the accompanying drawings, it will be described in detail a preferred embodiment of the present invention.

실시예Example

도 1은 본 발명의 바람직한 실시예에 따른 레벨시프트 회로를 도시한 회로도이다.1 is a circuit diagram illustrating a level shift circuit according to a preferred embodiment of the present invention.

도 1을 참조하면, 레벨시프트 회로는 게이트 제어부(100), 고레벨 형성부(110) 및 저레벨 형성부(120)를 포함한다.Referring to FIG. 1, the level shift circuit includes a gate controller 100, a high level forming unit 110, and a low level forming unit 120.

게이트 제어부(100)는 커패시터 C, 제1 트랜지스터 M1 및 제2 트랜지스터 M2를 가진다. 상기 게이트 제어부(100)는 입력신호 Vin을 고레벨 형성부(110)에 공급하여 온/오프 동작을 제어하고, 입력 신호 Vin에 따라 저레벨 형성부(120)의 동작 모드를 결정한다. The gate controller 100 has a capacitor C, a first transistor M1, and a second transistor M2. The gate controller 100 controls the on / off operation by supplying the input signal Vin to the high level forming unit 110 and determines the operation mode of the low level forming unit 120 according to the input signal Vin.

커패시터 C는 입력단자 IN과 제1 노드 N1 사이에 연결된다. 또한, 제1 트랜지스터 M1은 입력단자 IN과 제1 노드 N1 사이에 연결된다. 즉, 커패시터 C와 제1 트랜지스터 M1은 서로 병렬 연결된다. 또한, 제2 트랜지스터 M2는 제1 노드 N1과 제2 노드 N2 사이에 연결된다.The capacitor C is connected between the input terminal IN and the first node N1. In addition, the first transistor M1 is connected between the input terminal IN and the first node N1. That is, the capacitor C and the first transistor M1 are connected in parallel with each other. In addition, the second transistor M2 is connected between the first node N1 and the second node N2.

입력신호 Vin이 입력됨에 따라, 커패시터 C는 커플링 동작을 수행한다. 즉, 입력신호 Vin이 로우 레벨인 상태에서 설정된 제1 노드 N1의 전압은 입력신호 Vin의 변화에 따라 커패시터 C의 저장 전압에 상응하여 변화한다.As the input signal Vin is input, the capacitor C performs a coupling operation. That is, the voltage of the first node N1 set while the input signal Vin is at the low level changes in correspondence with the storage voltage of the capacitor C according to the change of the input signal Vin.

또한, 제1 트랜지스터 M1은 다이오드 연결된다. 즉, 제1 트랜지스터 M1의 게이트 단자와 드레인 단자는 입력단자 IN에 공통연결된다. 또한, 제1 트랜지스터 M1의 소스 단자는 제1 노드 N1에 연결된다. 입력단자 IN에 입력신호 Vin이 인가되는 경우, 다이오드 연결된 제1 트랜지스터 M1을 통해 제1 노드 N1에는 입력신호 Vin보다 문턱전압만큼 높은 레벨이 셋팅된다. 만일, 제1 트랜지스터 M1의 문턱전압의 절대치를

Figure 112008071708229-PAT00001
이라 하고, 제1 노드 N1의 전압을 V1이라 한다면, 제1 노드 N1의 전압 V1은 다음의 수학식 1에 따른다.In addition, the first transistor M1 is diode connected. That is, the gate terminal and the drain terminal of the first transistor M1 are commonly connected to the input terminal IN. In addition, the source terminal of the first transistor M1 is connected to the first node N1. When the input signal Vin is applied to the input terminal IN, a level higher than the input signal Vin is set to the first node N1 by a diode-connected first transistor M1. If the absolute value of the threshold voltage of the first transistor M1
Figure 112008071708229-PAT00001
If the voltage of the first node N1 is V1, the voltage V1 of the first node N1 is represented by the following equation (1).

[수학식 1][Equation 1]

Figure 112008071708229-PAT00002
Figure 112008071708229-PAT00002

또한, 제2 트랜지스터 M2는 다이오드 연결된 구조를 가진다. 다만, 저레벨 형성부(120)가 로우 레벨의 신호를 출력하는 경우에는 제2 트랜지스터 M2가 연결된 제2 노드 N2에는 저레벨 형성부(120)에서 형성되는 출력신호 Vout의 영향에 의한 전압이 설정된다. 따라서, 출력단자 OUT이 로우 레벨을 출력하는 경우, 다이오드 연결된 구조상의 제2 트랜지스터 M2는 역바이어싱되는 양상이 나타난다. 그러나, 출력단자 OUT이 하이 레벨을 출력하는 경우, 다이오드 연결된 제2 트랜지스터 M2는 정바이어싱된다.In addition, the second transistor M2 has a diode connected structure. However, when the low level forming unit 120 outputs a low level signal, a voltage due to the influence of the output signal Vout formed in the low level forming unit 120 is set at the second node N2 to which the second transistor M2 is connected. Accordingly, when the output terminal OUT outputs a low level, the second transistor M2 in the diode connected structure is reverse biased. However, when the output terminal OUT outputs a high level, the diode-connected second transistor M2 is positively biased.

고레벨 형성부(110)는 양의전원전압 VDD와 출력단자 OUT 사이에 연결된다. 또한, 고레벨 형성부(110)는 입력신호 Vin에 의해 온/오프 동작을 수행한다. 고레벨 형성부(110)가 턴온되는 경우, 상기 고레벨 형성부(110)는 하이 레벨의 신호를 출력하고, 또한, 상기 고레벨 형성부(110)가 턴오프되는 경우, 상기 출력단자 OUT에는 로우 레벨의 출력신호 Vout가 나타난다. 상술한 동작을 위해 상기 고레벨 형성부(110)는 병렬연결된 다수의 P형 박막 트랜지스터들을 구비한다. 즉, 박막 트랜지스터들의 소스단은 양의전원전압 VDD에 공통연결되고, 드레인 단자는 출력단자 OUT에 공통연결된다. 또한, 게이트 단자들은 입력단자 IN에 공통연결된다.The high level forming unit 110 is connected between the positive power supply voltage VDD and the output terminal OUT. In addition, the high level forming unit 110 performs an on / off operation by the input signal Vin. When the high level forming unit 110 is turned on, the high level forming unit 110 outputs a high level signal, and when the high level forming unit 110 is turned off, the output terminal OUT has a low level. The output signal Vout appears. For the above operation, the high level forming unit 110 includes a plurality of P-type thin film transistors connected in parallel. That is, the source terminal of the thin film transistors is commonly connected to the positive power supply voltage VDD, and the drain terminal is commonly connected to the output terminal OUT. In addition, the gate terminals are commonly connected to the input terminal IN.

저레벨 형성부(120)는 음의전원전압 VSS와 출력단자 OUT 사이에 연결된다. 또한, 상기 저레벨 형성부(120)는 제2 노드 N2 상의 전압에 의해 제어된다. 즉, 저레벨 형성부(120)를 구성하는 다수의 P형 트랜지스터들의 게이트 단자들은 제2 노드 N2에 공통연결된다. The low level forming unit 120 is connected between the negative power supply voltage VSS and the output terminal OUT. In addition, the low level forming unit 120 is controlled by the voltage on the second node N2. That is, the gate terminals of the plurality of P-type transistors constituting the low level forming unit 120 are commonly connected to the second node N2.

상기 저레벨 형성부(120)는 상술한 고레벨 형성부(110)와는 비대칭의 동작 양상을 가진다. 즉, 고레벨 형성부(110)가 턴온되어 하이 레벨을 출력하는 경우, 상기 저레벨 형성부(120)를 구성하는 트랜지스터들은 턴온되고, 포화영역에서 동작 한다. 또한, 고레벨 형성부(110)가 오프되는 경우, 상기 저레벨 형성부(120)를 구성하는 트랜지스터들은 트라이오드 영역에서 동작하여 로우 레벨을 출력한다.The low level forming unit 120 has an asymmetrical operation with the high level forming unit 110 described above. That is, when the high level forming unit 110 is turned on to output a high level, the transistors constituting the low level forming unit 120 are turned on and operate in the saturation region. In addition, when the high level forming unit 110 is turned off, the transistors constituting the low level forming unit 120 operate in the triode region to output a low level.

도 2는 본 발명의 바람직한 실시예에 따라 상기 도 1에 도시된 레벨시프트의 동작을 설명하기 위한 타이밍도이다.2 is a timing diagram for explaining the operation of the level shift shown in FIG. 1 according to a preferred embodiment of the present invention.

도 1 및 도 2를 참조하면, Vin은 입력단자 IN에 인가되는 입력신호를 나타내고, V1은 제1 노드 N1의 전압을 나타내며, V2는 제2 노드 N2의 전압을 나타낸다. 또한, Vout은 출력단자 OUT의 전압을 나타낸다.1 and 2, Vin denotes an input signal applied to the input terminal IN, V1 denotes a voltage of the first node N1, and V2 denotes a voltage of the second node N2. In addition, Vout represents the voltage at the output terminal OUT.

먼저, 제1 구간 T1에서 입력신호 Vin이 로우 레벨이 되면, 고레벨 형성부(110)의 트랜지스터들은 턴온된다. 턴온된 고레벨 형성부(110)의 트랜지스터들에 의해 출력신호 Vin은 하이 레벨이 된다. 또한, 저레벨 형성부(120)를 구성하는 트랜지스터들은 턴온되고, 저레벨 형성부(120)의 게이트 단자들에는 하이레벨의 출력신호보다 낮은 레벨이 형성된다. 또한, 다이오드 연결된 제2 트랜지스터 M2에 의해 제1 노드 N1의 전압 V1은 하강하게 된다. 따라서, 로우레벨로 하강된 제1 노드 N1의 전압 V1에 의해 다이오드 연결된 제1 트랜지스터 M1은 오프된다. 또한, 커패시터 C에 의해 제1 노드 N1과 입력단자 IN 사이에는 소정의 전압차가 저장된다.First, when the input signal Vin becomes low in the first period T1, the transistors of the high level forming unit 110 are turned on. The output signal Vin becomes high level by the transistors of the turned on high level forming unit 110. In addition, the transistors constituting the low level forming unit 120 are turned on, and the gate terminals of the low level forming unit 120 are formed at a level lower than a high level output signal. In addition, the voltage V1 of the first node N1 is decreased by the diode-connected second transistor M2. Accordingly, the diode-connected first transistor M1 is turned off by the voltage V1 of the first node N1 that is lowered to the low level. In addition, the capacitor C stores a predetermined voltage difference between the first node N1 and the input terminal IN.

하이레벨을 가지는 출력 신호 Vout으로 인해 출력단자 OUT와 음의전원전압 VSS 사이에 연결된 저레벨 형성부(120)의 트랜지스터들은 포화영역에서 동작하게 된다. 즉, 하이레벨을 출력하는 동작에서 저레벨 형성부(120)의 출력단자 OUT에 연결된 저레벨 형성부(120)의 트랜지스터들의 단자는 드레인 단자로 작용하고, 음의전원전압 VSS에 연결된 단자들은 소스 단자로 작용한다.Due to the output signal Vout having the high level, the transistors of the low level forming unit 120 connected between the output terminal OUT and the negative power supply voltage VSS operate in the saturation region. That is, in the operation of outputting the high level, the terminals of the transistors of the low level forming unit 120 connected to the output terminal OUT of the low level forming unit 120 serve as drain terminals, and the terminals connected to the negative power supply voltage VSS serve as source terminals. Works.

상기 제1 구간 T1에 연속하는 제2 구간 T2에서 입력신호 Vin은 하이레벨로 변화된다. 하이레벨을 가지는 입력신호 Vin에 의해 고레벨 형성부(110)의 모든 트랜지스터들은 턴오프된다. 따라서, 출력단자 OUT에는 전류의 공급이 차단되며, 출력단자 OUT의 전압 Vout은 빠르게 하강하게 된다.In a second section T2 subsequent to the first section T1, the input signal Vin is changed to a high level. All transistors of the high level forming unit 110 are turned off by the input signal Vin having a high level. Therefore, the supply of current is cut off to the output terminal OUT, and the voltage Vout of the output terminal OUT drops rapidly.

또한, 출력단자 OUT에 의해 저레벨 형성부(120)의 게이트 전압인 제2 노드 N2의 전압 V2도 빠르게 하강하게 된다.In addition, the voltage V2 of the second node N2, which is the gate voltage of the low level forming unit 120, is also rapidly decreased by the output terminal OUT.

한편, 하이레벨의 입력신호 Vin 및 커패시터 C의 커플링 동작에 의해 제1 노드 N1은 하이레벨로 상승한다. 하이레벨로 상승된 제1 노드 N1의 전압 V1의 전압 및 하강하는 제2 노드 N2의 전압 V2에 의해 다이오드 연결된 제2 트랜지스터 M2는 역바이어싱 된다. 결국, 제2 노드 N2의 전압 V2는 음의전원전압 VSS보다 낮은 상태로 셋팅되면서, 저레벨 형성부(120)의 트랜지스터들은 트라이오드 영역에서 동작하게 된다. 따라서, 저레벨 형성부(120)는 음의전원전압 VSS과 실질적으로 동일한 로우 레벨을 출력한다.On the other hand, the first node N1 rises to the high level by the coupling operation of the high level input signal Vin and the capacitor C. FIG. The diode-connected second transistor M2 is reverse biased by the voltage of the voltage V1 of the first node N1 rising to the high level and the voltage V2 of the falling second node N2. As a result, while the voltage V2 of the second node N2 is set to be lower than the negative power supply voltage VSS, the transistors of the low level forming unit 120 operate in the triode region. Therefore, the low level forming unit 120 outputs a low level substantially equal to the negative power supply voltage VSS.

본 실시예에서 양의전원전압은 4 내지 6 V로 설정되고, 음의전원전압은 -14 내지 -16 V로 설정됨이 바람직하다. 또한, 입력신호 Vin의 하이레벨은 3 내지 5V로 설정되고, 로우 레벨은 -1 내지 1 V로 설정됨이 바람직하다.In this embodiment, the positive power supply voltage is set to 4 to 6V, and the negative power supply voltage is preferably set to -14 to -16V. In addition, the high level of the input signal Vin is preferably set to 3 to 5V, and the low level is set to -1 to 1V.

상술한 동작에서 간략한 구성으로 입력 레벨을 시프팅시킬 수 있다. 또한, 양의전원전압 VDD 및 음의전원전압 VSS로 구성된 2개의 전원만을 사용하여 입력 레벨을 상승시킴에 따라 전원 사용의 부담을 감소시킬 수 있다. 이외에도 간략한 구성에 따라 패널 상에 레벨시프트를 형성할 경우, 패널에서 차지하는 면적을 최소화 하여 패널의 효율을 향상시킬 수 있다.In the above operation, the input level can be shifted with a simple configuration. In addition, as the input level is increased by using only two power supplies including the positive power supply voltage VDD and the negative power supply voltage VSS, the burden of power supply can be reduced. In addition, when the level shift is formed on the panel according to a simple configuration, the panel occupies the panel to minimize the area to improve the efficiency of the panel.

도 1은 본 발명의 바람직한 실시예에 따른 레벨시프트 회로를 도시한 회로도이다.1 is a circuit diagram illustrating a level shift circuit according to a preferred embodiment of the present invention.

도 2는 본 발명의 바람직한 실시예에 따라 상기 도 1에 도시된 레벨시프트의 동작을 설명하기 위한 타이밍도이다.2 is a timing diagram for explaining the operation of the level shift shown in FIG. 1 according to a preferred embodiment of the present invention.

Claims (5)

입력신호를 수신하고, 회로의 동작양상을 제어하는 게이트 제어부;A gate controller which receives an input signal and controls an operation pattern of the circuit; 양의전원전압과 출력단자 사이에 연결되고, 상기 게이트 제어부를 통해 인가되는 상기 입력신호에 따라 온/오프 동작을 수행하고, 턴온시에 하이 레벨을 출력하기 위한 고레벨 형성부; 및A high level forming unit connected between a positive power supply voltage and an output terminal to perform an on / off operation according to the input signal applied through the gate controller, and to output a high level at turn-on; And 음의전원전압과 출력단자 사이에 연결되고, 상기 게이트 제어부에 따라 상기 고레벨 형성부가 하이 레벨을 출력할 경우, 포화 영역에서 동작하고, 상기 고레벨 형성부가 오프 상태일 경우, 트라이오드 영역에서 동작하여 로우 레벨을 출력하기 위한 저레벨 형성부를 포함하는 레벨시프트.It is connected between a negative power supply voltage and an output terminal, and operates in a saturation region when the high level forming portion outputs a high level according to the gate controller, and operates in a triode region when the high level forming portion is off. A level shift comprising a low level forming portion for outputting a level. 제1항에 있어서, 상기 게이트 제어부는,The method of claim 1, wherein the gate control unit, 상기 입력단자와 제1 노드 사이에 연결된 커패시터;A capacitor connected between the input terminal and the first node; 상기 입력단자와 상기 제1 노드 사이에 연결되고, 다이오드 연결된 제1 트랜지스터; 및A first transistor connected between the input terminal and the first node and diode connected; And 상기 제1 노드와 제2 노드 사이에 연결되고, 다이오드 연결된 제2 트랜지스터를 포함하는 것을 특징으로 하는 레벨시프트.And a second transistor coupled between the first node and the second node and diode-connected. 제2항에 있어서, 상기 고레벨 형성부는 병렬 연결된 다수의 P형 트랜지스터들로 구성되고, 상기 P형 트랜지스터들의 게이트들은 상기 입력단자에 공통연결되 는 것을 특징으로 하는 레벨시프트.3. The level shifter of claim 2, wherein the high level forming unit comprises a plurality of P-type transistors connected in parallel, and gates of the P-type transistors are commonly connected to the input terminal. 제2항에 있어서, 상기 저레벨 형성부는 병렬 연결된 다수의 P형 트랜지스터들로 구성되고, 상기 P형 트랜지스터들의 게이트들은 상기 제2 노드에 공통연결되는 것을 특징으로 하는 레벨시프트.3. The level shifter of claim 2, wherein the low level forming unit comprises a plurality of P-type transistors connected in parallel, and gates of the P-type transistors are commonly connected to the second node. 제2항에 있어서, 상기 제2 트랜지스터는 상기 입력신호가 로우레벨인 경우, 역바이어싱 되고, 상기 입력신호가 하이레벨인 경우, 정바이어싱되는 것을 특징으로 하는 레벨시프트.The level shifter of claim 2, wherein the second transistor is reverse biased when the input signal is at a low level, and forward biased when the input signal is at a high level.
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WO2016111479A1 (en) * 2015-01-05 2016-07-14 한국기술교육대학교 산학협력단 Filter comprising active resistor, and sigma-delta modulator ripple smoothing circuit of capacitive micro-acceleration sensor using same

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