KR20100041220A - Stacted structure of mim capacitor for high density and manufacturing method thereof - Google Patents

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Abstract

PURPOSE: The stacked structure of a metal-insulator-metal capacitor and a method for manufacturing the same are provided to reduce the area of a semiconductor chip by reducing the area of a capacitor in the semiconductor chip. CONSTITUTION: A first metal layer(210), a first dielectric layer(310), a second metal layer(220), a second dielectric layer(320) and a third metal layer(230) are successively formed on the lower insulation layer(100) of a semiconductor substrate. The third metal layer is patterned. The second dielectric layer and the second metal layer are patterned. The first dielectric layer and the first metal layer are patterned. An upper insulation layer(400) is deposited. A metal wire is formed.

Description

적층형의 고집적도 ＭＩＭ 커패시터 구조 및 ＭＩＭ 커패시터 제조방법{Stacted structure of MIM capacitor for high density and manufacturing method thereof}Stacked structure of MIM capacitor for high density and manufacturing method

본 발명은 MIM 커패시터 구조 및 MIM 커패시터 제조방법에 관한 것으로, 더욱 상세하게는 CMOS 제조 공정을 적용한 적층형의 고집적도 MIM 커패시터 구조 및 MIM 커패시터 제조방법에 관한 것이다.The present invention relates to a MIM capacitor structure and a method of manufacturing a MIM capacitor, and more particularly, to a stacked high density MIM capacitor structure and a method of manufacturing a MIM capacitor using a CMOS manufacturing process.

일반적으로 안정적인 특성을 요구하는 CMOS 로직 소자에 적용되는 아날로그 커패시터(analog capacitor)는 PIP(poly-insulator-poly), PIM(poly-insulator-metal), MIP(metal-insulator-poly), MIM(metal-insulator-metal, 이하 'MIM'이라 한다) 등 다양한 구조로 형성되며, A/D 컨버터나 스위칭 커패시터 필터 분야의 핵심 기술로서 응용되고 있다. In general, analog capacitors applied to CMOS logic devices requiring stable characteristics include poly-insulator-poly (PIP), poly-insulator-metal (PIM), metal-insulator-poly (MIP), and metal (IMM). It is formed in various structures such as -insulator-metal, hereinafter referred to as 'MIM', and is applied as a core technology in the field of A / D converter or switching capacitor filter.

아날로그 커패시터가 PIP 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리실리콘으로 사용하기 때문에 상·하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 커패시턴스 값(capacitance value)이 작아지는 단점이 있다. When the analog capacitor has a PIP structure, since the upper electrode and the lower electrode are used as conductive polysilicon, an oxidation reaction occurs at the interface between the upper and lower electrodes and the dielectric thin film, thereby forming a natural oxide film, thereby reducing the overall capacitance value. There is this.

또한, 폴리실리콘층에 형성되는 공핍층(depletion region)으로 인하여 커패시턴스 값이 작아지고, 이에 따라 고속 및 고주파 동작에 적합하지 않은 단점이 있다. In addition, due to the depletion region formed in the polysilicon layer, the capacitance value becomes small, and thus, there is a disadvantage in that it is not suitable for high speed and high frequency operation.

이를 해결하기 위해 커패시터의 구조를 MIS 내지 MIM 구조로 변경하게 되었는데, 그 중에서도 MIM 커패시터는 비저항이 작고 내부에 공핍층에 의한 기생 커패시턴스(parasitic capacitance)가 없기 때문에 고성능 반도체 소자에 주로 이용되고 있다. In order to solve this problem, the structure of the capacitor has been changed from the MIS to the MIM structure. Among them, the MIM capacitor is mainly used in high-performance semiconductor devices because the resistivity is small and there is no parasitic capacitance due to the depletion layer therein.

도 1a 내지 도 1h는 종래의 MIM 커패시터의 형성 공정을 설명하기 위한 단면도이다.1A to 1H are cross-sectional views illustrating a process of forming a conventional MIM capacitor.

첨부된 도 1a를 참조하면, 먼저 소정의 하부 구조물, 즉 반도체 기본 소자(도시되지 않음) 및 하부 금속배선(10)이 형성된 반도체 기판(1) 상에 확산방지막(20)을 증착시킨다. 이때 사용되는 확산방지막으로는 실리콘질화막(SiN)이 주로 사용된다.Referring to FIG. 1A, a diffusion barrier layer 20 is first deposited on a semiconductor substrate 1 on which a predetermined lower structure, that is, a semiconductor basic device (not shown) and a lower metal wiring 10 is formed. In this case, a silicon nitride film (SiN) is mainly used as the diffusion barrier.

첨부된 도 1b를 참조하면, 하부 도전층(30), 유전막(40), 상부 도전층(50), 식각 정지막(60)을 순차로 증착한다. 상기 하부 도전층(30)은 주로 Ti/TiN 복합막을 사용한다. Referring to FIG. 1B, the lower conductive layer 30, the dielectric layer 40, the upper conductive layer 50, and the etch stop layer 60 are sequentially deposited. The lower conductive layer 30 mainly uses a Ti / TiN composite film.

상기 유전막(40)은 절연파괴(breakdown) 및 누설전류(leakage current)에 강한 막으로서, 통상 실리콘질화막을 사용하며, 상기 상부 도전층(50)은 Ti/TiN 복합막을 사용한다. 상기 식각 정지막(etch stop layer)은 후속 식각공정에서 식각 정지막으로서 역할을 수행하여 통상 실리콘질화막을 사용한다.The dielectric film 40 is a film resistant to breakdown and leakage current, and typically uses a silicon nitride film, and the upper conductive layer 50 uses a Ti / TiN composite film. The etch stop layer serves as an etch stop layer in a subsequent etching process, so that a silicon nitride layer is usually used.

첨부된 도 1c를 참조하면, 감광막(도시되지 않음)을 도포한 후 MIM 커패시터의 상부 전극의 포토리소그래피 공정 및 식각공정을 진행하여 상부 도전층(50)을 패터닝한다. Referring to FIG. 1C, the upper conductive layer 50 is patterned by applying a photoresist film (not shown) and then performing a photolithography process and an etching process of the upper electrode of the MIM capacitor.

이후 감광막 스트립 공정을 진행하고나서 다시 감광막(도시되지 않음)을 도포한 후 MIM 커패시터의 하부 전극의 포토리소그래피 공정 및 식각공정을 진행하여 하부 도전층(30)을 패터닝한다.After the photoresist strip process is performed, the photoresist film (not shown) is applied again, and then the lower conductive layer 30 is patterned by performing a photolithography process and an etching process of the lower electrode of the MIM capacitor.

첨부된 도 1d를 참조하면, 절연층(71, 72)을 증착하고 화학적기계적 연마(chemical-mechanical polish, 이하 'CMP'라 한다) 공정을 진행하여 평탄화한다. 이후 소정 두께의 절연층(73)을 추가로 증착할 수도 있다.Referring to FIG. 1D, the insulating layers 71 and 72 are deposited and planarized by performing a chemical-mechanical polish (CMP) process. Thereafter, an insulating layer 73 having a predetermined thickness may be further deposited.

첨부된 도 1e를 참조하면, 상기 상부 전극(50)과 하부 전극(30)에 형성되는 콘택홀(81, 이하 '전극 비아콘택홀'라 한다)을 패터닝한다. 상기 전극 비아콘택홀의 형성은 포토리소그래피 공정 및 식각공정을 통해 형성되며, 이때 상기 유전막(40)과 상기 식각 정지막(60)은 정지막으로서 역할을 수행하며 전극 비아콘택홀(81) 하부에는 실리콘 질화막이 잔존하게 된다.Referring to FIG. 1E, the contact holes 81 (hereinafter, referred to as “electrode via contact holes”) formed in the upper electrode 50 and the lower electrode 30 are patterned. The electrode via contact hole is formed through a photolithography process and an etching process, wherein the dielectric layer 40 and the etch stop layer 60 serve as a stop layer, and silicon is disposed below the electrode via contact hole 81. The nitride film remains.

첨부된 도 1f를 참조하면, 상기 하부 금속배선(10), 즉 일반 로직영역의 금속배선 상에 비아콘택홀(82)을 형성한다. 상기 비아콘택홀(82) 형성은 포토리소그래피 공정 및 식각공정을 통해 형성되며, 이때 상기 확산방지막(20)은 식각 정지막으로서 역할을 수행하며 비아콘택홀 하부에는 실리콘질화막이 잔존하게 된다.Referring to FIG. 1F, a via contact hole 82 is formed on the lower metal wiring 10, that is, the metal wiring of the general logic region. The via contact hole 82 may be formed through a photolithography process and an etching process. In this case, the diffusion barrier 20 serves as an etch stop layer and a silicon nitride layer remains under the via contact hole.

첨부된 도 1g를 참조하면, 금속배선을 위한 트랜치 패턴(83)을 형성한다. 이때 상기 비아콘택홀(82)과 전극 비아콘택홀(81)을 노볼락(nobolac, 도시되지 않음) 으로 막고나서 트랜치 포토리소그래피 공정 및 식각공정을 진행하여 상기 트랜치 패턴(83)을 형성한다.Referring to FIG. 1G, a trench pattern 83 for metal wiring is formed. At this time, the via contact hole 82 and the electrode via contact hole 81 are blocked with a novolac (not shown), and then a trench photolithography process and an etching process are performed to form the trench pattern 83.

첨부된 도 1h를 참조하면, 상기 비아콘택홀(82) 및 전극 비아콘택홀(81) 하부에 잔존하는 실리콘질화막을 제거한 후 배리어 메탈(barrier metal, 도시되지 않음) 및 구리 시드막(seed layer, 도시되지 않음)을 증착한다. Referring to FIG. 1H, a barrier metal (not shown) and a copper seed layer may be removed after removing the silicon nitride layer remaining under the via contact hole 82 and the electrode via contact hole 81. (Not shown).

이후 전기화학적 도금(electro-chemical plating, 이하 'ECP'라 한다) 공정을 진행하여 구리막을 성장시키고나서 구리 CMP 공정을 진행하여 금속 배선(90)을 형성한다.Thereafter, electro-chemical plating (hereinafter, referred to as 'ECP') process is performed to grow a copper film, and then a copper CMP process is performed to form a metal interconnection 90.

따라서 종래의 MIM 커패시터의 형성 공정에 의한 MIM 커패시터의 구조를 살펴보면, 상부 전극 및 하부 전극을 Ti/TiN막으로 형성하고 유전막으로는 PECVD(Plasma-enhanced chemical vapor deposition)방식으로 실리콘질화막을 형성하고 있으나, 종래의 MIM 커패시터의 구조로 4fF/㎛2 정도의 커패시턴스를 구현할 경우에는 유전막의 두께를 낮추는 방법을 이용하여 MIM 커패시터을 제작하게 된다.Therefore, when looking at the structure of the MIM capacitor according to the conventional MIM capacitor formation process, the upper electrode and the lower electrode is formed of a Ti / TiN film and the silicon nitride film is formed by a plasma-enhanced chemical vapor deposition (PECVD) method as a dielectric film. In the case of realizing a capacitance of about 4 fF / μm 2 with the structure of the conventional MIM capacitor, the MIM capacitor is manufactured by using a method of decreasing the thickness of the dielectric film.

이때 유전막의 두께를 낮추면 낮출수록 커패시터은 누설 전류가 증가하고 절연파괴 전압이 낮아지게 되어 MIM 커패시터의 특성은 저하가 되기 때문에 종래의 MIM 커패시터의 구조에서 약 2.2fF/㎛2(실리콘질화막의 두께 300Å에 해당) 이상의 MIM 커패시터 구현에는 한계가 있다. At this time The lower the thickness of the lower dielectric layer is keopaesiteoeun be increased leakage current and low breakdown voltage due to the nature of the MIM capacitor is to be a reduction of about 2.2fF / ㎛ 2 (thickness of 300Å the silicon nitride film on the structure of a conventional MIM capacitor Applicable) There is a limit to the MIM capacitor implementation.

또한 공정상 실리콘질화막의 웨이퍼 내의 두께 균일도(uniformity) 등에 의한 매칭(matching) 특성 및 웨이퍼 간(wafer to wafer)의 커패시턴스 변 이(capacitance variation)를 야기하는 문제점이 있다.In addition, there is a problem in that a matching characteristic due to thickness uniformity in the wafer of the silicon nitride film and a capacitance variation of the wafer to wafer are caused in the process.

따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 적층형 구조(stacked structure)의 MIM 커패시터를 형성함으로써 4fF/㎛2 정도의 커패시턴스를 구현할 수 있는 적층형의 고집적도 MIM 커패시터 구조 및 MIM 커패시터 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned problems, a high-integrated MIM capacitor structure and a method of manufacturing a MIM capacitor of a multilayer type that can realize a capacitance of about 4fF / ㎛ 2 by forming a MIM capacitor of a stacked structure (stacked structure) The purpose is to provide.

상술한 바와 같은 목적을 구현하기 위한 본 발명의 적층형의 고집적도 MIM 커패시터 제조방법은 반도체 기판 상의 하부절연막 위에 제1 금속층, 제1 유전층, 제2 금속층, 제2 유전층 및 제3 금속층을 순차로 증착시키는 제1 단계; 1차 포토리소그래피 공정 및 식각공정을 수행하여 상기 제3 금속층을 패터닝하는 제2 단계; 2차 포토리소그래피 공정 및 식각공정을 수행하여 상기 제2 유전층 및 상기 제2 금속층을 패터닝하는 제3 단계; 3차 포토리소그래피 공정 및 식각공정을 수행하여 상기 제1 유전층 및 상기 제1 금속층을 패터닝하는 제4 단계; 그리고 상부절연막을 증착하고 평탄화하고나서 상부 금속 배선을 형성하는 제5 단계;를 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a multilayer high density MIM capacitor according to the present invention sequentially deposits a first metal layer, a first dielectric layer, a second metal layer, a second dielectric layer, and a third metal layer on a lower insulating layer on a semiconductor substrate. Making a first step; A second step of patterning the third metal layer by performing a first photolithography process and an etching process; A third step of patterning the second dielectric layer and the second metal layer by performing a second photolithography process and an etching process; A fourth step of patterning the first dielectric layer and the first metal layer by performing a third photolithography process and an etching process; And forming a top metal wiring after depositing and planarizing the top insulating film.

또한, 상기 제1 단계는 상기 제1 금속층, 상기 제2 금속층 또는 상기 제3 금 속층 중에서 어느 하나를 Ti/TiN막으로 사용하는 것을 특징으로 한다.In the first step, any one of the first metal layer, the second metal layer, and the third metal layer may be used as a Ti / TiN film.

또한, 상기 Ti/TiN막은 450 ~ 550Å 두께의 Ti층 및 1400 ~ 1600Å 두께의 TiN층을 증착하는 것을 특징으로 한다.In addition, the Ti / TiN film is characterized by depositing a Ti layer of 450 ~ 550Å thickness and a TiN layer of 1400 ~ 1600Å thickness.

또한, 상기 제1 단계는 상기 제1 유전층 또는 상기 제2 유전층 중에서 어느 하나를 실리콘질화막으로 사용하는 것을 특징으로 한다.In the first step, any one of the first dielectric layer and the second dielectric layer may be used as a silicon nitride layer.

또한, 상기 실리콘질화막은 PECVD 방식에 의하여 250 ~ 350Å 두께로 증착하는 것을 특징으로 한다.In addition, the silicon nitride film is characterized in that the deposition by 250 ~ 350Å thickness by PECVD method.

본 발명의 적층형의 고집적도 MIM 커패시터 구조는 제1 금속층, 제1 유전층, 제2 금속층, 제2 유전층 및 제3 금속층이 순차로 적층된 후 패터닝되어 형성된 구조에 있어서, 상기 제1 금속층 및 상기 제3 금속층을 연결하는 제1 금속배선 그리고 상기 제2 금속층을 연결하는 제2 금속배선을 포함하여 이루어진 것을 특징으로 한다.The stacked high-density MIM capacitor structure of the present invention is a structure in which a first metal layer, a first dielectric layer, a second metal layer, a second dielectric layer, and a third metal layer are sequentially stacked and patterned, wherein the first metal layer and the first metal layer are patterned. And a second metal wire connecting the third metal layer and a second metal wire connecting the second metal layer.

또한, 상기 제1 금속층, 상기 제2 금속층 및 상기 제3 금속층은 각각 450 ~ 550Å 두께의 Ti층 및 1400 ~ 1600Å 두께의 TiN층을 증착한 Ti/TiN막으로 이루어진 것을 특징으로 한다.In addition, the first metal layer, the second metal layer and the third metal layer is characterized in that the Ti / TiN film deposited with a Ti layer of 450 ~ 550 thickness and a TiN layer of 1400 ~ 1600Å thickness, respectively.

또한, 상기 제1 유전층 및 상기 제2 유전층은 각각 PECVD 방식에 의하여 250 ~ 350Å 두께를 증착한 실리콘질화막으로 이루어진 것을 특징으로 한다.In addition, the first dielectric layer and the second dielectric layer is characterized in that each made of a silicon nitride film deposited with a thickness of 250 ~ 350Å by PECVD method.

본 발명에 따른 적층형의 고집적도 MIM 커패시터 구조 및 MIM 커패시터 제조 방법에 의하면 적층형 구조의 MIM 커패시터를 형성함으로써 4fF/㎛2 정도의 커패시턴스를 구현할 수 있는 효과가 있다. According to the multilayer high density MIM capacitor structure and the MIM capacitor manufacturing method according to the present invention, the capacitance of about 4fF / μm 2 can be realized by forming the MIM capacitor of the stacked structure.

따라서 반도체 칩(chip) 내의 커패시터 면적의 감소로 동일한 성능(performance)을 유지하면서 칩의 면적을 감소시킬 수 있으며, 향후 이러한 구조의 커패시터를 사용하는 제품 설계자의 입장에서는 설계 마진(margin)을 넓힐 수 있게 된다.Therefore, by reducing the capacitor area in the semiconductor chip, it is possible to reduce the chip area while maintaining the same performance, and in the future, for the product designer using the capacitor of this structure, the design margin can be increased. Will be.

또한 반도체 제조 공정측면에서 제조 단가 절감 및 상대적으로 많은 반도체 칩을 웨이퍼 내에서 구현 할 수 있어 수율(yield)을 증가시킬 수 있고, 제품의 가격 경쟁력을 향상시킬 수 있다.In addition, in terms of semiconductor manufacturing process, manufacturing cost can be reduced and relatively many semiconductor chips can be implemented in a wafer, thereby increasing yield and improving the price competitiveness of a product.

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 적층형의 고집적도 MIM 커패시터 제조방법을 설명하기 위한 단면도이다.2A to 2E are cross-sectional views illustrating a method of manufacturing a stacked high-density MIM capacitor according to an embodiment of the present invention.

본 발명의 일실시예에 따른 적층형의 고집적도 MIM 커패시터 제조방법은 제1 단계 내지 제5 단계를 포함하여 이루어져 있다.According to an embodiment of the present invention, a method of manufacturing a stacked high-density MIM capacitor includes first to fifth steps.

첨부된 도 2a를 참조하면, 상기 제1 단계는 반도체 기판 상의 하부절연막(100) 위에 제1 금속층(210), 제1 유전층(310), 제2 금속층(220), 제2 유전층(320) 및 제3 금속층(230)을 순차로 증착시키는 단계이다. Referring to FIG. 2A, the first step may include a first metal layer 210, a first dielectric layer 310, a second metal layer 220, a second dielectric layer 320 and a lower insulating layer 100 on a semiconductor substrate. The third metal layer 230 is sequentially deposited.

여기서 상기 제1 금속층(210), 상기 제2 금속층(220) 또는 상기 제3 금속 층(230)은 Ti/TiN막으로 사용하는 것이 바람직하다. 특히 상기 Ti/TiN막은 450 ~ 550Å 두께의 Ti층 및 1400 ~ 1600Å 두께의 TiN층을 순차로 증착한 복합막을 사용하는 것이 바람직하다. The first metal layer 210, the second metal layer 220, or the third metal layer 230 may be used as a Ti / TiN film. In particular, the Ti / TiN film is preferably a composite film in which a Ti layer of 450 ~ 550 Å thick and a TiN layer of 1400 ~ 1600 Å thick are sequentially deposited.

한편, 상기 제1 유전층(310) 또는 상기 제2 유전층(320)은 실리콘질화막으로 사용하는 것이 바람직하다. 특히 상기 실리콘질화막은 PECVD 방식에 의하여 250 ~ 350Å 두께로 증착하는 것이 바람직하다. Meanwhile, the first dielectric layer 310 or the second dielectric layer 320 may be used as a silicon nitride film. In particular, the silicon nitride film is preferably deposited to a thickness of 250 ~ 350Å by the PECVD method.

첨부된 도 2b 내지 도 2d를 참조하면, 상기 제2 단계는 1차 포토리소그래피 공정 및 식각공정을 수행하여 상기 제3 금속층(230)을 패터닝하는 단계이고(도 2b 참조), 상기 제3 단계는 2차 포토리소그래피 공정 및 식각공정을 수행하여 상기 제2 유전층(320) 및 상기 제2 금속층(220)을 패터닝하는 단계이고(도 2c 참조), 상기 제4 단계는 3차 포토리소그래피 공정 및 식각공정을 수행하여 상기 제1 유전층(310) 및 상기 제1 금속층(210)을 패터닝하는 단계이다(도 2d 참조). 2B to 2D, the second step is to pattern the third metal layer 230 by performing a first photolithography process and an etching process (see FIG. 2B). Patterning the second dielectric layer 320 and the second metal layer 220 by performing a second photolithography process and an etching process (see FIG. 2C), and the fourth step is a tertiary photolithography process and an etching process Patterning the first dielectric layer 310 and the first metal layer 210 (see FIG. 2D).

첨부된 도 2e를 참조하면, 상기 제5 단계는 상부절연막(400)을 증착하고 평탄화하고나서 상부 금속 배선(500)을 형성하는 단계이다. 여기서 상기 상부 금속 배선을 형성하는 공정은 통상적인 비아컨택홀 패터닝, 텅스텐 플러그 형성 및 금속 배선 공정을 진행할 수도 있으나, 이하에서는 구리 금속배선재료를 사용한 이중 상감법(dual damascene) 공정에 의한 배선 공정을 사용하는 것을 설명하기로 한다.Referring to FIG. 2E, the fifth step is to deposit and planarize the upper insulating layer 400 to form the upper metal wiring 500. Here, the process of forming the upper metal wiring may proceed with the conventional via contact hole patterning, tungsten plug formation, and metal wiring process. Hereinafter, a wiring process by a dual damascene process using a copper metal wiring material will be described. The use will be explained.

첨부된 도 2e에 도시된 바와 같이, 상부절연막(400)을 증착하고 화학적기계적 CMP 공정을 진행하여 평탄화한다. 이후 상기 제1 금속층(210), 제2 금속층(220), 제3 금속층(230)에 각각 연결되는 전극비아1(510), 전극비아2(520), 전극 비아3(530)을 포토리소그래피 공정 및 식각공정을 수행하여 패터닝한다. 이후 일반 로직영역의 금속배선 상에 비아콘택홀(도시되지 않음)을 형성한다. As shown in FIG. 2E, the upper insulating layer 400 is deposited and planarized by a chemical mechanical CMP process. Thereafter, a photolithography process is performed on the electrode via 1 510, the electrode via 2 520, and the electrode via 3 530 that are respectively connected to the first metal layer 210, the second metal layer 220, and the third metal layer 230. And patterning by performing an etching process. A via contact hole (not shown) is then formed on the metallization of the general logic region.

그리고나서 상부 금속배선(500)을 위한 트랜치 패턴을 형성한다. 이때 상기 비아콘택홀과 전극비아1(510) 내지 전극비아3(530)을 노볼락(도시되지 않음)으로 막고나서 트랜치 포토리소그래피 공정 및 식각공정을 진행하여 상기 트랜치 패턴을 형성하는 것이 바람직하다.Then, a trench pattern for the upper metallization 500 is formed. In this case, the via contact hole and the electrode via 1 510 to the electrode via 3 530 are blocked by a novolac (not shown), and then a trench photolithography process and an etching process may be performed to form the trench pattern.

이후, 상기 비아콘택홀, 전극비아2(520) 또는 전극비아3(530) 하부에 잔존하는 실리콘질화막을 제거한 후 배리어 메탈(도시되지 않음) 및 구리 시드막(도시되지 않음)을 증착한 후 ECP 공정을 진행하여 구리막을 성장시키고나서 구리 CMP 공정을 진행하여 상부 금속 배선(500)을 형성한다.Thereafter, the silicon nitride film remaining under the via contact hole, the electrode via 2 520 or the electrode via 3 530 is removed, and then a barrier metal (not shown) and a copper seed film (not shown) are deposited, followed by ECP. After the process is performed to grow a copper film, the copper CMP process is performed to form the upper metal interconnection 500.

첨부된 도 2e에 도시된 바와 같이, 본 발명의 일실시예에 따른 적층형의 고집적도 MIM 커패시터 구조는 제1 금속층(210), 제1 유전층(310), 제2 금속층(220), 제2 유전층(320), 제3 금속층(230), 제1 금속배선(610) 그리고 제2 금속배선(620)을 포함하여 이루어져 있다.As shown in FIG. 2E, the stacked, highly integrated MIM capacitor structure according to an embodiment of the present invention may include a first metal layer 210, a first dielectric layer 310, a second metal layer 220, and a second dielectric layer. And a third metal layer 230, a first metal wire 610, and a second metal wire 620.

상기 제1 금속층(210), 제1 유전층(310), 제2 금속층(220), 제2 유전층(320) 및 제3 금속층(230)은 순차로 적층된 후 각각의 포토리소그래피 공정 및 식각공정을 수행하여 패터닝되어 형성된 것이다. The first metal layer 210, the first dielectric layer 310, the second metal layer 220, the second dielectric layer 320, and the third metal layer 230 are sequentially stacked, and then each photolithography and etching process is performed. It is formed by patterning.

여기서 상기 제1 금속층(210), 상기 제2 금속층(220) 및 상기 제3 금속층(230)은 각각 450 ~ 550Å 두께의 Ti층 및 1400 ~ 1600Å 두께의 TiN층을 증착한 Ti/TiN막으로 이루어진 것이 바람직하고, 상기 제1 유전층(310) 및 상기 제2 유전층(320)은 각각 PECVD 방식에 의하여 250 ~ 350Å 두께를 증착한 실리콘질화막으로 이루어진 것이 바람직하다. Here, the first metal layer 210, the second metal layer 220, and the third metal layer 230 each include a Ti layer having a thickness of 450 to 550 μs and a Ti / TiN layer having a TiN layer having a thickness of 1400 to 1600 μs. Preferably, the first dielectric layer 310 and the second dielectric layer 320 are preferably made of a silicon nitride film deposited with a thickness of 250 ~ 350Å by PECVD method.

상기 제1 금속배선(610)은 상기 제1 금속층(210) 및 상기 제3 금속층(230)을 연결하는 배선으로서, 상부 금속배선(500)과 상기 제1 금속층(210)을 연결하는 전극비아1(510), 상부 금속배선(500)과 상기 제3 금속층(230)을 연결하는 전극비아3(530) 및 상부 금속배선(500)으로 이루어진 것이다. The first metal wire 610 is a wire connecting the first metal layer 210 and the third metal layer 230, and an electrode via 1 connecting the upper metal wire 500 and the first metal layer 210. 510, an upper electrode wiring 3 530 connecting the upper metal wiring 500 and the third metal layer 230, and an upper metal wiring 500.

또한 상기 제2 금속배선(620)은 상기 제2 금속층(220)을 연결하는 배선으로서, 상부 금속배선(500)과 상기 제2 금속층(220)을 연결하는 전극비아2(520) 및 상부 금속배선(500)으로 이루어진 것이다. In addition, the second metal wire 620 is a wire connecting the second metal layer 220, and an electrode via 2 520 and an upper metal wire connecting the upper metal wire 500 and the second metal layer 220. It is made up of 500.

따라서 본 발명의 일실시예에 따른 적층형의 고집적도 MIM 커패시터 구조에 의하면, 아날로그(Analog) 제품 군에 반드시 포함되어야 할 커패시터의 특성을 구리를 배선재료로 사용하는 공정기술에 적용하기 위해 기존의 물질과 공정을 이용하여 적층형 구조(stacked structure)를 이용하여 4fF/㎛2 정도의 커패시턴스를 구현하는 것이다.Therefore, according to the stacked high-density MIM capacitor structure according to an embodiment of the present invention, an existing material for applying the characteristics of the capacitor, which must be included in the analog product group, to a process technology using copper as a wiring material By using a process and a stacked structure (stacked structure) to implement a capacitance of about 4fF / ㎛ 2 .

이러한 적층형 구조를 통해서 고집적도(high density) MIM의 기술을 확보하여 제품의 어플리케이션(application)의 증대를 가져올 수 있을 뿐만 아니라, 기존의 공정을 획기적으로 개선하여 제조 단가 및 제품 수율 개선에 크게 영향을 주어 제품의 가격 경쟁력을 높일 것으로 기대된다.Through this stacked structure, the technology of high density MIM can be secured to not only increase the application of the product but also significantly improve the existing process and greatly affect the manufacturing cost and product yield. It is expected to increase the price competitiveness of the given product.

본 발명은 전술한 실시 예에 한정되지 아니하고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서 자명한 것이다.It is apparent to those skilled in the art that the present invention is not limited to the above-described embodiments and can be practiced in various ways without departing from the spirit and scope of the present invention. It is.

도 1a 내지 도 1h는 종래의 MIM 커패시터의 형성 공정을 설명하기 위한 단면도,1A to 1H are cross-sectional views illustrating a process of forming a conventional MIM capacitor;

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 적층형의 고집적도 MIM 커패시터 제조방법을 설명하기 위한 단면도.2A to 2E are cross-sectional views illustrating a method of manufacturing a stacked high density MIM capacitor according to an embodiment of the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

1 : 반도체 기판 10 : 하부 금속배선1 semiconductor substrate 10 lower metal wiring

20 : 확산방지막 30 : 하부 도전층, 하부 전극20: diffusion barrier film 30: lower conductive layer, lower electrode

40 : 유전막 50 : 상부 도전층, 상부 전극40 dielectric film 50 upper conductive layer, upper electrode

60 : 식각 정지막 70 : 절연층60: etching stop film 70: insulating layer

81 : 전극 비아콘택홀 82 : 비아콘택홀81: electrode via contact hole 82: via contact hole

83 : 트랜치 패턴 90 : 금속배선83: trench pattern 90: metal wiring

100 : 하부절연막 210 : 제1 금속층100: lower insulating film 210: first metal layer

220 : 제2 금속층 230 : 제3 금속층220: second metal layer 230: third metal layer

310 : 제1 유전층 320 : 제2 유전층310: first dielectric layer 320: second dielectric layer

400 : 상부절연막 500 : 상부 금속 배선400: upper insulating film 500: upper metal wiring

510 : 전극비아1 520 : 전극비아2510: electrode via 1 520: electrode via 2

530 : 전극비아3530: electrode via 3

610 : 제1 금속배선 620 : 제2 금속배선610: first metal wiring 620: second metal wiring

Claims (8)

반도체 기판 상의 하부절연막 위에 제1 금속층, 제1 유전층, 제2 금속층, 제2 유전층 및 제3 금속층을 순차로 증착시키는 제1 단계; 1차 포토리소그래피 공정 및 식각공정을 수행하여 상기 제3 금속층을 패터닝하는 제2 단계; 2차 포토리소그래피 공정 및 식각공정을 수행하여 상기 제2 유전층 및 상기 제2 금속층을 패터닝하는 제3 단계; 3차 포토리소그래피 공정 및 식각공정을 수행하여 상기 제1 유전층 및 상기 제1 금속층을 패터닝하는 제4 단계; 그리고 상부절연막을 증착하고 평탄화하고나서 상부 금속 배선을 형성하는 제5 단계;를 포함하여 이루어진 것을 특징으로 하는 적층형의 고집적도 MIM 커패시터 제조방법.A first step of sequentially depositing a first metal layer, a first dielectric layer, a second metal layer, a second dielectric layer, and a third metal layer on the lower insulating film on the semiconductor substrate; A second step of patterning the third metal layer by performing a first photolithography process and an etching process; A third step of patterning the second dielectric layer and the second metal layer by performing a second photolithography process and an etching process; A fourth step of patterning the first dielectric layer and the first metal layer by performing a third photolithography process and an etching process; And depositing and planarizing the upper insulating layer to form an upper metal wiring. 5. 제1항에 있어서, 상기 제1 단계는 상기 제1 금속층, 상기 제2 금속층 또는 상기 제3 금속층 중에서 어느 하나를 Ti/TiN막으로 사용하는 것을 특징으로 하는 적층형의 고집적도 MIM 커패시터 제조방법.The method of claim 1, wherein the first step uses any one of the first metal layer, the second metal layer, and the third metal layer as a Ti / TiN film. 제2항에 있어서, 상기 Ti/TiN막은 450 ~ 550Å 두께의 Ti층 및 1400 ~ 1600Å 두께의 TiN층을 증착하는 것을 특징으로 하는 적층형의 고집적도 MIM 커패시터 제조방법.The method of claim 2, wherein the Ti / TiN film is formed by depositing a Ti layer having a thickness of 450 to 550 GPa and a TiN layer having a thickness of 1400 to 1600 GPa. 제1항에 있어서, 상기 제1 단계는 상기 제1 유전층 또는 상기 제2 유전층 중에서 어느 하나를 실리콘질화막으로 사용하는 것을 특징으로 하는 적층형의 고집적도 MIM 커패시터 제조방법.The method of claim 1, wherein the first step comprises using one of the first dielectric layer and the second dielectric layer as a silicon nitride film. 제4항에 있어서, 상기 실리콘질화막은 PECVD 방식에 의하여 250 ~ 350Å 두께로 증착하는 것을 특징으로 하는 적층형의 고집적도 MIM 커패시터 제조방법.The method of claim 4, wherein the silicon nitride film is deposited to have a thickness of 250 to 350 Å by PECVD. 제1 금속층, 제1 유전층, 제2 금속층, 제2 유전층 및 제3 금속층이 순차로 적층된 후 패터닝되어 형성된 구조에 있어서, 상기 제1 금속층 및 상기 제3 금속층을 연결하는 제1 금속배선 그리고 상기 제2 금속층을 연결하는 제2 금속배선을 포함하여 이루어진 것을 특징으로 하는 적층형의 고집적도 MIM 커패시터 구조.In a structure in which a first metal layer, a first dielectric layer, a second metal layer, a second dielectric layer and a third metal layer are sequentially stacked and patterned, a first metal wiring connecting the first metal layer and the third metal layer and the Stacked high density MIM capacitor structure comprising a second metal wiring connecting the second metal layer. 제6항에 있어서, 상기 제1 금속층, 상기 제2 금속층 및 상기 제3 금속층은 각각 450 ~ 550Å 두께의 Ti층 및 1400 ~ 1600Å 두께의 TiN층을 증착한 Ti/TiN막으로 이루어진 것을 특징으로 하는 적층형의 고집적도 MIM 커패시터 구조.The method of claim 6, wherein the first metal layer, the second metal layer and the third metal layer is characterized in that the Ti / TiN film deposited with a Ti layer of 450 ~ 550Å thickness and a TiN layer of 1400 ~ 1600Å thickness, respectively Stacked, highly integrated MIM capacitor structure. 제6항에 있어서, 상기 제1 유전층 및 상기 제2 유전층은 각각 PECVD 방식에 의하여 250 ~ 350Å 두께를 증착한 실리콘질화막으로 이루어진 것을 특징으로 하는 적층형의 고집적도 MIM 커패시터 구조.7. The stacked high density MIM capacitor structure according to claim 6, wherein each of the first dielectric layer and the second dielectric layer is formed of a silicon nitride film deposited with a thickness of 250 to 350 microseconds by PECVD.
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