KR20100037903A - 반도체 장치 제조 방법 - Google Patents

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이영호
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Abstract

본 발명은 에피택셜 실리콘저마늄층 형성시 패싯(Facet)의 발생을 방지할 수 있는 반도체 장치 제조 방법을 제공하기 위한 것으로, 본 발명은 기판 상에 복수개의 게이트패턴을 형성하는 단계; 상기 기판 상의 소스/드레인 영역에 에피택셜 실리콘층을 형성하는 단계; 상기 에피택셜 실리콘층에 저마늄을 이온주입하는 단계를 포함를 포함하여, 에피택셜 실리콘층을 형성한 후 이온주입에 의해 에피택셜 실리콘저마늄층을 형성함으로써, 패싯의 발생을 방지할 수 있는 효과, 셀영역과 주변영역에 모두 에피택셜 실리콘층을 동시에 형성한 후, 주변영역만 선택적으로 이온주입을 진행하여 에피택셜 실리콘저마늄층을 형성함으로써 각각 나누어 에피택셜층을 형성하는 것보다 공정마진을 확보할 수 있는 효과 및 패싯의 발생을 방지함으로써 패싯에 의한 도펀트 프로파일의 불균형을 개선하여 소자특성을 개선할 수 있는 효과가 있다.
실리콘, 이온주입, SiGe

Description

반도체 장치 제조 방법{METHOD FOR FABRICAING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 ESD를 갖는 반도체 장치 제조 방법에 관한 것이다.
반도체 장치의 디자인 룰(Design rule)이 감소하면서 단채널효과(SCE, short channel effect)가 나타나고, 결국 소자의 문턱전압(Threshold voltage)이 급격히 감소하는 등 전체적으로 소자특성이 열화되는 문제점이 있다.
이를 해결하기 위해 엘리베이티드 소스/드레인(Elevated Source/Drain, 이하 ESD 라고 한다.) 공정이 적용되고 있다. ESD는 에피택셜-실리콘을 셀 및 주변(회로)영역의 기판 위에 일정 두께로 성장시키고, 주로 이온주입(Ion Implantation) 공정을 이용하여 셀영역의 접합영역(Junction)과 주변영역의 소스/드레인영역을 에피택셜-실리콘에 형성시킴으로써 단채널효과의 영향을 크게 감소시킬 뿐만 아니라, 얕은 접합(Shallow Junction) 효과도 갖게 하려는 것이다.
한편, 소자가 계속 고집적화됨에 따라 NMOS는 물론 PMOS의 채널(Channel)에 서 캐리어(Carrier)의 이동도(Mobility) 향상 및 소자의 동작전류(On-current)를 증가시킬 필요성이 있다.
현재, NMOS는 채널(Channel)에 인장응력(Tensile Stress)을 가하는 스페이서질화막(Spacer Nitride)을, PMOS는 채널에 압축응력(Compressive Stress)을 가하는 에피택셜 실리콘저마늄층을 주로 적용하여 소자의 동작전류(Operation Current)를 개선시키고 있다.
도 1은 종래 기술에 따른 반도체 장치를 설명하기 위한 TEM사진이다.
도 1에 도시된 바와 같이, 게이트 패턴 사이의 소스/드레인 영역에 에피택셜 실리콘저마늄층(Silicon Germanium_Selective Epitaxial Growth)을 형성한 것을 알 수 있다. PMOS의 경우, 소스/드레인 영역에 에피택셜 실리콘저마늄층을 형성하여 ESD를 형성하면 채널에 압축응력이 가해지고, 소자의 동작전류를 개선시킬 수 있다.
그러나, 에피택셜 실리콘저마늄층의 경우 게이트 패턴과 인접하는 부분 등에 패싯(Facet)이 심하게 발생하는 문제점이 있다. 패싯은 채널에 가해지는 응력에 영향을 미칠 뿐 아니라, 응력의 분포에 영향을 미치는 문제점이 있다. 또한, 에피택셜 실리콘저마늄층에 대한 후속 이온주입 공정에서 도펀트 프로파일(Dopant Profile)의 심한 불균형을 초래하여, 정상적인 소자특성을 확보하기 어려운 문제점이 있다.
따라서, 소자의 PMOS에 에피택셜 실리콘층을 사용할 경우, 반드시 이와 같은 패싯을 개선시켜야 할 필요성이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 에피택셜 실리콘저마늄층 형성시 패싯(Facet)의 발생을 방지할 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치 제조 방법은 기판 상에 복수개의 게이트패턴을 형성하는 단계; 상기 기판 상의 소스/드레인 영역에 에피택셜 실리콘층을 형성하는 단계; 상기 에피택셜 실리콘층에 저마늄을 이온주입하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 저마늄을 이온주입하는 단계는, 틸트 이온주입으로 진행하되, 상기 게이트패턴의 측벽을 기준으로 1°∼30°가 되도록 진행하고, 1.0×1014atoms/㎠∼5.0×1018atoms/㎠의 도즈 및 20keV∼80keV의 에너지로 진행하는 것을 특징으로 한다.
또한, 상기 에피택셜 실리콘층은 600℃∼900℃의 온도에서 300Å∼2000Å의 두께로 형성하는 것을 특징으로 한다.
또한, 상기 에피택셜 실리콘층은 언도프드(Undoped) 또는 인시튜(In-Situ) 방식으로 불순물이 도핑된 도프드(Doped)로 형성하는 것을 특징으로 한다.
또한, 상기 에피택셜 실리콘층을 언도프드로 형성하는 경우, 상기 저마늄을 이온주입하는 단계 전에, 상기 에피택셜 실리콘층에 불순물을 이온주입하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 불순물은 보론 또는 보론계열의 화합물을 포함하는 것을 특징으로 한다.
또한, 상기 기판은 주변영역의 PMOS인 것을 특징으로 한다.
상술한 본 발명에 의한 반도체 장치 제조 방법은 에피택셜 실리콘층을 형성한 후 이온주입에 의해 에피택셜 실리콘저마늄층을 형성함으로써, 패싯의 발생을 방지할 수 있는 효과가 있다.
또한, 셀영역과 주변영역에 모두 에피택셜 실리콘층을 동시에 형성한 후, 주변영역만 선택적으로 이온주입을 진행하여 에피택셜 실리콘저마늄층을 형성함으로써 각각 나누어 에피택셜층을 형성하는 것보다 공정마진을 확보할 수 있는 효과가 있다.
또한, 패싯의 발생을 방지함으로써 패싯에 의한 도펀트 프로파일의 불균형을 개선하여 소자특성을 개선할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
((실시예 1))
도 2a 내지 도 2c는 본 발명의 제1실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(11) 상에 게이트 패턴(12)을 형성한다. 기판(11)은 DRAM공정이 진행되는 반도체 기판일 수 있고 특히, PMOS영역의 기판일 수 있다.
게이트 패턴(12)을 형성하기 전에 게이트절연막(도시생략)을 형성할 수 있다. 게이트절연막은 게이트 패턴(12)과 기판(11) 간의 절연을 위한 것으로, 산화막으로 형성할 수 있다. 산화막은 열산화막 또는 플라즈마산화막으로 형성할 수 있다.
게이트 패턴(12)은 제1전극(12A), 제2전극(12B) 및 게이트하드마스크(12C)의 적층구조일 수 있다. 또한, 제1전극(12A)은 폴리실리콘을 포함할 수 있고, 제2전극(12B)은 텅스텐 또는 텅스텐실리사이드을 포함할 수 있으며, 게이트하드마스크(12C)는 질화막을 포함할 수 있다.
이어서, 게이트 패턴(12)의 측벽에 게이트 스페이서(13)를 형성한다. 게이트 스페이서(13)는 후속 공정에서 게이트 패턴(12)의 측벽을 보호하기 위한 것으로, 게이트 패턴(12)을 포함하는 전체 구조 상에 절연막을 형성하고, 전면식각을 실시하여 게이트 패턴(12)의 측벽에 잔류시킴으로 형성할 수 있다. 게이트 스페이 서(13)는 질화막 또는 산화막과 질화막의 적층구조 또는 산화막, 질화막 및 산화막의 적층구조 중에서 선택된 어느 하나로 형성할 수 있다.
이어서, 게이트 패턴(12)의 양쪽 기판(11)에 전처리 공정을 실시한다. 전처리 공정은 게이트 패턴(12) 식각 후 부산물 및 기판(11) 상에 형성된 자연산화막을 제거하기 위한 것으로, 습식세정, 건식세정 또는 습식 및 건식세정을 혼합하여 진행할 수 있다.
전처리 공정을 습식세정으로 진행하는 경우, HF 계열 용액을 사용하여 실시할 수 있다. 전처리 공정을 건식세정으로 진행하는 경우, 수소, 수소 및 질소의 혼합가스, CF계 가스, NF계 가스 및 NH계 가스로 이루어진 그룹 중에서 선택된 어느 하나의 분위기에서 실시할 수 있다. 또한, 플라즈마 공정, 열공정 및 급속열처리 공정으로 이루어진 그룹 중에서 선택된 어느 하나의 공정으로 실시할 수 있다.
전처리 공정은 30℃∼900℃의 온도에서 진행할 수 있다.
도 2b에 도시된 바와 같이, 게이트 패턴(12) 사이의 기판(11) 상에 에피택셜 실리콘층(14)을 형성한다. 에피택셜 실리콘층(14)은 선택적 에피택셜 성장법(Selective Epitaxial Growth)을 이용하여 형성할 수 있다.
에피택셜 실리콘층(14)은 LPCVD(Low Pressure Chemical Vapor Deposition), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)으로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 형성할 수 있다.
에피택셜 실리콘층(14)은 패싯(Facet)이 최소화되는 조건으로 형성하되, 600℃∼900℃의 온도에서 300Å∼2000Å의 두께로 형성할 수 있다. 또한, 에피택셜 실리콘층(14)은 언도프드(Undoped) 또는 불순물이 인시튜(In-Situ) 방식으로 도핑된 도프드(Doped)로 형성할 수 있다.
기판(11)이 PMOS인 경우, 불순물은 P형 불순물을 포함할 수 있다. P형 불순물은 예컨대 보론(Boron) 또는 보론계열의 화합물을 포함할 수 있다.
에피택셜 실리콘층(14)을 도프드로 형성하는 경우, 도펀트의 농도는 1.0×1017atoms/㎤∼1.0×1021atoms/㎤로 조절하는 것이 바람직하다.
또한, 에피택셜 실리콘층(14)을 언도프드로 형성하는 경우는, 후속 이온주입 공정을 진행할 수 있는데 이때 이온주입 도즈(Dose)는 1.0×1013atoms/㎠∼1.0×1016atoms/㎠로 조절하는 것이 바람직하다. 이때, 이온주입 공정에 사용되는 도펀트(Dopant)는 보론 또는 보론계열의 화합물을 포함할 수 있다.
에피택셜 실리콘층(14)의 경우, 게이트 패턴(12)에 인접한 곳까지 균일한 성장이 가능하므로 패싯이 발생하지 않는다. 이에 대하여는 후속 도 4에서 자세히 설명하기로 한다.
도 2c에 도시된 바와 같이, 에피택셜 실리콘층(14, 도 2b 참조)에 저마늄(Ge)을 이온주입하여 에피택셜 실리콘층(14)을 에피택셜 실리콘저마늄층(14A)로 바꾼다.
저마늄(Ge)의 이온주입은 게이트 패턴(12)과 인접한 곳 즉, 채널영역에 인접 한 곳에만 선택적으로 진행할 수 있으며, 이를 위해 틸트 이온주입을 진행할 수 있다. 채널(Channel) 영역에 인접한 에피택셜 실리콘층(14)에 틸트 방식으로 저마늄을 이온주입 함으로써, 이온주입된 부분만 국부적으로 에피택셜 실리콘저마늄층(14A)을 형성할 수 있다. 이때, 틸트는 게이트 패턴(12)의 측벽을 기준으로 1°∼30°가 되도록 조절하는 것이 바람직하다.
에피택셜 실리콘저마늄층(14A)을 통해 채널에 압축응력을 가하는 경우, 막 내에 저마늄의 함량이 적어도 20％이상 되어야 하며, 이를 위해 저마늄은 1.0×1014atoms/㎠∼5.0×1018atoms/㎠의 도즈로 조절하여 이온주입하는 것이 바람직하다. 또한, 이온주입시 에너지는 20keV∼80keV의 범위로 조절하는 것이 바람직하다.
위와 같이, 기판(11) 상에 에피택셜 실리콘저마늄층(14A)을 바로 형성하지 않고 에피택셜 실리콘층(14)을 형성한 후, 이온주입을 통해 국부적으로 에피택셜 실리콘저마늄층(14A)을 형성함으로써, 패싯의 발생을 방지할 수 있다. 따라서, 패싯에 의해 채널에 가해지는 응력 변화, 응력의 분포 및 이온주입 공정에서 도펀트 프로파일의 불균형 등을 개선하여 소자특성을 개선할 수 있다.
또한, 채널 영역과 인접한 부분은 에피택셜 실리콘저마늄층(14A)이 형성되어 있으므로, 채널 영역에 충분한 압축응력을 가할 수 있기 때문에 캐리어(Carrier)의 이동도(Mobility) 향상 및 소자의 동작전류(On-current)의 증가가 가능하다.
((실시예 2))
도 3a 내지 도 3f는 본 발명의 제2실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 셀영역과 주변(회로)영역을 갖는 기판(21) 상에 게이트 패턴(22)을 형성한다. 기판(21)은 DRAM공정이 진행되는 반도체 기판일 수 있으며, 주변영역은 NMOS와 PMOS를 갖고 특히, 본 발명의 제2실시예에서는 주변영역의 PMOS를 가정하여 설명하기로 한다.
게이트 패턴(22)을 형성하기 전에 기판(21)에 소자분리막을 형성하여 활성영역을 정의하고, 기판(21) 상에 게이트절연막(도시생략)을 형성할 수 있다. 게이트절연막은 게이트 패턴(22)과 기판(21) 간의 절연을 위한 것으로, 산화막으로 형성할 수 있다. 산화막은 열산화막 또는 플라즈마산화막으로 형성할 수 있다.
게이트 패턴(22)은 제1전극(22A), 제2전극(22B) 및 게이트하드마스크(22C)의 적층구조일 수 있다. 또한, 제1전극(22A)은 폴리실리콘을 포함할 수 있고, 제2전극(22B)은 텅스텐 또는 텅스텐실리사이드을 포함할 수 있으며, 게이트하드마스크(22C)는 질화막을 포함할 수 있다. 특히, 셀영역과 주변영역은 게이트 패턴(22)의 밀집도 및 선폭이 서로 다르게 형성된다.
이어서, 게이트 패턴(22)의 측벽에 게이트 스페이서(23)를 형성한다. 게이트 스페이서(23)는 후속 공정에서 게이트 패턴(22)의 측벽을 보호하기 위한 것으로, 게이트 패턴(22)을 포함하는 전체 구조 상에 절연막을 형성하고, 전면식각을 실시하여 게이트 패턴(22)의 측벽에 잔류시킴으로 형성할 수 있다. 게이트 스페이서(23)는 질화막 또는 산화막과 질화막의 적층구조 또는 산화막, 질화막 및 산화막의 적층구조 중에서 선택된 어느 하나로 형성할 수 있다.
이어서, 게이트 패턴(22)의 양쪽 기판(21)에 전처리 공정을 실시한다. 전처 리 공정은 게이트 패턴(22) 식각 후 부산물 및 기판(21) 상에 형성된 자연산화막을 제거하기 위한 것으로, 습식세정, 건식세정 또는 습식 및 건식세정을 혼합하여 진행할 수 있다.
전처리 공정을 습식세정으로 진행하는 경우, HF 계열 용액을 사용하여 실시할 수 있다. 전처리 공정을 건식세정으로 진행하는 경우, 수소, 수소 및 질소의 혼합가스, CF계 가스, NF계 가스 및 NH계 가스로 이루어진 그룹 중에서 선택된 어느 하나의 분위기에서 실시할 수 있다. 또한, 플라즈마 공정, 열공정 및 급속열처리 공정으로 이루어진 그룹 중에서 선택된 어느 하나의 공정으로 실시할 수 있다.
전처리 공정은 30℃∼900℃의 온도에서 진행할 수 있다.
도 3b에 도시된 바와 같이, 게이트 패턴(22) 사이의 기판(21) 상에 에피택셜 실리콘층(24)을 형성한다. 에피택셜 실리콘층(24)은 선택적 에피택셜 성장법(Selective Epitaxial Growth)을 이용하여 형성할 수 있다.
에피택셜 실리콘층(24)은 LPCVD(Low Pressure Chemical Vapor Deposition), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)으로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 형성할 수 있다.
에피택셜 실리콘층(24)은 패싯(Facet)이 최소화되는 조건으로 형성하되, 600℃∼900℃의 온도에서 300Å∼2000Å의 두께로 형성할 수 있다. 또한, 에피택셜 실리콘층(24)은 언도프드(Undoped) 또는 불순물이 인시튜(In-Situ) 방식으로 도핑된 도프드(Doped)로 형성할 수 있다.
에피택셜 실리콘층(24)을 도프드로 형성하는 경우, 도펀트의 농도는 1.0×1017atoms/㎤∼1.0×1021atoms/㎤로 조절하는 것이 바람직하다.
또한, 에피택셜 실리콘층(24)을 언도프드로 형성하는 경우는, 후속 이온주입 공정을 진행할 수 있는데 이때 이온주입 도즈(Dose)는 1.0×1013atoms/㎠∼1.0×1016atoms/㎠로 조절하는 것이 바람직하다.
도프드 또는 언도프드시 에피택셜 실리콘층(24)에 이온주입되는 불순물은 N형 불순물을 포함할 수 있다. N형 불순물은 인(P) 또는 비소(As)를 포함할 수 있다. 주변영역의 기판(21)이 PMOS인 경우에는 에피택셜 실리콘층(24)을 형성한 후, 주변영역의 에피택셜 실리콘층(24)에 선택적으로 P형 불순물을 카운터 도핑(Counter Doping)할 수 있다. 이때, P형 불순물은 보론 또는 보론계열의 화합물을 포함할 수 있다. 카운터 도핑은 주변영역의 기판(21)을 오픈시키는 감광막 패턴(미도시)을 형성한 후, 주변영역에만 선택적으로 진행할 수 있다.
에피택셜 실리콘층(24)의 경우, 게이트 패턴(22)에 인접한 곳까지 균일한 성장이 가능하므로 패싯이 발생하지 않는다. 이에 대하여는 후속 도 4에서 자세히 설명하기로 한다.
도 3c에 도시된 바와 같이, 셀영역의 에피택셜 실리콘층(24) 및 게이트 패턴(22) 상에 주변영역을 오픈시키는 감광막 패턴(25)을 형성한다. 감광막 패턴(25)은 전체 구조 상에 후속 이온주입시 셀영역을 충분히 보호하도록 게이트 패턴(22) 의 높이보다 높은 두께로 감광막을 형성하고, 노광 및 현상으로 주변영역이 오픈되도록 패터닝하여 형성할 수 있다.
이어서, 주변영역의 에피택셜 실리콘층(24)에 저마늄(Ge)을 이온주입하여 에피택셜 실리콘층(24)을 에피택셜 실리콘저마늄층(24A)으로 바꾼다. 이는, 주변영역의 PMOS의 경우 채널에 압축응력을 가해야 캐리어의 이동도 및 동작전류 증가가 가능하기 때문이다. 또한, NMOS인 셀영역의 경우 인장응력을 가해야 하므로, 에피택셜 실리콘층(24)이 그대로 유지되도록 이온주입 장벽층으로 감광막 패턴(25)을 형성하는 것이다.
저마늄(Ge)의 이온주입은 게이트 패턴(22)과 인접한 곳 즉, 채널영역에 인접한 곳에만 선택적으로 진행할 수 있으며, 이를 위해 틸트 이온주입을 진행할 수 있다. 채널(Channel) 영역에 인접한 에피택셜 실리콘층(24)에 틸트 방식으로 저마늄을 이온주입 함으로써, 이온주입된 부분만 국부적으로 에피택셜 실리콘저마늄층(24A)을 형성할 수 있다. 이때, 틸트는 게이트 패턴(22)의 측벽을 기준으로 1°∼30°가 되도록 조절하는 것이 바람직하다.
에피택셜 실리콘저마늄층(24A)을 통해 채널에 압축응력을 가하는 경우, 막 내에 저마늄의 함량이 적어도 20％이상 되어야 하며, 이를 위해 저마늄은 1.0×1014atoms/㎠∼5.0×1018atoms/㎠의 도즈로 조절하여 이온주입하는 것이 바람직하다. 또한, 이온주입시 에너지는 20keV∼80keV의 범위로 조절하는 것이 바람직하다.
위와 같이, 주변영역의 기판(21) 상에 에피택셜 실리콘저마늄층(24A)을 바로 형성하지 않고 에피택셜 실리콘층(24)을 형성한 후, 이온주입을 통해 국부적으로 에피택셜 실리콘저마늄층(24A)을 형성함으로써, 패싯의 발생을 방지할 수 있다. 따라서, 패싯에 의해 채널에 가해지는 응력 변화, 응력의 분포 및 이온주입 공정에서 도펀트 프로파일의 불균형 등을 개선하여 소자특성을 개선할 수 있다.
또한, 채널 영역과 인접한 부분은 에피택셜 실리콘저마늄층(24A)이 형성되어 있으므로, 채널 영역에 충분한 압축응력을 가할 수 있기 때문에 캐리어(Carrier)의 이동도(Mobility) 향상 및 소자의 동작전류(On-current)의 증가가 가능하다.
또한, 셀영역과 주변영역을 나누어 각각 형성하지 않고 한번에 에피택셜 실리콘층(24)을 형성하기 때문에, 각각의 에피택셜층의 형성 및 이온주입 공정이 진행되어야 하는 공정 단계를 감소시켜 공정마진을 확보할 수 있다.
특히, 주변영역의 기판(21)이 PMOS인 경우, 도 3b에서 카운터 도핑을 진행하지 않고, 도 3c에서 게르마늄의 이온주입을 진행하기 전에 N형 불순물이 도핑된 에피택셜 실리콘층(24)에 P형 불순물을 카운터 도핑(Counter Doping)할 수 있다. 이 경우, 한번의 마스크 공정으로 두번의 이온주입 공정을 진행할 수 있으므로, 공정마진을 더욱 확보할 수 있다.
도 3d에 도시된 바와 같이, 감광막 패턴(25)을 제거한다. 감광막 패턴(25)은 건식식각으로 제거할 수 있으며, 건식식각은 산소 스트립 공정으로 진행할 수 있다.
이어서, 에피택셜 실리콘층(24) 및 에피택셜 실리콘저마늄층(24A) 상에 게이트 패턴(22) 사이를 매립하는 층간절연막(26)을 형성한다. 층간절연막(26)은 게이트 패턴(22) 간의 절연 및 상부층과의 절연을 위한 것으로, 게이트 패턴(22) 사이 를 충분히 매립하도록 게이트 패턴(22)의 높이보다 높은 두께로 산화막을 형성한 후, 게이트 패턴(22)의 상부가 드러나는 타겟으로 평탄화하여 형성할 수 있다. 평탄화는 에치백(Etch Back) 또는 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 진행할 수 있다.
이어서, 층간절연막(26) 상에 마스크 패턴(27)을 형성한다. 마스크 패턴(27)은 층간절연막(26) 상에 감광막을 코팅하고 노광 및 현상으로 랜딩 플러그 콘택 영역을 오픈시키도록 패터닝하여 형성할 수 있다. 또한, 감광막만으로는 부족할 수 있는 식각마진을 확보하기 위해 감광막을 형성하기 전에 하드마스크를 추가로 형성할 수 있다.
도 3e에 도시된 바와 같이, 마스크 패턴(27)을 식각장벽으로 자기정렬콘택식각(SAC; Self Aligned Contact Etch)을 진행한다. 따라서, 셀영역의 층간절연막(26)이 식각되어 에피택셜 실리콘층(24)을 오픈시키는 랜딩 플러그 콘택홀(28, Landing Plug Contact Hole)가 형성된다. 자기정렬콘택식각이란, 소자의 고집적화에 따라 패터닝이 어려워지는 문제를 해결하기 위해 산화막과 질화막 간의 선택비를 이용하여 산화막질인 층간절연막(26)만 선택적으로 식각하는 것이다.
이어서, 에피택셜 실리콘층(24)에 전처리 공정을 실시할 수 있다.
도 3f에 도시된 바와 같이, 마스크 패턴(27)을 제거한다. 마스크 패턴(27)이 감광막 패턴인 경우 건식식각으로 제거할 수 있으며, 건식식각은 산소 스트립공정으로 진행할 수 있다.
이어서, 에피택셜 실리콘층(24) 상에 도전물질을 매립하여 랜딩 플러그 콘 택(29, Landing Plug Contact)을 형성한다.
구체적으로, 랜딩 플러그 콘택(29)을 형성하기 위해 먼저 에피택셜 실리콘층(24) 상에 게이트 패턴(22)을 매립하는 도전물질 예컨대 폴리실리콘(Poly Silicon) 또는 금속물질을 형성한 후, 게이트 패턴(22)의 상부가 노출되는 타겟으로 평탄화하여 랜딩 플러그 콘택(29)을 형성할 수 있다. 평탄화는 에치백 또는 화학적기계적연마공정으로 진행할 수 있다.
특히, 랜딩 플러그 콘택(29)으로 에피택셜 실리콘층(24)과 금속물질의 적층구조를 형성하는 경우, 랜딩 플러그 콘택홀(28)을 포함하는 기판(21) 전면에 단차를 따라 제1금속물질을 형성하고, 열처리를 실시하여 에피택셜 실리콘층(24)과 제1금속물질을 반응시켜 금속실리사이드를 형성한 후, 금속실리사이드 상에 배리어메탈(Barrier Metal)을 형성하고, 배리어메탈 상에 게이트패턴 사이를 채우도록 제2금속물질을 형성할 수 있다. 이때, 제1금속물질은 티타늄(Ti), 코발트(Co) 및 니켈(Ni)로 이루어진 그룹 중에서 선택된 어느 하나일 수 있고, 배리어메탈은 티타늄질화막(TiN) 또는 텅스텐질화막(ＷN)일 수 있으며, 제2금속물질은 텅스텐(Ｗ)일 수 있다.
위와 같이, 랜딩 플러그 콘택(29)을 에피택셜 실리콘층(24)과 폴리실리콘 또는 금속물질의 적층구조로 형성하면 콘택저항을 감소시킬 수 있다.
도 4는 본 발명의 실시예에 따른 에피택셜 실리콘층 설명하기 위한 TEM사진이다.
도 4에 도시된 바와 같이, 게이트 패턴 사이에 에피택셜 실리콘층을 형성하는 경우, 도 1의 에피택셜 실리콘저마늄층과 달리 패싯없이 형성되는 것을 알 수 있다. 따라서, 패싯에 의해 채널에 가해지는 응력 변화, 응력의 분포 및 이온주입 공정에서 도펀트 프로파일의 불균형 등을 개선하여 소자특성을 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 SiGe_SEG를 설명하기 위한 TEM사진,
도 2a 내지 도 2c는 본 발명의 제1실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 3a 내지 도 3f는 본 발명의 제2실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 4는 본 발명의 실시예에 따른 Si_SEG를 설명하기 위한 TEM사진.
* 도면의 주요 부분에 대한 부호의 설명
11 : 기판 12 : 게이트 패턴
13 : 게이트 스페이서 14 : Si_SEG

Claims (20)

  1. 기판 상에 복수개의 게이트패턴을 형성하는 단계;
    상기 기판 상의 소스/드레인 영역에 에피택셜 실리콘층을 형성하는 단계; 및
    상기 에피택셜 실리콘층에 저마늄을 이온주입하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 저마늄을 이온주입하는 단계는,
    틸트 이온주입으로 진행하는 반도체 장치 제조 방법.
  3. 제2항에 있어서,
    상기 틸트 이온주입은 상기 게이트패턴의 측벽을 기준으로 1°∼30°가 되도록 진행하는 반도체 장치 제조 방법.
  4. 제1항에 있어서,
    상기 저마늄을 이온주입하는 단계는,
    1.0×1014atoms/㎠∼5.0×1018atoms/㎠의 도즈로 진행하는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 저마늄을 이온주입하는 단계는,
    20keV∼80keV의 에너지로 진행하는 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 에피택셜 실리콘층은 600℃∼900℃의 온도에서 형성하는 반도체 장치 제조 방법.
  7. 제1항에 있어서,
    상기 에피택셜 실리콘층은 300Å∼2000Å의 두께로 형성하는 반도체 장치 제조 방법.
  8. 제1항에 있어서,
    상기 에피택셜 실리콘층은 언도프드(Undoped) 또는 인시튜(In-Situ) 방식으로 불순물이 도핑된 도프드(Doped)로 형성하는 반도체 장치 제조 방법.
  9. 제8항에 있어서,
    상기 에피택셜 실리콘층을 언도프드로 형성하는 경우,
    상기 게르마늄을 이온주입하는 단계 전에,
    상기 에피택셜 실리콘층에 불순물을 이온주입하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 불순물은 보론 또는 보론계열의 화합물을 포함하는 반도체 장치 제조 방법.
  11. 제1항에 있어서,
    상기 기판은 주변영역의 PMOS인 반도체 장치 제조 방법.
  12. 셀영역과 주변영역을 갖는 기판 상에 복수개의 게이트패턴을 형성하는 단계;
    상기 기판 상의 소스/드레인 영역에 에피택셜 실리콘층을 형성하는 단계; 및
    상기 주변영역의 에피택셜 실리콘층에 저마늄을 이온주입하는 단계
    를 포함하는 반도체 장치 제조 방법.
  13. 제12항에 있어서,
    상기 저마늄을 이온주입하는 단계는,
    틸트 이온주입으로 진행하는 반도체 장치 제조 방법.
  14. 제13항에 있어서,
    상기 틸트 이온주입은 상기 게이트패턴의 측벽을 기준으로 1°∼30°가 되도록 진행하는 반도체 장치 제조 방법.
  15. 제12항에 있어서,
    상기 저마늄을 이온주입하는 단계는,
    1.0×1014atoms/㎠∼5.0×1018atoms/㎠의 도즈로 진행하는 반도체 장치 제조 방법.
  16. 제12항에 있어서,
    상기 저마늄을 이온주입하는 단계는,
    20keV∼80keV의 에너지로 진행하는 반도체 장치 제조 방법.
  17. 제12항에 있어서,
    상기 에피택셜 실리콘층은 600℃∼900℃의 온도에서 형성하는 반도체 장치 제조 방법.
  18. 제12항에 있어서,
    상기 에피택셜 실리콘층은 300Å∼2000Å의 두께로 형성하는 반도체 장치 제조 방법.
  19. 제12항에 있어서,
    상기 에피택셜 실리콘층은 언도프드(Undoped) 또는 인시튜(In-Situ) 방식으로 불순물이 도핑된 도프드(Doped)로 형성하는 반도체 장치 제조 방법.
  20. 제12항에 있어서,
    상기 기판의 주변영역은 PMOS인 반도체 장치 제조 방법.
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