KR20100030017A - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device Download PDF

Info

Publication number
KR20100030017A
KR20100030017A KR1020080088768A KR20080088768A KR20100030017A KR 20100030017 A KR20100030017 A KR 20100030017A KR 1020080088768 A KR1020080088768 A KR 1020080088768A KR 20080088768 A KR20080088768 A KR 20080088768A KR 20100030017 A KR20100030017 A KR 20100030017A
Authority
KR
South Korea
Prior art keywords
gate
layer
isolation layer
spacer layer
semiconductor substrate
Prior art date
Application number
KR1020080088768A
Other languages
Korean (ko)
Inventor
김현정
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080088768A priority Critical patent/KR20100030017A/en
Publication of KR20100030017A publication Critical patent/KR20100030017A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to form a cell spacer which functions as an insulation layer between a landing plug contact and a gate by forming a gate spacer layer on the sidewall of a gate and etching a part of an element isolation layer. CONSTITUTION: An element isolation layer(14) is formed on a semiconductor substrate(10). The element isolation layer defines an active region of the semiconductor substrate. A saddle type pin is formed by etching the element isolation layer and the active region. A gate(18) is formed on the upper side of the semiconductor substrate. A gate spacer layer(20) is formed on the sidewall of the gate. A part of the element isolation layer between the gate spacer layer is etched. A cell spacer layer(22) is formed on the surface of the whole semiconductor substrate.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 새들 핀 트랜지스터를 포함하는 반도체 소자의 제조방법에 관한 기술이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device including a saddle fin transistor.

일반적으로, 트랜지스터에 널리 적용된 수평채널을 갖는 트랜지스터는 디자인 룰(design rule)이 감소함에 따라 여러가지 문제를 유발시켜 트랜지스터의 축소에 한계가 있다. 축소된 수평채널 트랜지스터의 가장 큰 문제점으로 채널의 길이가 짧아져 발생하는 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 효과 등을 들 수 있다.In general, a transistor having a horizontal channel widely applied to a transistor has various limitations as the design rule is reduced, thereby limiting the size of the transistor. The biggest problems of the reduced horizontal channel transistors include short channel effects and drain induced barrier lower (DIBL) effects caused by shorter channel lengths.

수평채널 트랜지스터의 문제점을 극복하기 위하여 이중 게이트 트랜지스터(double gate transistor)가 제안되었다. 이중 게이트 트랜지스터는 30nm 이하의 두께를 갖는 채널과, 이 채널을 감싸거나, 이 채널의 양측에 게이트가 배치된 구조를 갖는다.In order to overcome the problems of horizontal channel transistors, double gate transistors have been proposed. The double gate transistor has a channel having a thickness of 30 nm or less, and a structure surrounding the channel or having gates disposed on both sides of the channel.

수평채널 트랜지스터는 게이트 전극이 수평채널의 상부에만 형성됨으로써 채널에는 상하 비대칭적으로 전계가 인가되어 게이트 전극에 의해 트랜지스터의 온/오프 동작을 효과적으로 제어하는데 많은 어려움이 있다. 그 결과, 채널 크기가 축 소될수록 단채널 효과의 영향은 그만큼 커지게 된다.In the horizontal channel transistor, since the gate electrode is formed only on the upper portion of the horizontal channel, an electric field is applied asymmetrically to the channel, and thus there are many difficulties in effectively controlling the on / off operation of the transistor by the gate electrode. As a result, the smaller the channel size, the greater the influence of the short channel effect.

이에 반해, 수직채널을 갖는 이중 게이트 트랜지스터는 얇은 채널의 양측에 게이트 전극이 형성되기 때문에 채널의 모든 영역은 게이트 전극의 영향을 받게 된다. 따라서, 트랜지스터가 오프일 때 소스 및 드레인 사이의 전하 흐름을 억제할 수 있기 때문에 전력소모를 감소시킬 수 있고, 트랜지스터의 온/오프 동작을 효과적으로 제어할 수 있다.In contrast, in the double gate transistor having the vertical channel, since gate electrodes are formed on both sides of the thin channel, all regions of the channel are affected by the gate electrode. Therefore, since the charge flow between the source and the drain can be suppressed when the transistor is off, power consumption can be reduced, and the on / off operation of the transistor can be effectively controlled.

이러한 수직 채널을 갖는 트랜지스터로는 핀(fin) 트랜지스터, 리세스(recess) 트랜지스터 및 핀 트랜지스터와 리세스 트랜지스터를 혼합한 새들 핀(saddle fin) 트랜지스터가 있다. 이 중 새들 핀 트랜지스터는 핀 트랜지스터의 문제점인 낮은 문턱전압과 짧은 유효채널길이를 리세스 트랜지스터와 병행하여 해결할 수 있는 구조를 갖는다. 이에 따라, DRAM 소자에서 핀 트랜지스터보다 새들 핀 트랜지스터를 적용하는 것이 소자의 동작 특성을 고려하여 볼 때 유리하다.Transistors having such vertical channels include fin transistors, recess transistors, and saddle fin transistors in which fin transistors and recess transistors are mixed. The saddle pin transistor has a structure that can solve the problem of the pin transistor, the low threshold voltage and the short effective channel length in parallel with the recess transistor. Accordingly, it is advantageous to apply a saddle fin transistor rather than a fin transistor in a DRAM device in view of operating characteristics of the device.

도 1은 종래기술에 따른 반도체 소자의 제조방법의 문제점을 도시한 도면이다.1 is a view showing a problem of a method for manufacturing a semiconductor device according to the prior art.

도 1을 참조하면, 새들 핀 구조의 트랜지스터 형성 공정은 리세스 게이트와 핀(fin) 구조를 동시에 형성하기 때문에 활성영역 뿐만 아니라 소자분리막도 식각된다. 그런데, 소자분리막은 활성영역에 비해 식각 선택비가 크기 때문에 소자분리막에 형성되는 리세스의 깊이가 더 깊게 형성된다. 또한, 리세스에 대한 세정 공정을 진행할 때 소자분리막이 산화막으로 형성되어 있기 때문에, 소자분리막이 세정액에 의해 쉽게 손실되면서 리세스의 선폭이 증가하게 된다. 이 상태에서 게이트 및 랜딩플러그 콘택 형성 공정을 진행하면 도 1의 (a)에 도시된 바와 같이, 소자분리막 상의 게이트와 랜딩플러그 콘택 간에 쇼트(A)가 유발되는 문제점이 있다. Referring to FIG. 1, a saddle fin structure transistor forming process simultaneously forms a recess gate and a fin structure, thereby etching not only the active region but also the device isolation layer. However, since the device isolation layer has a larger etching selectivity than the active region, the depth of the recess formed in the device isolation layer is deeper. In addition, since the device isolation film is formed of an oxide film when the cleaning process is performed on the recess, the line width of the recess increases as the device isolation film is easily lost by the cleaning liquid. In this state, when the gate and landing plug contact forming process is performed, as shown in FIG. 1A, a short A is caused between the gate and the landing plug contact on the device isolation layer.

또한, 소자가 고집적화되면서 공정 마진이 감소함에 따라 소자분리막을 HDP(High Density Plasma)막 대신 유동성이 있는 SOD(Spin On Dielectric)막으로 형성하고 있다. 그런데, SOD막은 HDP막에 비해 물성이 약하기 때문에 어닐 공정 등으로 경화시키더라도 분리막으로서의 역할이 취약해지게 된다. 따라서, 소자분리막 상의 게이트와 랜딩플러그 콘택 사이에 분리막이 얇게 증착되어 있어 쇼트가 직접적으로 유발되지 않더라도 도 1의 (b)에 도시된 바와 같이, USD(Unlimited Sensing Delay) 테스트 등을 진행하는 경우 게이트에 인가되는 고전압 VPP의 전압 레벨을 점점 증가시키면 분리막이 터지면서 결국 칼럼 페일이 유발되는 문제점이 있다. In addition, as the process density decreases as the device is highly integrated, the device isolation layer is formed as a spin on dielectric (SOD) film instead of a high density plasma (HDP) film. However, since the SOD film has weaker physical properties than the HDP film, the SOD film becomes weak as a separator even when cured by an annealing process or the like. Therefore, even when the separator is thinly deposited between the gate on the device isolation layer and the landing plug contact, and a short is not directly induced, as shown in FIG. 1B, when the USD (Unlimited Sensing Delay) test is performed, the gate is performed. Increasing the voltage level of the high-voltage VPP applied to the problem is that the separator burst and eventually cause a column failure.

본 발명은 게이트 측벽에 게이트 스페이서막을 형성하고, 소자분리막을 일부 식각한 후에 셀 스페이서막을 형성함으로써 셀 스페이서막이 랜딩플러그 콘택과 게이트 사이에서 절연막 역할을 수행하도록 하여 랜딩플러그 콘택과 게이트 간에 쇼트가 발생하는 것을 방지할 수 있는데 그 목적이 있다. According to an embodiment of the present invention, a gate spacer layer is formed on a sidewall of a gate, and a cell spacer layer is formed after a portion of the device isolation layer is etched. This can be prevented.

본 발명에 따른 반도체 소자의 제조방법은 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 소자분리막 및 상기 활성영역을 식각하여 새들형 핀을 형성하는 단계; 상기 새들형 핀을 포함한 상기 반도체 기판 상부에 게이트를 형성하는 단계; 상기 게이트의 측벽에 게이트 스페이서막을 형성하는 단계; 상기 게이트 스페이서막 사이의 상기 소자분리막을 일부 식각하는 단계; 및 전체 표면 상부에 셀 스페이서막을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a semiconductor device according to the present invention includes forming a device isolation film defining an active region on a semiconductor substrate; Etching the device isolation layer and the active region to form a saddle fin; Forming a gate over the semiconductor substrate including the saddle fins; Forming a gate spacer layer on sidewalls of the gate; Etching the device isolation layer partially between the gate spacer layers; And forming a cell spacer layer over the entire surface.

여기서, 상기 게이트 스페이서막은 질화막으로 형성하는 것과, 상기 소자분리막은 200~300Å의 깊이만큼 식각되는 것과, 상기 셀 스페이서막은 질화막으로 형성하는 것을 특징으로 한다. The gate spacer layer may be formed of a nitride layer, the device isolation layer may be etched by a depth of 200 to 300 microseconds, and the cell spacer layer may be formed of a nitride layer.

그리고, 상기 셀 스페이서막 상부에 층간절연막을 형성하는 단계; 상기 게이트가 노출될 때까지 상기 층간절연막 및 상기 셀 스페이서막을 평탄화 식각하는 단계; 상기 층간절연막 및 상기 셀 스페이서막을 식각하여 상기 반도체 기판을 노출시키는 랜딩플러그 콘택홀을 형성하는 단계; 및 상기 랜딩플러그 콘택홀에 도전막 을 매립하여 랜딩플러그 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 한다.Forming an interlayer insulating film on the cell spacer film; Planarization etching the interlayer insulating layer and the cell spacer layer until the gate is exposed; Etching the interlayer insulating layer and the cell spacer layer to form a landing plug contact hole exposing the semiconductor substrate; And filling a conductive film in the landing plug contact hole to form a landing plug contact.

본 발명은 게이트 측벽에 게이트 스페이서막을 형성하고, 소자분리막을 일부 식각한 후에 셀 스페이서막을 형성함으로써 셀 스페이서막이 랜딩플러그 콘택과 게이트 사이에서 절연막 역할을 수행하도록 하여 랜딩플러그 콘택과 게이트 간에 쇼트가 발생하는 것을 방지할 수 있는 효과를 제공한다. According to an embodiment of the present invention, a gate spacer layer is formed on a sidewall of a gate, and a cell spacer layer is formed after a portion of the device isolation layer is etched. It provides the effect that can prevent it.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 2는 본 발명에 따른 반도체 소자의 제조방법을 도시한 평면도이다.2 is a plan view illustrating a method of manufacturing a semiconductor device according to the present invention.

도 2를 참조하면, 반도체 기판(10)에 활성영역(12)을 정의하는 소자분리막(14)이 형성되어 있고, 활성영역(12)과 소자분리막(14) 상에 새들형 핀(미도시)이 형성되어 있다. 그리고, 새들형 핀 상부에 게이트(18)가 형성되어 있다.Referring to FIG. 2, a device isolation film 14 defining an active region 12 is formed in a semiconductor substrate 10, and saddle fins (not shown) are formed on the active region 12 and the device isolation layer 14. Is formed. A gate 18 is formed on the saddle fin.

도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도로서, 도 2의 B-B' 절단면을 따라 도시한 것이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention, and are taken along the line BB ′ of FIG. 2.

도 3a를 참조하면, 반도체 기판(10)에 활성영역(12)을 정의하는 소자분리막(14)을 형성한다. 그 다음, 핀 마스크(미도시)를 이용한 사진 식각 공정으로 소자분리막(14)의 게이트 예정영역에 제 1 리세스(16a)를 형성하여 핀(fin)형 활성영역을 형성하고, 활성영역(12)의 게이트 예정영역에 제 2 리세스(16b)를 형성함으로써 새들형 핀을 형성한다. 여기서, 핀 마스크를 이용한 사진 식각 공정은 먼저 활 성영역(12)을 식각한 후 소자 분리막(14)을 식각할 수도 있다.Referring to FIG. 3A, an isolation layer 14 defining an active region 12 is formed in the semiconductor substrate 10. Next, a first recess 16a is formed in the gate predetermined region of the device isolation layer 14 by a photolithography process using a fin mask (not shown) to form a fin type active region, and the active region 12 The saddle-shaped fin is formed by forming the second recess 16b in the gate predetermined region of the " Here, in the photolithography process using the fin mask, the active region 12 may be etched first, and then the device isolation layer 14 may be etched.

도 3b를 참조하면, 제 1 리세스(16a) 및 제 2 리세스(16b)를 포함한 반도체 기판(10) 상부에 게이트 절연막(미도시)을 형성한다. 그 다음, 게이트 절연막 상부에 게이트 전극층(18a), 게이트 금속층(18b) 및 게이트 하드마스크층(18c)을 형성한다. 여기서, 게이트 전극층(18a)은 폴리실리콘층으로 형성하고, 게이트 금속층(18b)은 텅스텐(W)층으로 형성하며, 게이트 하드마스크층(18c)은 질화막으로 형성하는 것이 바람직하다. Referring to FIG. 3B, a gate insulating layer (not shown) is formed on the semiconductor substrate 10 including the first recess 16a and the second recess 16b. Next, a gate electrode layer 18a, a gate metal layer 18b, and a gate hard mask layer 18c are formed over the gate insulating film. The gate electrode layer 18a is preferably formed of a polysilicon layer, the gate metal layer 18b is formed of a tungsten (W) layer, and the gate hard mask layer 18c is formed of a nitride film.

그 다음, 게이트 마스크(미도시)를 이용한 사진 식각 공정으로 게이트 하드마스크층(18c), 게이트 금속층(18b) 및 게이트 전극층(18a)을 식각하여 게이트(18)를 형성한다. 그 다음, 게이트(18)를 포함한 반도체 기판(10) 상부에 게이트 스페이서막(20)을 형성한다. 여기서, 게이트 스페이서막(20)은 게이트(18)를 보호하기 위해 형성하는 것으로, 질화막으로 형성하는 것이 바람직하다.Next, the gate hard mask layer 18c, the gate metal layer 18b, and the gate electrode layer 18a are etched by a photolithography process using a gate mask (not shown) to form the gate 18. Next, a gate spacer layer 20 is formed on the semiconductor substrate 10 including the gate 18. Here, the gate spacer film 20 is formed to protect the gate 18 and is preferably formed of a nitride film.

도 3c를 참조하면, 게이트 스페이서막(20)을 선택 식각하여 활성영역(12) 및 소자분리막(14)을 노출시킨다. 여기서, 게이트 스페이서막(20)의 식각 공정은 에치백(etch-back) 방법으로 수행하는 것이 바람직하다. 그 다음, 노출된 소자분리막(14)을 일부 식각한다. 여기서, 소자분리막(14)은 200~300Å의 깊이만큼 식각되는 것이 바람직하다. Referring to FIG. 3C, the gate spacer layer 20 is selectively etched to expose the active region 12 and the device isolation layer 14. Here, the etching process of the gate spacer layer 20 is preferably performed by an etch-back method. Next, the exposed device isolation layer 14 is partially etched. Here, the device isolation layer 14 is preferably etched by a depth of 200 ~ 300Å.

도 3d를 참조하면, 게이트 스페이서막(20) 및 반도체 기판(10) 상부에 셀 스페이서막(22)을 형성한다. 여기서, 셀 스페이서막(22)은 질화막을 100~150Å의 두께로 형성하며, 게이트 스페이서막(20)의 식각 공정시 게이트(18) 측면의 게이트 스페이서막(20)이 일부 식각될 경우 이를 보상해주기 위해 10~20Å의 두께만큼 더 형성할 수도 있다.Referring to FIG. 3D, the cell spacer layer 22 is formed on the gate spacer layer 20 and the semiconductor substrate 10. Here, the cell spacer layer 22 forms a nitride layer having a thickness of 100 to 150Å, and compensates when the gate spacer layer 20 on the side of the gate 18 is partially etched during the etching process of the gate spacer layer 20. In order to form a thickness of 10 ~ 20Å more.

이때, 셀 스페이서막(22)이 소자분리막(14)이 일부 식각된 영역에도 형성되어 후속공정에서 형성될 랜딩플러그 콘택과 게이트(18) 사이에서 절연막 역할을 수행한다. 따라서, 소자분리막(14)에 형성된 제 1 리세스(16a)(도 3a 참조)가 세정 공정에 의해 선폭이 넓어지는 경우에도 랜딩플러그 콘택과 게이트(18) 간에 쇼트가 발생하는 것을 방지할 수 있다.In this case, the cell spacer layer 22 is also formed in a region where the device isolation layer 14 is partially etched to serve as an insulating layer between the landing plug contact and the gate 18 to be formed in a subsequent process. Therefore, even when the first recess 16a (see FIG. 3A) formed in the device isolation film 14 is widened by the cleaning process, short circuiting between the landing plug contact and the gate 18 can be prevented. .

도 3e를 참조하면, 셀 스페이서막(22) 상부에 층간절연막(24)을 형성하고, 게이트 하드마스크층(18c)이 노출될 때까지 층간절연막(24) 및 셀 스페이서막(22)을 평탄화 식각한다. 그 다음, 랜딩플러그 콘택 마스크(미도시)를 이용한 사진 식각 공정으로 층간절연막(24) 및 셀 스페이서막(22)을 식각하여 상기 반도체 기판(10)을 노출시키는 랜딩플러그 콘택홀(미도시)을 형성한다. 그 다음, 랜딩플러그 콘택홀에 도전막(미도시)을 매립하여 랜딩플러그 콘택(26)을 형성한다. Referring to FIG. 3E, the interlayer insulating layer 24 is formed on the cell spacer layer 22, and the interlayer insulating layer 24 and the cell spacer layer 22 are planarized and etched until the gate hard mask layer 18c is exposed. do. Next, a landing plug contact hole (not shown) for exposing the semiconductor substrate 10 by etching the interlayer insulating layer 24 and the cell spacer layer 22 by a photolithography process using a landing plug contact mask (not shown). Form. Next, a landing film contact 26 is formed by filling a conductive film (not shown) in the landing plug contact hole.

즉, 본 발명은 게이트 측벽에 게이트 스페이서막을 형성하고, 소자분리막을 일부 식각한 후에 셀 스페이서막을 형성함으로써 셀 스페이서막이 랜딩플러그 콘택과 게이트 사이에서 절연막 역할을 수행할 수 있어 랜딩플러그 콘택과 게이트 간에 쇼트가 발생하는 것을 방지할 수 있다. That is, the present invention forms a gate spacer layer on the sidewall of the gate, forms a cell spacer layer after partially etching the device isolation layer, and thus the cell spacer layer can serve as an insulating film between the landing plug contact and the gate, thereby shorting the landing plug contact and the gate. Can be prevented from occurring.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으 로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as being in scope.

도 1은 종래기술에 따른 반도체 소자의 제조방법의 문제점을 도시한 도면.1 is a view showing a problem of a method for manufacturing a semiconductor device according to the prior art.

도 2는 본 발명에 따른 반도체 소자의 제조방법을 도시한 평면도.2 is a plan view showing a method of manufacturing a semiconductor device according to the present invention.

도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

Claims (5)

반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;Forming an isolation layer defining an active region on the semiconductor substrate; 상기 소자분리막 및 상기 활성영역을 식각하여 새들형 핀을 형성하는 단계;Etching the device isolation layer and the active region to form a saddle fin; 상기 새들형 핀을 포함한 상기 반도체 기판 상부에 게이트를 형성하는 단계;Forming a gate over the semiconductor substrate including the saddle fins; 상기 게이트의 측벽에 게이트 스페이서막을 형성하는 단계;Forming a gate spacer layer on sidewalls of the gate; 상기 게이트 스페이서막 사이의 상기 소자분리막을 일부 식각하는 단계; 및Etching the device isolation layer partially between the gate spacer layers; And 전체 표면 상부에 셀 스페이서막을 형성하는 단계Forming a cell spacer layer over the entire surface 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서, 상기 게이트 스페이서막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the gate spacer film is formed of a nitride film. 제 1 항에 있어서, 상기 소자분리막은 200~300Å의 깊이만큼 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the device isolation layer is etched by a depth of 200 to 300 μs. 제 1 항에 있어서, 상기 셀 스페이서막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the cell spacer film is formed of a nitride film. 제 1 항에 있어서,The method of claim 1, 상기 셀 스페이서막 상부에 층간절연막을 형성하는 단계;Forming an interlayer insulating layer on the cell spacer layer; 상기 게이트가 노출될 때까지 상기 층간절연막 및 상기 셀 스페이서막을 평탄화 식각하는 단계;Planarization etching the interlayer insulating layer and the cell spacer layer until the gate is exposed; 상기 층간절연막 및 상기 셀 스페이서막을 식각하여 상기 반도체 기판을 노출시키는 랜딩플러그 콘택홀을 형성하는 단계; 및Etching the interlayer insulating layer and the cell spacer layer to form a landing plug contact hole exposing the semiconductor substrate; And 상기 랜딩플러그 콘택홀에 도전막을 매립하여 랜딩플러그 콘택을 형성하는 단계Filling a conductive film in the landing plug contact hole to form a landing plug contact 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device further comprising.
KR1020080088768A 2008-09-09 2008-09-09 Method for manufacturing semiconductor device KR20100030017A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080088768A KR20100030017A (en) 2008-09-09 2008-09-09 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080088768A KR20100030017A (en) 2008-09-09 2008-09-09 Method for manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
KR20100030017A true KR20100030017A (en) 2010-03-18

Family

ID=42180060

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080088768A KR20100030017A (en) 2008-09-09 2008-09-09 Method for manufacturing semiconductor device

Country Status (1)

Country Link
KR (1) KR20100030017A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9917178B2 (en) 2015-06-15 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Devices including gate spacer with gap or void and methods of forming the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9917178B2 (en) 2015-06-15 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Devices including gate spacer with gap or void and methods of forming the same
US10164069B2 (en) 2015-06-15 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Devices including gate spacer with gap or void and methods of forming the same
US10505022B2 (en) 2015-06-15 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Devices including gate spacer with gap or void and methods of forming the same
US10868150B2 (en) 2015-06-15 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Devices including gate spacer with gap or void and methods of forming the same
US11594619B2 (en) 2015-06-15 2023-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Devices including gate spacer with gap or void and methods of forming the same
US11784241B2 (en) 2015-06-15 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Devices including gate spacer with gap or void and methods of forming the same

Similar Documents

Publication Publication Date Title
KR100689514B1 (en) Semiconductor device and method for fabricating the same
KR100881818B1 (en) Method for forming semiconductor device
US8120100B2 (en) Overlapping trench gate semiconductor device
US8507349B2 (en) Semiconductor device employing fin-type gate and method for manufacturing the same
KR101096265B1 (en) Buried gate in semiconductor device and the method for fabricating the same
KR101088816B1 (en) Semiconductor device and method of manufacturing the same
US7951661B2 (en) Semiconductor device and method of fabricating the same
US7514330B2 (en) Semiconductor device having an under stepped gate for preventing gate failure and method of manufacturing the same
KR100684428B1 (en) High voltage transistor having low on-resistance and method for thereof
JP2006216863A (en) Semiconductor device and its manufacturing method
KR100843855B1 (en) Semiconductor device and method for fabricating the same
KR100939110B1 (en) Semiconductor device and method for manufacturing the same
KR101024771B1 (en) Semiconductor having buried wordline and method for manufacturing the same
KR20100030017A (en) Method for manufacturing semiconductor device
KR20100030015A (en) Method for manufacturing semiconductor device
KR20090074371A (en) Method for manufacturing semiconductor device
KR101120185B1 (en) Method for forming semiconductor device
US9748333B2 (en) Semiconductor structure including dummy structure and semiconductor pattern structure including dummy structure
US11949009B2 (en) Semiconductor die and method of manufacturing the same
KR20070028068A (en) Method of manufacturing semiconductor device
KR20080065355A (en) Method of forming a semiconductor device
KR100647394B1 (en) A method for forming a MOSFET of semiconductor device
KR100541182B1 (en) Bit line of memory having dielectric breakdown preventing film and Method of forming the bit line of memory having the same
KR20100004687A (en) Method for manufacturing semiconductor device
KR20090090712A (en) Merhod of manufacturing semiconductor device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid