KR20100020936A - Method for obtaining high-quality boundary for semiconductor devices fabricated on a partitioned substrate - Google Patents

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KR20100020936A
KR20100020936A KR1020097021735A KR20097021735A KR20100020936A KR 20100020936 A KR20100020936 A KR 20100020936A KR 1020097021735 A KR1020097021735 A KR 1020097021735A KR 20097021735 A KR20097021735 A KR 20097021735A KR 20100020936 A KR20100020936 A KR 20100020936A
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multilayer structure
etching process
layer
boundary
substrate
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KR1020097021735A
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리 왕
펭이 지앙
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라티스 파워(지앙시) 코포레이션
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices

Abstract

A process for obtaining high-quality boundaries for individual multilayer structures (114) which are fabricated on a trench-partitioned substrate is provided. The process comprises following steps: preparing a trench-partitioned substrate wherein the substrate surface is partitioned into arrays of isolated deposition platforms(108),which are separated by arrays of trenches(102); forming a multilayer structure(114), which comprises a first doped layer(204), an active layer(206), and a second doped layer(208), on one of the deposition platforms(108); removing sidewalls of the multilayer structures (114).A semiconductor device with high-quality boundaries obtained by removing sidewalls of the multilayer structures (114) is also provided.

Description

파티션화된 기판 상에 제작되는 반도체 소자용 고품질 경계부 형성 방법{METHOD FOR OBTAINING HIGH-QUALITY BOUNDARY FOR SEMICONDUCTOR DEVICES FABRICATED ON A PARTITIONED SUBSTRATE}METHODS FOR OBTAINING HIGH-QUALITY BOUNDARY FOR SEMICONDUCTOR DEVICES FABRICATED ON A PARTITIONED SUBSTRATE}

본 발명은 반도체 소자 제작 기술에 관한 발명으로서, 특히, 파티션화된 기판의 절연 메사(isolated mesas) 상에 형성되는 반도체 소자들의 측벽을 에칭함으로서 소자 품질을 개선시키는 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor device fabrication techniques, and more particularly, to a method for improving device quality by etching sidewalls of semiconductor devices formed on isolated mesas of a partitioned substrate.

고상 발광 소자들은 차세대 조명 기술을 선도할 것이라고 예상되고 있다. 고휘도 발광 다이오드(HB-LED)들이 디스플레이 장치용 광원으로부터 종래의 조명에 대한 전구 대체품까지 폭넓은 분야에 점차적으로 활용 빈도가 높아지고 있다. 또한, 고상 레이저들은 광학 데이터 저장장치로부터 광통신망은 물론 의료 장비까지 수많은 핵심 기술 분야에서 계속적으로 동력이 되어가고 있다. Solid state light emitting devices are expected to lead the next generation of lighting technology. BACKGROUND High brightness light emitting diodes (HB-LEDs) are increasingly used in a wide range of applications, from light sources for display devices to light bulb replacements for conventional lighting. In addition, solid-state lasers continue to power in many key technology areas, from optical data storage to optical networks to medical equipment.

최근에는 청색광 및 자외선 LED와 다이오드 레이저같이 단파장 발광 소자들에 대한 수요가 커지고 있다. 이러한 단파장 발광 소자들은 나이트라이드 기반의 InxGayAl1-x-yN (0 <= x <=1, 0 =< y =< 1) 물질과, 징크 옥사이드 기반의 ZnxMgyCd1 -x-yO (0 <= x <=1, 0 =< y =< 1) 물질처럼, 일반적으로 밴드갭이 넓은 반도체 물질을 기반으로 한다. 예로 든 위 두가지 물질 모두는 세계적으로 발전/사용되고 있다. 특히, 최근에 괄목할만한 나이트라이드 기반 LED 및 레이저의 발전 및 성공은 발광 스펙트럼을 녹색, 청색, 자외선 영역으로 확장시킬 뿐만 아니라, 발광 효율이 높고, 전력 소모가 적으며, 동작 수명이 길기까지 하다. Recently, the demand for short wavelength light emitting devices such as blue light and ultraviolet LEDs and diode lasers is increasing. These short wavelength light emitting devices are nitride based In x Ga y Al 1-xy N (0 <= x <= 1, 0 = <y = <1) material and Zn x Mg y Cd 1 -xy based on zinc oxide Like O (0 <= x <= 1, 0 = <y = <1) materials, they are generally based on semiconductor materials with a wide bandgap. Both of these examples are being developed / used worldwide. In particular, recent advances and successes in nitride-based LEDs and lasers not only extend the emission spectrum to the green, blue, and ultraviolet regions, but also have high luminous efficiency, low power consumption, and long operating life.

그러나 GaN 기반 단결정 기판들은 아직 대량으로 상용화되어 있지 않다. 결과적으로, 실리콘(Si), 사파이어(Al2O3), 갈륨아시나이드(GaAs), 실리콘카바이드(SiC), 등같은 다른 기판 물질들이 GaN 기반 반도체 소자들의 에피택시 성장을 위한 지지 기판용으로 자주 사용되고 있다. 기판과 반도체 소자 간의 이질성에 의해 격자 상수(lattice-constant)와 열팽창계수의 미스매치가 불가피하다. 그 결과, 발광 효율 및 신뢰도같은 나이트라이드 기반 반도체 소자들의 품질이 이러한 미스매치에 의해 크게 저하될 수 있다. 특히, 이러한 미스매치로 인해 에피택시층에 평면내 응력(in-plane stresses)이 커지고 디스로케이션이 높은 밀도로 발생되게 된다. 이는 다층 구조의 크랙 발생 확률을 높이게 되고 소자 품질을 저하시키게 된다. However, GaN-based single crystal substrates are not yet commercially available in large quantities. As a result, other substrate materials such as silicon (Si), sapphire (Al 2 O 3 ), gallium arsenide (GaAs), silicon carbide (SiC), and the like are frequently used for supporting substrates for epitaxy growth of GaN-based semiconductor devices. It is used. Mismatches between lattice constants and coefficients of thermal expansion are inevitable due to heterogeneity between the substrate and the semiconductor device. As a result, the quality of nitride-based semiconductor devices such as luminous efficiency and reliability can be greatly degraded by this mismatch. In particular, these mismatches result in greater in-plane stresses and dislocations in the epitaxial layer. This increases the probability of cracking of the multilayer structure and degrades device quality.

가령, ELOG(Epitaxial Lateral OverGrowth) 기술을 이용함으로서, 또는, 이종의 기판 및 에픽태시 반도체층들 사이에 버퍼층을 이용함으로서, 격자상수 미스매치로 인한 디스로케이션 밀도를 효과적으로 감소시키기 위해 수많은 기술들이 제시되고 있다. 그러나, 이 기술들은 위 미스매치에 의해 야기된 응력들을 제거함에 있어 여전히 결함을 나타낸다. 그리고, 에피택시 반도체층에서의 크랙 발생은 제작 중 계속해서 심각한 문제점이 된다. Numerous techniques have been proposed to effectively reduce dislocation density due to lattice constant mismatch, for example by using ELOG (Epitaxial Lateral OverGrowth) technology, or by using a buffer layer between heterogeneous substrates and epitaxial semiconductor layers. have. However, these techniques still show a deficiency in removing the stresses caused by the mismatch. Incidentally, crack generation in the epitaxy semiconductor layer continues to be a serious problem during fabrication.

최근에 제시된 기술은 큰 웨이퍼를 개별적인 독립 플랫폼으로 파티션화함으로써 평면내 응력을 효과적으로 감소시키는 것이다. 웨이퍼의 "파티션화(partitioning)"는 웨이퍼를 파괴하지 않으면서 웨이퍼 표면에 교차 트렌치를 패턴처리 및 형성하는 과정이다. 일반적으로, 평탄한 기판 표면에 깊은 트렌치들이 패턴처리되고 형성되며(가령, 기판 에칭에 의해 형성됨), 이는 기판 표면을 트렌치들로 둘러싸인 절연된 "섬"들로 나누게 된다. 그후, 반도체 다층 구조들이 파티션화된 기판 위에 제작되며, 개별적인 소자들이 절연 단-유닛 플랫폼 상에 형성된다. 응력이 표면적에 비례하기 때문에, 각 절연 소자 내 응력은 크게 감소하고 제한된다. A recently presented technique is to effectively reduce in-plane stresses by partitioning large wafers into separate independent platforms. "Partitioning" of a wafer is the process of patterning and forming cross trenches on the wafer surface without destroying the wafer. In general, deep trenches on a flat substrate surface are patterned and formed (eg, formed by substrate etching), which divides the substrate surface into insulated “islands” surrounded by trenches. Subsequently, semiconductor multilayer structures are fabricated on the partitioned substrate, and individual elements are formed on the insulating short-unit platform. Since the stress is proportional to the surface area, the stress in each insulation element is greatly reduced and limited.

이러한 개별 증착 플랫폼 상에서 반도체 다층 구조를 성장시킴에 있어 문제점이 발생한다. 각각의 플랫폼은 필름 성장에 있어 비교적 제한된 영역에 해당하며, 각 플랫폼의 경계부는 경계부 근처의 다층 구조에 바람직하지 못한 영향을 미칠 수 있다. Problems arise in growing semiconductor multilayer structures on these discrete deposition platforms. Each platform corresponds to a relatively limited area in film growth, and the boundaries of each platform can have an undesirable effect on the multi-layered structure near the boundary.

따라서, 상술한 문제점들을 방지하면서 절연 플랫폼 상에서 제작되는 다층 반도체 소자들을 위한 고품질 경계부들을 얻을 수 있는 방법 및 장치가 요망된다. Accordingly, what is desired is a method and apparatus capable of obtaining high quality boundaries for multilayer semiconductor devices fabricated on an insulating platform while avoiding the problems described above.

본 발명의 일실시예에서는 트렌치-파티션화된 기판 상에 제작되는 개별 다층 구조들에 대한 고품질 경계부를 형성하는 방법이 개시된다. 상기 방법은,In one embodiment of the present invention, a method of forming high quality boundaries for individual multilayer structures fabricated on trench-partitioned substrates is disclosed. The method,

트렌치들의 어레이에 의해 분리되는 절연 증착 플랫폼들의 어레이로 기판 표면이 파티션화되도록 하는 트렌치-파티션화 기판을 수령하는 단계와, Receiving a trench-partitioned substrate allowing the substrate surface to be partitioned with an array of insulating deposition platforms separated by an array of trenches;

제 1 도핑층, 액티브층, 그리고 제 2 도핑층을 포함하는 다층 구조를 증착 플랫폼들 중 한개의 플랫폼 상에 형성하는 단계와, Forming a multi-layer structure comprising a first doped layer, an active layer, and a second doped layer on one of the deposition platforms,

다층 구조의 측벽을 제거하는 단계를 포함한다. Removing the sidewalls of the multilayer structure.

본 실시예의 일형태에 따르면, 다층 구조의 측벽 제거는 건식 에칭 프로세스, 습식 에칭 프로세스, 건식 에칭 프로세스 및 습식 에칭 프로세스의 조합 중 한가지를 이용하여 측벽을 에칭한다. According to one aspect of this embodiment, the sidewall removal of the multilayer structure etches the sidewall using one of a combination of a dry etching process, a wet etching process, a dry etching process, and a wet etching process.

본 실시예의 일형태에 따르면, 측벽 에칭 이전에, 다층 구조의 비-경계부 표면을 마스크층으로 보호하여, 차후 에칭 프로세스에 다층 구조의 경계부 영역만 노출시킨다. According to one aspect of this embodiment, prior to sidewall etching, the non-boundary surface of the multilayer structure is protected with a mask layer, exposing only the boundary region of the multilayer structure to subsequent etching processes.

본 실시예의 일형태에 따르면, 노출된 경계부의 폭이 2 미크론 내지 50 미크론 범위 내에 있다. According to one embodiment of the present embodiment, the width of the exposed boundary is in the range of 2 microns to 50 microns.

본 실시예의 일형태에 따르면, 건식 에칭 프로세스가 사용될 경우, 다층 구조의 액티브층을 관통하도록 건식 에칭 프로세스를 제어하고, 건식 에칭 프로세스는 다층 구조에 수직으로 진행된다. According to one aspect of this embodiment, when a dry etching process is used, the dry etching process is controlled to penetrate the active layer of the multilayer structure, and the dry etching process proceeds perpendicular to the multilayer structure.

본 실시예의 일형태에 따르면, 건식 에칭 프로세스는 유도 연결 플라즈마(ICP) 에칭인 것을 특징으로 하는 고품질 경계부 형성 방법.According to one aspect of the present embodiment, the dry etching process is an inductively coupled plasma (ICP) etching.

본 실시예의 일형태에 따르면, 습식 에칭 프로세스는 H3PO4 기반 에칭제를 사용한다. According to one embodiment of the present embodiment, the wet etching process uses an H 3 PO 4 based etchant.

본 실시예의 일형태에 따르면, 섭씨 100도보다 고온으로 H3PO4 기반 에칭제가 가열된다. According to one embodiment of the present embodiment, the H 3 PO 4 at a temperature higher than 100 degrees Celsius The base etchant is heated.

본 실시예의 일형태에 따르면, 에칭 프로세스는 다층 구조의 하부로부터 실행되며, 상기 방법은,According to one embodiment of the present embodiment, the etching process is performed from the bottom of the multilayer structure, and the method

다층 구조의 상부에 지지 구조를 접합시키는 단계와,Bonding the support structure on top of the multilayer structure;

다층 구조의 하부를 노출시키도록 트렌치-파티션화된 기판을 제거하는 단계로서, 이때 다층 구조가 지지 구조에 결합되는 것을 특징으로 하는 단계와,Removing the trench-partitioned substrate to expose the bottom of the multilayer structure, wherein the multilayer structure is bonded to the support structure;

다층 구조의 저품질 경계부 영역을 노출시키도록 다층 구조의 하부를 패턴처리하는 단계와,Patterning the bottom of the multilayer structure to expose the low quality boundary regions of the multilayer structure;

저품질 경계부 영역에 대응하는 다층 구조의 측벽을 제거하는 단계Removing the sidewalls of the multilayer structure corresponding to the low quality boundary regions

를 추가로 포함한다. It further includes.

도 1A는 본 발명의 일실시예에 따라 기판 표면 상에 다층 구조를 제작할 때 응력을 완화시키는 기술을 제시한다. 1A illustrates a technique for relieving stress when fabricating a multilayer structure on a substrate surface in accordance with one embodiment of the present invention.

도 1B는 본 발명의 일실시예에 따라 도 1A의 수평선 AA'을 따라 트렌치-파티션화된 기판의 단면도를 제시한다. 1B shows a cross-sectional view of a trench-partitioned substrate along the horizontal line AA ′ of FIG. 1A in accordance with one embodiment of the present invention.

도 1C는 절연 다층 구조를 형성한 후 도 1B의 단면도를 제시한다.Figure 1C shows the cross-sectional view of Figure 1B after forming an insulating multilayer structure.

도 2는 본 발명의 일실시예에 따른 다층 구조에 해당하는 일례의 GAN 기반 LED 구조를 제시한다. 2 shows an exemplary GAN based LED structure corresponding to a multilayer structure according to an embodiment of the present invention.

도 3A는 본 발명의 일실시예에 따라 각 다층 상에 에치 마스크층을 패턴처리하는 단계를 제시한다. 3A illustrates a step of patterning an etch mask layer on each multilayer in accordance with one embodiment of the present invention.

도 3B는 본 발명의 일실시예에 따라 다층 구조의 저품질 경계부를 제거한 후 나타나는 다층 구조를 제시한다.3B shows a multilayer structure that appears after removing the low quality boundary of the multilayer structure in accordance with one embodiment of the present invention.

도 3C는 본 발명의 일실시예에 따라 마스크층 리프트오프 이후 최종 다층 구조를 제시한다.3C shows the final multilayer structure after mask layer liftoff in accordance with one embodiment of the present invention.

도 4는 본 발명의 일실시예에 따라 다층 구조의 하부로부터 경계부를 제거하는 단계별 프로세스의 예에 해당한다. 4 is an example of a step-by-step process for removing a boundary from the bottom of a multilayer structure in accordance with one embodiment of the present invention.

응력 완화용 기판 Stress Relief Substrate 파티셔닝Partitioning

실리콘(Si) 웨이퍼같은 종래의 반도체 웨이퍼를 이용할 때, GaN 청색 LED같은 이종의 다층 반도체 구조를 제작하기 위한 기판으로서, 기판 표면과 다층 구조 간의 격자상수 및 열팽창계수 미스매치로부터 다층 구조 내에 응력이 발생한다. 이러한 응력은 다층 구조의 표면적과 두께에 따라 증가하는 것이 일반적이다. 이와 같은 응력의 성장으로 인해 다층 구조에 크랙이 나타나게 되고, 이로 인해 고품질 반도체 소자의 제작이 어려워진다. When using a conventional semiconductor wafer such as a silicon (Si) wafer, a substrate for fabricating heterogeneous multilayer semiconductor structures, such as GaN blue LEDs, in which stresses are generated in the multilayer structure from lattice constants and thermal expansion coefficient mismatches between the substrate surface and the multilayer structure. do. These stresses generally increase with the surface area and thickness of the multilayer structure. The growth of stress causes cracks in the multilayer structure, which makes it difficult to manufacture high quality semiconductor devices.

도 1A는 본 발명의 일실시예에 따라 기판 표면에 다층 구조를 제작하는 동안 응력을 완화시키는 기술을 제시하고 있다. 1A illustrates a technique for relieving stress during fabrication of a multilayer structure on a substrate surface in accordance with one embodiment of the present invention.

도 1A에 도시되는 바와 같이, Si 기판같은 기판 표면의 일부분(100)이 (포토리소그래피 기술 등을 이용하여) 패턴처리되고 교차 트렌치 구조(102)로 파티션화 된다. 트렌치 구조(102)는 기판(100)을 복수의 절연 정사각형 플랫폼(104)들로 나누며, 이때, 각각의 정사각형 플랫폼(104)은 원래의 표면적의 작은 일부분에 해당한다. 일반적으로, 각각의 정사각형 플랫폼(104)의 크기는 LED 또는 다이오드 레이저같은 단일 반도체 소자의 풋프린트에 의해 결정된다. 본 발명의 일실시예에 따르면, 각각의 플랫폼이 대략 100 미크론 내지 3000 미크론의 크기를 가진다. As shown in FIG. 1A, a portion 100 of a substrate surface, such as a Si substrate, is patterned (using photolithography techniques, etc.) and partitioned into cross trench structures 102. The trench structure 102 divides the substrate 100 into a plurality of insulated square platforms 104, where each square platform 104 corresponds to a small portion of the original surface area. In general, the size of each square platform 104 is determined by the footprint of a single semiconductor device, such as an LED or diode laser. According to one embodiment of the present invention, each platform has a size of approximately 100 microns to 3000 microns.

정사각형 플랫폼을 형성함과는 달리, 트렌치 구조(102)들의 패턴을 변화시킴으로서 대안의 플랫폼 기하구조가 형성될 수 있다. 이러한 대안의 기하구조의 예로는 삼각형, 직사각형, 사다리꼴, 육각형, 원, 또는 그외 다른 불규칙적인 형태가 있다. Unlike forming a square platform, alternative platform geometry can be formed by changing the pattern of trench structures 102. Examples of such alternative geometries include triangles, rectangles, trapezoids, hexagons, circles, or other irregular shapes.

도 1B는 본 발명의 일실시예에 따라 도 1A의 수평선 AA'을 따라 트렌치-파티션화된 기판의 단면도를 제시한다. 도 1B에 도시되는 바와 같이, 교차 트렌치(102)들의 측벽은 메사(108) 및 부분 메사(110, 112)같은 절연 메사 구조들의 측벽을 형성한다. 각각의 메사는 단일 반도체 소자의 성장을 위한 독립적인 표면 영역을 구획한다. 1B shows a cross-sectional view of a trench-partitioned substrate along the horizontal line AA ′ of FIG. 1A in accordance with one embodiment of the present invention. As shown in FIG. 1B, the sidewalls of the cross trenches 102 form the sidewalls of insulating mesa structures, such as mesa 108 and partial mesas 110, 112. Each mesa defines an independent surface area for the growth of a single semiconductor device.

이러한 메사에 물질을 증착할 때, 증착되는 물질이 트렌치(102)에 누적될 수도 있다. 인접한 다층 구조물이 트렌치 내 물질과 연결되어야 할 경우, 다층 구조의 응력이 효과적으로 완화되지 않을 수 있다. 따라서, 본 발명의 일실시예에서는 트렌치의 각 측부 상의 인접한 두 메사 상에 형성되는 다층 구조가 서로 연결되지 않도록 트렌치 구조(102)가 충분히 깊다. When depositing material in such mesas, the deposited material may accumulate in the trench 102. If adjacent multilayer structures are to be connected with the material in the trench, the stress of the multilayer structure may not be effectively relieved. Thus, in one embodiment of the present invention, trench structure 102 is sufficiently deep so that multilayer structures formed on two adjacent mesas on each side of the trench are not connected to each other.

예를 들어, 4미크론 두께의 전형적인 다층 구조의 경우에, 트렌치의 깊이가 4미크론일 수 있다. 일실시예에서는 트렌치(102)의 깊이가 다층 구조 두께의 두배보다 크다. For example, in the case of a typical multilayer structure of 4 microns thick, the depth of the trench may be 4 microns. In one embodiment, the depth of trench 102 is greater than twice the thickness of the multilayer structure.

도 1C는 본 발명의 일실시예에 따라 절연 다층 구조(114-118)를 형성한 후의 도 1B의 단면도에 해당한다. 1C corresponds to a cross-sectional view of FIG. 1B after forming an insulating multilayer structure 114-118 in accordance with one embodiment of the present invention.

메사(108) 상에 형성되는 다층 구조(114)는 인접한 다층 구조(116, 118)와 공간적으로 격리되어 있고, 이러한 다층 구조(116, 118) 역시 그 인접 구조물로부터 공간적으로 분리되어 있다. 일실시예에서는 각각의 다층 구조(114-118)가 단일 반도체 소자에 해당한다. 다층 구조(114)의 표면적이 기판(100)보다 훨씬 작기 때문에, 기판과의 미스매치로 인한 다층 구조(114)의 응력이 크게 감소한다. 따라서, 기판을 깊은 트렌치로 패턴처리함으로서, 그리고, 절연 증착 플랫폼 상에 개별 반도체 소자들을 형성함으로서, 파티션화되지 않은 기판 표면에 큰 응력이 내재되는 문제점을 효과적으로 제거할 수 있다. Multilayer structure 114 formed on mesa 108 is spatially isolated from adjacent multilayer structures 116, 118, and these multilayer structures 116, 118 are also spatially separated from adjacent structures. In one embodiment, each multilayer structure 114-118 corresponds to a single semiconductor device. Since the surface area of the multilayer structure 114 is much smaller than the substrate 100, the stress of the multilayer structure 114 due to mismatch with the substrate is greatly reduced. Thus, by patterning the substrate in deep trenches, and by forming individual semiconductor devices on an insulating deposition platform, the problem of inherent large stresses on unpartitioned substrate surfaces can be effectively eliminated.

본 발명의 일실시예에서는 각각의 다층 구조가 InxGayAl1 -x- yN (0 <= x <=1, 0 =< y =< 1)를 기반으로 하는 발광 소자다. 아래의 설명에서 "GaN 물질"은 일반적으로 InxGayAl1 -x- yN (0 <= x <=1, 0 =< y =< 1) 기반 화합물을 포함할 수 있다. 가령, GaN, InGaN, GaAlN, InGaAlN같은 이종, 삼종, 사종 화합물일 수 있다. One embodiment of the present invention, the light-emitting device which is based on each of the multi-layer structure is In x Ga y Al 1 -x- y N (0 <= x <= 1, 0 = <y = <1). In the following description, "GaN material" generally may include In x Ga y Al 1 -x- y N (0 <= x <= 1, 0 = <y = <1) based compound. For example, it may be a heterogeneous, three or four kinds of compounds such as GaN, InGaN, GaAlN, InGaAlN.

도 2는 본 발명의 일실시예에 따른 다층 구조(114)에 해당하는 일례의 GaN 기반 LED 구조(200)를 도시한다. GaN LED(200)는 부가적인 버퍼층(202)을 포함하며, 이러한 버퍼층(202)은 격자상수 및/또는 열팽창계수를 일치시키기 위해 Si 메 사(108) 상에서 에피택시 방식으로 성장한다. n-형으로 도핑된 GaN층(204)이 그후 버퍼층(202) 상에서 성장한다. 그후, InGaN/GaN 멀티-퀀텀-웰(MQW: Multi-Quantum-Well) 액티브층(206)과 p-형으로 도핑된 GaN층(208)이 n-형으로 도핑된 층(204) 위에 형성된다. 2 illustrates an example GaN based LED structure 200 corresponding to a multilayer structure 114 in accordance with one embodiment of the present invention. GaN LED 200 includes an additional buffer layer 202, which is grown epitaxially on Si mesa 108 to match the lattice constant and / or coefficient of thermal expansion. An n-type doped GaN layer 204 is then grown on the buffer layer 202. Thereafter, an InGaN / GaN multi-quantum-well (MQW) active layer 206 and a p-type doped GaN layer 208 are formed over the n-type doped layer 204. .

이후, p-형으로 도핑된 층(208) 위에 오옴-접촉층(210)이 형성된다. 오옴-접촉층(210) 형성은 전자-빔 이배포레이션, 필라멘트 이배포레이션, 또는 스퍼터링 증착 등과 같은 임의의 화학적/물리적 기상 증착 방식을 이용할 수 있다. 오옴-접촉층(210)이 30% 이하의 반사율을 가진 반사형 물질일 수도 있다. An ohmic contact layer 210 is then formed over the p-type doped layer 208. The ohmic-contact layer 210 formation can use any chemical / physical vapor deposition method, such as electron-beam desorption, filament desorption, or sputter deposition. The ohmic contact layer 210 may be a reflective material having a reflectance of 30% or less.

도 1C와 관련하여, 메사(108) 상에서 성장하는 다층 구조(114)에 "경계부 효과"가 영향을 미칠 수 있다. 구체적으로 말하자면, 다층 구조 내에 한개의 층을 증착할 때, 증착 속도는 플랫폼의 중앙 영역에서 좀 더 균일하지만, 플랫폼의 경계부를 향해 증착 속도가 증가하는 경향이 있다. With regard to FIG. 1C, a “boundary effect” may affect the multilayer structure 114 growing on mesa 108. Specifically, when depositing one layer in a multilayer structure, the deposition rate is more uniform in the central region of the platform, but the deposition rate tends to increase towards the boundary of the platform.

이러한 경계부 효과는 경계부 근처에서 결함과 러프니스(roughness)를 증가시키는 결과로 나타난다. 이는 증착되고 있는 물질에 대해 더 많은 성장 사이트를 생성하기 때문이다. 결과적으로, 형성된 층은 중앙 영역에서는 비교적 균일하지만 플랫폼의 경계부를 향해갈수록 결함이 많고 두꺼워지는 경향이 있다. 새로 증착된 층이 다음층에 대한 증착 표면이 될 때, 경계부가 이와같이 거칠기 때문에 다음층의 성장과 관련하여 경계부 효과를 더욱 심화시키게 된다. 그 결과, 다층 구조(114)가 중앙 영역에서는 균일하지만 메사(108)의 경계부에서는 더 두껍고 불규칙적으로 성장하게 된다(도 1C에서 점선으로 표시된 원 부분을 참조할 수 있다). 일부 상황 하에서는 다층 구조(114)가 메사(108)의 경계부에서 두꺼운 영역(120)을 형성하지 못할 수도 있다. 그럼에도 불구하고, 두드러지는 성장 결함이 여전히 존재하고 이는 소자 성능을 크게 감소시키게 된다. 본 발명에서 제시되는 예가 이러한 두꺼운 영역들을 설명하고 있으나, 이러한 두꺼운 영역은 설명을 위한 것일 뿐 본 발명의 실시예들을 제한해서는 안될 것이다. This boundary effect results in increased defects and roughness near the boundary. This is because it creates more growth sites for the material being deposited. As a result, the formed layer is relatively uniform in the central region but tends to be more flawed and thicker towards the boundary of the platform. When the newly deposited layer becomes the deposition surface for the next layer, the boundary is so rough that it further exacerbates the boundary effect with respect to the growth of the next layer. As a result, the multi-layer structure 114 is uniform in the central region but grows thicker and irregularly at the border of the mesa 108 (see the circled portion shown in dashed lines in FIG. 1C). Under some circumstances, the multilayer structure 114 may not form a thick region 120 at the boundary of the mesa 108. Nevertheless, prominent growth defects still exist, which greatly reduces device performance. Although the example presented in the present invention describes these thick areas, these thick areas are for illustration only and should not limit the embodiments of the present invention.

더우기, 과성장한 다층 구조가 수평으로 형성되어 메사(108)의 측벽 위를 휘감을 수도 있다. 그 결과, 다층 구조(114)가 경계부 위에서 곡선을 그려서 메사(108)의 측벽 상에서 수평 방향으로 성장할 수 있다. Furthermore, an overgrown multi-layer structure may be formed horizontally and wrapped around the sidewalls of mesa 108. As a result, the multi-layer structure 114 can be grown horizontally on the sidewall of the mesa 108 by drawing a curve over the boundary.

결과적으로, 이와 같이 제작된 다층 구조(114)를 가진 소자가 매우 불균일한 경계부 및 과성장한 측벽을 가질 수 있다. 이러한 소자가 LED 소자일 경우, 저품질 측벽으로 인해 누설 전류가 크게 증가하고 부적절한 정전 방전(ESD: Electrostatic Discharge) 저항 역시 크게 증가한다. As a result, a device having the multilayer structure 114 fabricated as described above may have very uneven boundaries and overgrown sidewalls. When these devices are LED devices, the low-quality sidewalls increase the leakage current significantly and increase the inadequate electrostatic discharge (ESD) resistance.

따라서, 다층 구조(1140 저품질 경계부 영역(120)을 제거할 필요가 있다. Thus, there is a need to remove the multilayer structure 1140 low quality boundary region 120.

상부로부터 저품질 Low quality from top 경계부Boundary 제거 remove

도 3A-3C는 본 발명의 일실시예에 따라 다층 구조의 저품질 경계부를 제거하는 프로세스를 도시한다. 3A-3C illustrate a process for removing low quality boundaries of a multilayer structure in accordance with one embodiment of the present invention.

도 3A는 본 발명의 일실시예에 따라 각 다층 구조의 에치 마스크층을 패턴처리하는 단계를 도시한다. 도 3A에 도시되는 바와 같이, 지정된 두께를 가진 에치 마스크층(302)이 각각의 다층 구조(304, 306, 308) 위에서 패턴처리된다. 각각의 다층 구조 상에서, 에치 마스크층(302)은 다층 구조의 저품질 경계부 영역(310)을 노출시키면서 다층 구조의 고품질 영역을 보호하도록 설계된다. 마스크층(302)이 차후 에칭 프로세스에 견딜 수 있도록 선택되어, 에칭 프로세스의 타입에 기초하여 선택된다는 점에 주목하여야 한다. 지정 두께를 가진 마스크층(302)은 에칭 프로세스를 통해 고품질 영역을 보호할 수 있을만큼 충분히 두꺼워야 한다. 일실시예에서는 마스크층(302)의 두께가 5 미크론 내지 10 미크론 범위에 있다. 3A shows a step of patterning an etch mask layer of each multilayer structure in accordance with one embodiment of the present invention. As shown in FIG. 3A, an etch mask layer 302 having a specified thickness is patterned over each multilayer structure 304, 306, 308. As shown in FIG. On each multilayer structure, etch mask layer 302 is designed to protect the high quality region of the multilayer structure while exposing the low quality boundary region 310 of the multilayer structure. It should be noted that the mask layer 302 is selected to withstand subsequent etching processes and is selected based on the type of etching process. The mask layer 302 with the specified thickness should be thick enough to protect the high quality region through the etching process. In one embodiment, the thickness of the mask layer 302 is in the range of 5 microns to 10 microns.

본 발명의 일실시예에 있어서, 에칭 프로세스는 유도 연결 플라즈마(ICP) 건식 에칭 프로세스이고, 에치 마스크층(302)은 실리콘옥사이드(SiO2)로 만들어진다. 본 실시예에서, 다층 구조 표면 위에 지정 두께의 SiO2층이 증착된다. 그후, SiO2층 위에 포토레지스트(PR)층이 스핀-코팅된다. 이러한 포토레지스트층은 그후 패턴처리되어 에치 마스크(302)와 유사한 포토레지스트 마스크가 형성되게 된다. 그후, 패턴처리된 포토레지스트층을 마스크로 이용하여, SiO2층이 패턴처리되고 이어서 포토레지스트층이 제거된다. SiO2 마스크는 그후 차후 ICP 프로세스에서 다층 구조의 고품질 영역을 보호하는데 사용된다. In one embodiment of the invention, the etching process is an inductively coupled plasma (ICP) dry etching process, and the etch mask layer 302 is made of silicon oxide (SiO 2 ). In this embodiment, a SiO 2 layer of a predetermined thickness is deposited on the multilayer structure surface. Thereafter, a photoresist (PR) layer is spin-coated over the SiO 2 layer. This photoresist layer is then patterned to form a photoresist mask similar to etch mask 302. Thereafter, using the patterned photoresist layer as a mask, the SiO 2 layer is patterned and then the photoresist layer is removed. SiO 2 masks are then used to protect high quality areas of the multilayer structure in subsequent ICP processes.

도 3B는 본 발명의 일실시예에 따라 다층 구조의 저품질 경계부(310)를 제거한 후 나타나는 다층 구조를 도시한다. 관측되는 바와 같이, 다층 구조(304)의 새 경계부(312)는 그후 마스크층(302)의 경계부에 의해 구획된다. 다층 구조의 성장 메사의 측벽 상에 위치한 과성장 구조물과 저품질 영역(310)은 에칭되어 사라진다. 3B illustrates a multilayer structure that appears after removing the low quality boundary 310 of the multilayer structure in accordance with one embodiment of the present invention. As observed, the new boundary 312 of the multilayer structure 304 is then partitioned by the boundary of the mask layer 302. The overgrowth structure and the low quality region 310 located on the sidewalls of the growth mesa of the multilayer structure are etched away.

저품질 영역(310)의 제거는 건식 에칭, 습식 에칭, 또는 이 두가지의 조합 프로세스에 의해 구현될 수 있다. 건식 에칭 프로세스는 통상적으로 이방성이며, 이에 따른 다층 구조(31)의 측벽들은 실질적으로 수직의 모습을 취한다(도 2B 참조). 다른 한편, 습식 에칭 프로세스가 사용될 경우, 에칭 프로세스는 일반적으로 등방성이며, 이에 따라 나타나는 다층 구조(314)의 측벽들은 마스크층(302) 아래 소정 거리까지 잘려나갈 수 있다(undercut). 그러나, 습식 에칭 프로세스는 건식 에칭 프로세스를 이용하는 것에 비해 고속의 에칭 속도를 가진다. Removal of the low quality region 310 may be implemented by dry etching, wet etching, or a combination process of the two. The dry etching process is typically anisotropic, whereby the sidewalls of the multilayer structure 31 take a substantially vertical appearance (see FIG. 2B). On the other hand, when a wet etch process is used, the etch process is generally isotropic, such that the sidewalls of the multilayer structure 314 that appear may be undercut to a distance below the mask layer 302. However, the wet etching process has a higher etching rate compared to using a dry etching process.

도 2B에 도시되는 바와 같이 GaN LED 구조를 에칭할 때, 에칭 프로세스는 다층 스택(200)을 완전히 관통하도록 진행될 필요는 없다. 일실시예에 따르면, 에칭 프로세스가 p-형 층(208)과 액티브층(206)을 관통하면 되고 n-형 층(204)과 버퍼층(202)은 에칭되지 않는다. 도 3B의 도면은 이와같이 부분적으로 에칭된 GaN NED 구조를 도시한다. When etching the GaN LED structure as shown in FIG. 2B, the etching process need not proceed to fully penetrate the multilayer stack 200. According to one embodiment, the etching process only needs to penetrate the p-type layer 208 and the active layer 206 and the n-type layer 204 and the buffer layer 202 are not etched. The figure of FIG. 3B shows a GaN NED structure partially etched as such.

도 3C는 본 발명의 일실시예에 따라 마스크층(302)이 리프트오프된 후 최종 다층 구조를 도시한다. 다층 구조의 새 경계부는 결함없는 고품질 경계부이고, 따라서, 누출 전류나 ESD 문제점을 지니지 않는다. 3C shows the final multilayer structure after the mask layer 302 is lifted off in accordance with one embodiment of the present invention. The new boundary of the multilayer structure is a high quality defect free of defects and therefore does not have leakage currents or ESD problems.

본 발명의 일실시예에 따르면, 상술한 에칭 프로세스에 이어 다층 구조 위에 절연층을 증착하게 된다. 이때 절연층은 다층 구조의 측벽을 또한 덮게 된다. 이러한 절연층은 다층 구조용 전극 형성과 같은 차후 금속 증착 프로세스에 의해 쇼트되지 않도록 다층 구조의 측벽들을 보호할 수 있다. According to an embodiment of the present invention, an insulating layer is deposited on the multilayer structure following the etching process described above. The insulating layer then also covers the sidewalls of the multilayer structure. This insulating layer can protect the sidewalls of the multilayer structure from being shorted by subsequent metal deposition processes such as forming electrode for the multilayer structure.

예시 1Example 1

종래의 기판이 패턴처리되고 에칭되어 정사각형의 개별 증착 플랫폼을 형성한다. 각각의 정사각형 증팍 플랫폼은 285 미크론 x 285 미크론의 크기를 가진다. 이 기판을 파티션화한 트렌치 구조는 15 미크론의 트렌치 폭, 20 미크론의 트렌치 깊이를 가진다. Conventional substrates are patterned and etched to form square discrete deposition platforms. Each square amplification platform has a size of 285 microns x 285 microns. The trench structure partitioning this substrate has a trench width of 15 microns and a trench depth of 20 microns.

그후 각각의 정사각형 증팍 플랫폼 상에서는 금속 산화물 화학 기상 증착법(MOCVD)을 이용한 에피택시 성장에 의해 GaN LED 다층 구조가 형성된다. 이때, 다층 구조의 총 두께는 4미크론이다. 옥사이드 마스크층이 그후 증착되고 마스크층 위에 2미크론 두께의 포토레지스트층이 스핀-코팅된다. 이때, 포토레지스트층은 250 미크론 x 250 미크론의 중앙 영역을 유지하기 위해 포토리소그래피 방식으로 처리된다. 옥사이드층이 포토리소그래피 처리를 통해 에칭되어, 다층 구조의 각 측부에 35 미크론 폭의 경계부들을 노출시키게 된다. GaN LED multilayer structures are then formed on each square amplification platform by epitaxy growth using metal oxide chemical vapor deposition (MOCVD). At this time, the total thickness of the multilayer structure is 4 microns. An oxide mask layer is then deposited and spin-coated a 2 micron thick photoresist layer over the mask layer. At this time, the photoresist layer is treated by photolithography to maintain a central region of 250 microns x 250 microns. The oxide layer is etched through the photolithography process to expose 35 micron wide boundaries on each side of the multilayer structure.

그후 기판은 ICP 건식 에칭 프로세스를 거치게 된다. 건식 에칭 프로세스는 다층 구조의 측벽 및 노출된 저품질 에지들을 제거하여, 다층 구조의 고품질 경계부를 얻게 된다. The substrate is then subjected to an ICP dry etch process. The dry etching process removes the sidewalls and exposed low quality edges of the multilayer structure, resulting in a high quality boundary of the multilayer structure.

예시 2Example 2

종래의 기판이 패턴처리되고 에칭되어 개별적인 다이아몬드형 증착 플랫폼들을 형성하게 된다. 각각의 다이아몬드-형 증착 플랫폼은 285 미크론의 변 길이와 60도의 예각을 가진다. 기판을 파티션화한 트렌치 구조의 트렌치 폭은 15미크론, 깊이는 30미크론이다. Conventional substrates are patterned and etched to form individual diamondoid deposition platforms. Each diamond-like deposition platform has a side length of 285 microns and an acute angle of 60 degrees. The trench structure of the partitioned substrate is 15 microns wide and 30 microns deep.

그후, 각각의 다이아몬드형 증착 플랫폼 상에서는 MOCVD법을 이용한 에피택시 성장에 의해 GaN 청색 LED 다층 구조가 형성된다. 이때, 다층 구조의 총 두께는 4미크론이다. 그후 다층 구조 상에 6미크론 두께의 포토레지스트층이 스핀-코팅되 고, 이때, 포토레지스트층이 포토리소그래치 처리되어 250미크론의 변 길이를 가진 다이아몬드 형태를 유지하게 된다. 그후 다층 구조의 각 측부에 35 미크론 폭의 경계부를 노출시킨다. Thereafter, on each diamondoid deposition platform, a GaN blue LED multilayer structure is formed by epitaxy growth using MOCVD. At this time, the total thickness of the multilayer structure is 4 microns. A 6 micron thick photoresist layer is then spin-coated onto the multilayer structure, where the photoresist layer is photolithographically treated to maintain a diamond shape having a side length of 250 microns. A 35 micron wide boundary is then exposed on each side of the multilayer structure.

기판은 그후 ICP 머신 내에 배치되어, LED 다층 구조의 액티브층이 에칭될 때까지 건식 에칭된다. 건식 에칭 프로세스는 저품질 에지와 다층 구조의 측벽들과 노출된 저품질 에지를 제거한다. 따라서, 다층 구조의 고품질 경계부를 얻을 수 있다. The substrate is then placed in an ICP machine and dry etched until the active layer of the LED multilayer structure is etched. The dry etching process removes low quality edges and sidewalls of the multilayer structure and exposed low quality edges. Therefore, a high quality boundary part of a multilayer structure can be obtained.

하부로부터 저품질 Low quality from the bottom 경계부Boundary 제거 remove

본 발명의 일실시예에서는 도 1C의 저품질 경계부(120) 제거가 다층 구조(114)의 하부로부터 실행된다. 이 기술은 "플립-칩" 스타일 웨이퍼 본딩 프로세스에 포함되며, 도 3의 상부 에칭 프로세스보다 더 많은 단계들을 필요로 한다. In one embodiment of the present invention, the removal of the low quality boundary 120 of FIG. 1C is performed from the bottom of the multilayer structure 114. This technique is involved in a "flip-chip" style wafer bonding process and requires more steps than the top etch process of FIG.

도 4는 본 발명의 일실시예에 따라 다층 구조의 하부로부터 경계부를 제거하는 과정에 대한 단계별 프로세스의 예시에 해당한다. 4 is an illustration of a step-by-step process for removing a boundary from the bottom of a multilayer structure in accordance with one embodiment of the present invention.

단계 A에서, 트렌치에 의해 분리된 복수의 메사들을 생성하도록 실리콘 기판(403)이 패턴처리되고 에칭된다. 각각의 메사는 다층 구조를 성장시키기 위한 표면적을 구획한다. In step A, the silicon substrate 403 is patterned and etched to produce a plurality of mesas separated by trenches. Each mesa partitions the surface area for growing a multilayer structure.

단계 B에서, 다층 구조(404)가 기판 메사 위에 형성된다. 일실시예에서는 서로 다른 층들의 에피택시 성장에 의해 개별적인 두 구조가 들러붙는 일이 없도록 메사가 충분히 이격되고 트렌치들은 충분히 깊다. 따라서, 격자-미스매치 성장과 관련된 응력을 크게 완화시킬 수 있다. 본 발명의 일실시예에 따르면, 다층 구 조(204)가 GaN 기반 반도체 구조(200)다. 이와 같이 증착되는 다층 구조(404)는 경계부 효과로 인해 저품질 경계부를 가진다. In step B, a multilayer structure 404 is formed over the substrate mesa. In one embodiment, the mesas are sufficiently spaced apart and the trenches are deep enough so that two separate structures do not stick together by epitaxy growth of different layers. Thus, the stress associated with lattice-mismatch growth can be greatly relaxed. According to one embodiment of the invention, the multilayer structure 204 is a GaN based semiconductor structure 200. The multilayer structure 404 thus deposited has a low quality boundary due to the boundary effect.

단계 C에서, 금 접합층(406)이 다층 구조(404) 위에 증착된다. 금층(406)은 다층 구조(404)들 간의 트렌치를 부분적으로 채워서 메사의 측벽 상에 형성될 수 있다. 접합층의 금속이 측벽 상에 증착하여 P-N 정션을 쇼트시킬 수 있기 때문에, 본 발명의 일실시예에서는 금속 접합층(406) 증착 이전에 다층 구조(404) 위에 절연층을 부가적으로 형성하게 된다. 접합 물질로 적합한 다른 금속들도 물론 사용될 수 있다. In step C, a gold bonding layer 406 is deposited over the multilayer structure 404. The gold layer 406 may be formed on the sidewalls of the mesa by partially filling the trench between the multilayer structures 404. Since the metal of the bonding layer can be deposited on the sidewalls to shorten the PN junction, in one embodiment of the present invention, an insulating layer is additionally formed over the multilayer structure 404 prior to deposition of the metal bonding layer 406. . Other metals suitable as joining materials can of course also be used.

단계 D에서, 지지-구조(408)가 부착되어 금 접합층(406)에 들러붙는다. 일실시예에서 지지-구조(408)는 새로운 실리콘 기판이다. In step D, the support-structure 408 is attached and sticks to the gold bonding layer 406. In one embodiment the support-structure 408 is a new silicon substrate.

단계 E에서, 습식 에칭 프로세스를 이용하여 실리콘 증착 기판(402)이 제거된다. 실리콘 증착 기판(402)을 제거한 결과, 다층 구조(404)의 하부가 노출된다. 단계 E에서 전체 구조가 플립(flip)되었고, 다층 구조(404)는 금 접합층(406) 및 지지-구조(408)에 의해 지지된다. In step E, the silicon deposition substrate 402 is removed using a wet etch process. As a result of removing the silicon deposition substrate 402, the lower portion of the multilayer structure 404 is exposed. In step E the entire structure was flipped and the multilayer structure 404 is supported by the gold bonding layer 406 and the support-structure 408.

단계 F에서, 각각의 다층 구조는 마스크층(410)으로 패턴처리된다. 이 마스크층(410)은 구조 경계부 근처의 저품질 영역을 노출시키면서 각 다층 구조의 고품질 영역을 보호한다. 또한 측벽 상의 접합층도 노출시킨다. 일실시예에서는 마스크층(410)이 포토리소그래피 처리된 포토레지스트 마스크층이다. 일실시예에서는 마스크층(410)이 포토리소그래피 처리된 금속 마스크층으로서, LED다층 구조에 대한 오옴-접촉층으로 기능한다. 일실시예에서는 마스크층(410)이, 금속층 패턴처리에 사용되는 포토레지스트 마스크가 패턴처리된 금속층 위에서 유지되도록 하는 점을 제외하곤 앞서 언급한 포토리소그래피 처리된 금속층에 해당한다. 따라서, 마스크층(410)은 금속층과 포토레지스층을 모두 포함하여, 더 우수한 에치 보호를 제공한다. In step F, each multilayer structure is patterned with a mask layer 410. The mask layer 410 protects the high quality areas of each multilayer structure while exposing the low quality areas near the structure boundaries. It also exposes the bonding layer on the sidewalls. In one embodiment, the mask layer 410 is a photoresist mask layer that is photolithographically processed. In one embodiment, the mask layer 410 is a photolithographic metal mask layer that functions as an ohmic contact layer for the LED multilayer structure. In one embodiment, the mask layer 410 corresponds to the photolithographically treated metal layer described above, except that the photoresist mask used for the metal layer patterning is maintained over the patterned metal layer. Thus, the mask layer 410 includes both metal and photoresist layers to provide better etch protection.

단계 G에서, 저품질 경계부와 다층 구조의 측벽(측벽의 접합 물질 포함)이 에칭 프로세스를 이용하여 제거된다. In step G, the low quality boundary and the sidewall of the multilayer structure (including the bonding material of the sidewalls) are removed using an etching process.

일실시예에서 에칭 프로세스는 H3PO4 배스를 이용하는 습식 에칭 프로세스다. GaN (또는 InGaAIN) 박막이 통상적으로 (0001) 방향으로 선호 안정 성장 표면을 가진 Wurtzite 육각형의 결정질 구조를 나타낸다. 따라서, GaN 결정은 성장 방향으로 Ga-극성을 나타내며, 이는 n-형 도핑된 층으로부터 p-형 도핑된 층까지를 가리킨다. 그 결과, 원 성장 기판의 제거로 인해 N-극성을 나타내는 표면이 노출된다. H3PO4 기반 습식 에칭을 이용할 때의 중요한 장점은 에칭제가 다층 구조의 N-극성 표면과 고속으로 반응하여 생산 속도를 크게 증가시킨다는 점이다. 더우기, H3PO4 기반 에칭제의 에칭 속도는 지정 온도까지 에칭제를 가열함으로서 제어될 수 있다. 이때, 고온은 높은 에칭 속도에 대응한다. 일실시예에서는 H3PO4 배스의 온도가 섭씨 100도보다 높다. 일실시예에서는 H3PO4 배스의 온도가 섭씨 150도다. H3PO4 습식 에칭 프로세스용으로 적합한 에칭 마스크는 프토레지스트 마스크, 금속 마스크, 또는 포토레지스트/금속 이중층 마스크를 포함한다. H3PO4 기반의 습식 에칭은 GaN 결정의 두가지의 극성의 서로 다른 성질로 인해, 다층 구조의 Ga-극성 표면에 인가될 때 훨씬 느릴 수 있다. 따라서, H3PO4 기반 습식 에칭은 플립-칩 프로세스 이후 구조의 하부로부터 저품질 영역을 제거하는데 특히 적합하다. In one embodiment, the etching process is a wet etching process using an H 3 PO 4 bath. GaN (or InGaAIN) thin films typically exhibit a Wurtzite hexagonal crystalline structure with a preferred stable growth surface in the (0001) direction. Thus, GaN crystals show Ga-polarity in the growth direction, which points from the n-type doped layer to the p-type doped layer. As a result, the surface exhibiting N-polarity is exposed due to the removal of the original growth substrate. An important advantage when using H 3 PO 4 based wet etching is that the etchant reacts at high speed with the multi-layered N-polar surface, greatly increasing the production rate. Moreover, the etch rate of the H 3 PO 4 based etchant can be controlled by heating the etchant to a specified temperature. At this time, the high temperature corresponds to a high etching rate. In one embodiment, the temperature of the H 3 PO 4 bath is higher than 100 degrees Celsius. In one embodiment, the temperature of the H 3 PO 4 bath is 150 degrees Celsius. H 3 PO 4 Suitable etch masks for the wet etch process include a photoresist mask, a metal mask, or a photoresist / metal bilayer mask. Wet etching based on H 3 PO 4 can be much slower when applied to a Ga-polar surface of a multilayer structure, due to the different nature of the two polarities of the GaN crystals. Thus, H 3 PO 4 based wet etching is particularly suitable for removing low quality regions from the bottom of the structure after the flip-chip process.

일실시예에서는 에칭 프로세스가 ICP 에칭 프로세스같은 건식 에칭 프로세스다. 건식 에칭 프로세스는 일반적으로 이방성이며 다층 구조에 수직이다. 따라서, 다층 구조(404)의 측벽이 직선처럼 곧은 편이다. 건식 에칭 프로세스가 도 2의 GaN 기반 다층 구조에 적용될 때, 에칭 프로세스가 스택(200)을 완전히 관통할 필요는 없다. 일실시예에서는 에칭 프로세스가 버퍼층(202), n-형 층(204), 그리고 액티브층(206)을 관통하도록 에칭되고, p-형 층(208)은 에칭되지 않는다. 왜냐하면 이러한 구조가 플립-칩 프로세스에 의해 역전되었기 때문이다. In one embodiment, the etching process is a dry etching process, such as an ICP etching process. Dry etching processes are generally anisotropic and perpendicular to the multilayer structure. Thus, the sidewall of the multilayer structure 404 is straight as straight. When the dry etch process is applied to the GaN based multilayer structure of FIG. 2, the etch process need not fully penetrate the stack 200. In one embodiment, the etching process is etched through the buffer layer 202, the n-type layer 204, and the active layer 206, and the p-type layer 208 is not etched. This is because this structure is reversed by a flip-chip process.

마지막으로, 단계 H에서, 에칭된 다층 구조(404)로부터 마스크층(410)이 리프트오프되고, 이때, 다층 구조(404)의 새 경계부는 고품질 경계부로서, 누출 전류나 ESD 문제점들의 요인으로 인한 곤란을 받지 않는다. 단계 H 이후, 측벽 등을 포함한 다층 구조를 절연 물질로 코팅하기 위해 부가적인 증착 단계가 실행될 수 있다. 개별적인 P-N 정션 구조의 측벽에서의 쇼트나 오염에 대한 보호가 이러한 코팅에 의해 제공된다. Finally, in step H, the mask layer 410 is lifted off from the etched multilayer structure 404, where the new boundary of the multilayer structure 404 is a high quality boundary, which is difficult due to leakage currents or sources of ESD problems. Do not receive. After step H, an additional deposition step may be performed to coat the multilayer structure including the sidewalls and the like with an insulating material. Protection against shorts or contamination in the sidewalls of the individual P-N junction structures is provided by this coating.

Claims (23)

트렌치-파티션화된 기판 상에 제작되는 개별 다층 구조들에 대한 고품질 경계부를 형성하는 방법에 있어서, 상기 방법은,A method of forming high quality boundaries for individual multilayer structures fabricated on trench-partitioned substrates, the method comprising: 트렌치들의 어레이에 의해 분리되는 절연 증착 플랫폼들의 어레이로 기판 표면이 파티션화되도록 하는 트렌치-파티션화 기판을 수령하는 단계와, Receiving a trench-partitioned substrate allowing the substrate surface to be partitioned with an array of insulating deposition platforms separated by an array of trenches; 제 1 도핑층, 액티브층, 그리고 제 2 도핑층을 포함하는 다층 구조를 증착 플랫폼들 중 한개의 플랫폼 상에 형성하는 단계와, Forming a multi-layer structure comprising a first doped layer, an active layer, and a second doped layer on one of the deposition platforms, 다층 구조의 측벽을 제거하는 단계Removing the side walls of the multilayer structure 를 포함하는 것을 특징으로 하는 고품질 경계부 형성 방법.High quality boundary forming method comprising a. 제 1 항에 있어서, 다층 구조의 측벽 제거는 건식 에칭 프로세스, 습식 에칭 프로세스, 건식 에칭 프로세스 및 습식 에칭 프로세스의 조합 중 한가지를 이용하여 측벽을 에칭하는 것을 특징으로 하는 고품질 경계부 형성 방법.2. The method of claim 1 wherein the sidewall removal of the multilayer structure is etched using one of a combination of a dry etching process, a wet etching process, a dry etching process and a wet etching process. 제 2 항에 있어서, 측벽 에칭 이전에, 다층 구조의 비-경계부 표면을 마스크층으로 보호하여, 차후 에칭 프로세스에 다층 구조의 경계부 영역만 노출시키는 것을 특징으로 하는 고품질 경계부 형성 방법.3. The method of claim 2, wherein the non-boundary surface of the multilayer structure is protected with a mask layer prior to sidewall etching to expose only the boundary region of the multilayer structure for subsequent etching processes. 제 3 항에 있어서, 노출된 경계부의 폭이 2 미크론 내지 50 미크론 범위 내 에 있는 것을 특징으로 하는 고품질 경계부 형성 방법.4. The method of claim 3 wherein the width of the exposed boundary is in the range of 2 microns to 50 microns. 제 2 항에 있어서, 건식 에칭 프로세스가 사용될 경우, 다층 구조의 액티브층을 관통하도록 건식 에칭 프로세스를 제어하고, 건식 에칭 프로세스는 다층 구조에 수직으로 진행되는 것을 특징으로 하는 고품질 경계부 형성 방법.3. The method of claim 2, wherein when a dry etching process is used, the dry etching process is controlled to penetrate the active layer of the multilayer structure, and the dry etching process runs perpendicular to the multilayer structure. 제 2 항에 있어서, 건식 에칭 프로세스는 유도 연결 플라즈마(ICP) 에칭인 것을 특징으로 하는 고품질 경계부 형성 방법.3. The method of claim 2, wherein the dry etching process is inductively coupled plasma (ICP) etching. 제 2 항에 있어서, 습식 에칭 프로세스는 H3PO4 기반 에칭제를 사용하는 것을 특징으로 하는 고품질 경계부 형성 방법.3. The method of claim 2, wherein the wet etch process uses an H 3 PO 4 based etchant. 제 7 항에 있어서, 섭씨 100도보다 고온으로 H3PO4 기반 에칭제를 가열하는 것을 특징으로 하는 고품질 경계부 형성 방법.8. H 3 PO 4 according to claim 7, at a temperature higher than 100 degrees Celsius A method of forming a high quality boundary, comprising heating the base etchant. 제 2 항에 있어서, 에칭 프로세스는 다층 구조의 하부로부터 실행되며, 상기 방법은,The process of claim 2 wherein the etching process is performed from underneath the multilayer structure, the method comprising: 다층 구조의 상부에 지지 구조를 접합시키는 단계와,Bonding the support structure on top of the multilayer structure; 다층 구조의 하부를 노출시키도록 트렌치-파티션화된 기판을 제거하는 단계 로서, 이때 다층 구조가 지지 구조에 결합되는 것을 특징으로 하는 단계와,Removing the trench-partitioned substrate to expose the bottom of the multilayer structure, wherein the multilayer structure is bonded to the support structure; 다층 구조의 저품질 경계부 영역을 노출시키도록 다층 구조의 하부를 패턴처리하는 단계와,Patterning the bottom of the multilayer structure to expose the low quality boundary regions of the multilayer structure; 저품질 경계부 영역에 대응하는 다층 구조의 측벽을 제거하는 단계Removing the sidewalls of the multilayer structure corresponding to the low quality boundary regions 를 추가로 포함하는 것을 특징으로 하는 고품질 경계부 형성 방법.High quality boundary formation method characterized in that it further comprises. 제 9 항에 있어서, 다층 구조의 측벽 제거는 H3PO4 기반 에칭제를 이용하여 측벽들을 습식 에칭하는 것을 특징으로 하는 고품질 경계부 형성 방법.The method of claim 9, wherein the sidewall removal of the multilayer structure is H 3 PO 4. And wet etching the sidewalls using a base etchant. 제 10 항에 있어서, 섭씨 100도보다 고온으로 H3PO4 기반 에칭제를 가열하는 것을 특징으로 하는 고품질 경계부 형성 방법.The method of claim 10, wherein H 3 PO 4 at a temperature higher than 100 degrees Celsius A method of forming a high quality boundary, comprising heating the base etchant. 트렌치-파티션화된 기판 상에 제작되는 개별 다층 구조들에 대한 고품질 경계부를 형성하는 공정에 의해 형성되는 반도체 소자에 있어서, 상기 공정은,In a semiconductor device formed by a process for forming high quality boundaries for individual multilayer structures fabricated on trench-partitioned substrates, the process comprises: 트렌치들의 어레이에 의해 분리되는 절연 증착 플랫폼들의 어레이로 기판 표면이 파티션화되도록 하는 트렌치-파티션화 기판을 수령하는 단계와, Receiving a trench-partitioned substrate allowing the substrate surface to be partitioned with an array of insulating deposition platforms separated by an array of trenches; 제 1 도핑층, 액티브층, 그리고 제 2 도핑층을 포함하는 다층 구조를 증착 플랫폼들 중 한개의 플랫폼 상에 형성하는 단계와, Forming a multi-layer structure comprising a first doped layer, an active layer, and a second doped layer on one of the deposition platforms, 다층 구조의 측벽을 제거하는 단계Removing the side walls of the multilayer structure 를 포함하는 것을 특징으로 하는 반도체 소자.A semiconductor device comprising a. 제 12 항에 있어서, 다층 구조의 측벽 제거는 건식 에칭 프로세스, 습식 에칭 프로세스, 건식 에칭 프로세스 및 습식 에칭 프로세스의 조합 중 한가지를 이용하여 측벽을 에칭하는 것을 특징으로 하는 반도체 소자.The semiconductor device of claim 12, wherein the sidewall removal of the multilayer structure is etched using one of a combination of a dry etching process, a wet etching process, a dry etching process, and a wet etching process. 제 13 항에 있어서, 측벽 에칭 이전에, 다층 구조의 비-경계부 표면을 마스크층으로 보호하여, 차후 에칭 프로세스에 다층 구조의 경계부 영역만 노출시키는 것을 특징으로 하는 반도체 소자.14. The semiconductor device of claim 13, wherein the non-boundary surface of the multilayer structure is protected with a mask layer prior to sidewall etching to expose only the boundary region of the multilayer structure for subsequent etching processes. 제 14 항에 있어서, 노출된 경계부의 폭이 2 미크론 내지 50 미크론 범위 내에 있는 것을 특징으로 하는 반도체 소자.15. A semiconductor device according to claim 14 wherein the width of the exposed boundary is in the range of 2 microns to 50 microns. 제 13 항에 있어서, 건식 에칭 프로세스가 사용될 경우, 다층 구조의 액티브층을 관통하도록 건식 에칭 프로세스를 제어하고, 건식 에칭 프로세스는 다층 구조에 수직으로 진행되는 것을 특징으로 하는 반도체 소자.14. The semiconductor device of claim 13, wherein when a dry etching process is used, the dry etching process is controlled to penetrate the active layer of the multilayer structure, and the dry etching process proceeds perpendicular to the multilayer structure. 제 13 항에 있어서, 건식 에칭 프로세스는 유도 연결 플라즈마(ICP) 에칭인 것을 특징으로 하는 반도체 소자.The semiconductor device of claim 13, wherein the dry etching process is an inductively coupled plasma (ICP) etch. 제 13 항에 있어서, 습식 에칭 프로세스는 H3PO4 기반 에칭제를 사용하며, 는 것을 특징으로 하는 반도체 소자.The semiconductor device of claim 13, wherein the wet etching process uses an H 3 PO 4 based etchant. 제 18 항에 있어서, 섭씨 100도보다 고온으로 H3PO4 기반 에칭제를 가열하는 것을 특징으로 하는 반도체 소자.19. The method of claim 18, wherein the H 3 PO 4 to a higher temperature than 100 degrees Celsius And heating the base etchant. 제 13 항에 있어서, 에칭 프로세스는 다층 구조의 하부로부터 실행되며, 상기 공정은,The process of claim 13, wherein the etching process is performed from underneath the multilayer structure, the process comprising: 다층 구조의 상부에 지지 구조를 접합시키는 단계와,Bonding the support structure on top of the multilayer structure; 다층 구조의 하부를 노출시키도록 트렌치-파티션화된 기판을 제거하는 단계로서, 이때 다층 구조가 지지 구조에 결합되는 것을 특징으로 하는 단계와,Removing the trench-partitioned substrate to expose the bottom of the multilayer structure, wherein the multilayer structure is bonded to the support structure; 다층 구조의 저품질 경계부 영역을 노출시키도록 다층 구조의 하부를 패턴처리하는 단계와,Patterning the bottom of the multilayer structure to expose the low quality boundary regions of the multilayer structure; 저품질 경계부 영역에 대응하는 다층 구조의 측벽을 제거하는 단계Removing the sidewalls of the multilayer structure corresponding to the low quality boundary regions 를 추가로 포함하는 것을 특징으로 하는 반도체 소자.The semiconductor device further comprises. 제 20 항에 있어서, 다층 구조의 측벽 제거는 H3PO4 기반 에칭제를 이용하여 측벽들을 습식 에칭하는 것을 특징으로 하는 반도체 소자.The method of claim 20, wherein the sidewall removal of the multilayer structure is H 3 PO 4. And wet etching the sidewalls using a base etchant. 제 21 항에 있어서, 섭씨 100도보다 고온으로 H3PO4 기반 에칭제를 가열하는 것을 특징으로 하는 반도체 소자.22. The method of claim 21 wherein the H 3 PO 4 to a higher temperature than 100 degrees Celsius And heating the base etchant. 지지 기판과, Support substrate, 지지 기판 상에 형성되는 하부 전극, 제 1 도핑층, 액티브층, 제 2 도핑층, 그리고, 상부 전극을 포함하는 다층 구조와,A multi-layer structure including a lower electrode, a first doped layer, an active layer, a second doped layer, and an upper electrode formed on the support substrate, 지지 기판과 다층 구조 사이에 배열되는 접합층으로서, 상기 접합층은 다층 구조와 지지 기판을 함께 홀딩하는 것을 특징으로 하는 상기 접합층A bonding layer arranged between the supporting substrate and the multilayer structure, wherein the bonding layer holds the multilayer structure and the supporting substrate together 을 포함하며, 이때, 상기 다층 구조는 저품질 경계부 영역에 대응하는 다층 구조의 원 측벽들을 제거함으로서 형성되는 고품질 측벽들을 가지는 것을 특징으로 하는 반도체 소자. Wherein the multilayer structure has high quality sidewalls formed by removing the original sidewalls of the multilayer structure corresponding to the low quality boundary region.
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