KR20100020766A - Stack package - Google Patents

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Abstract

PURPOSE: A stack package is provided to prevent the deterioration of bonding between a semiconductor chip and a metal wire by preventing over-hang of a wire. CONSTITUTION: A stacked package comprises a substrate(102), a semiconductor chip(106), a connection terminal(112), an insulating layer(115), and a connecting member(118). The substrate comprises the electrode terminal(104). The semiconductor chip is arranged in the top side of substrate and comprises the bonding pad(110). The connection terminal is electrically connected to the bonding pad. The insulating layer exposes the connection terminal. The insulating layer covers the bonding pad. The connecting member electrically connects the electrode terminal of substrate and the connection terminal.

Description

스택 패키지{STACK PACKAGE}Stack Package {STACK PACKAGE}

본 발명은 스택 패키지에 관한 것으로, 보다 자세하게는, 스택 패키지 형성시 와이어의 오버-행(Over-hang) 구조의 발생을 방지할 수 있는 스택 패키지에 관한 것이다. The present invention relates to a stack package, and more particularly, to a stack package that can prevent the occurrence of an over-hang structure of the wire when the stack package is formed.

반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전 되고 있다. 예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다. In the semiconductor industry, packaging technology for integrated circuits is continuously developed to meet the demand for miniaturization and mounting reliability. For example, the demand for miniaturization is accelerating the development of technologies for packages that are close to chip size, and the demand for mounting reliability highlights the importance of packaging technologies that can improve the efficiency of mounting operations and mechanical and electrical reliability after mounting. I'm making it.

또한, 전기·전자 제품의 소형화와 더불어 고 성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. In addition, as miniaturization of electric and electronic products and high performance are required, various technologies for providing a high capacity semiconductor module have been researched and developed.

고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다. As a method for providing a high capacity semiconductor module, there is a high integration of a memory chip, which can be realized by integrating a larger number of cells in a limited space of the semiconductor chip.

그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(Stack) 기술이 제안되었다. However, such high integration of the memory chip requires a high level of technology and a lot of development time, such as requiring a fine fine line width. Therefore, a stack technology has been proposed as another method for providing a high capacity semiconductor module.

상기와 같은 스택 기술은 스택 된 2개의 칩을 하나의 패키지 내에 내장시키는 방법과 패키징 된 2개의 단품의 패키지를 스택하는 방법이 있다. 그러나, 상기와 같이 2개의 단품의 패키지를 스택하는 방법은 전기·전자 제품의 소형화되는 추세와 더불어 그에 따른 반도체 패키지의 높이의 한계가 있다.The stack technology described above includes a method of embedding two stacked chips in one package and stacking two packaged packages. However, the method of stacking two single packages as described above has a limit of height of the semiconductor package with the trend of miniaturization of electrical and electronic products.

따라서, 하나의 패키지의 2∼3개의 반도체 칩들을 탑재시키는 스택 패키지(Stack Package) 및 멀티 칩 패키지(Multi Chip Package)에 대한 연구가 최근 들어 활발하게 진행되고 있다. Therefore, research on a stack package and a multi chip package in which two or three semiconductor chips of one package are mounted has been actively conducted in recent years.

그러나, 자세하게 도시하고 설명하지는 않았지만, 전술한 종래 스택 패키지의 경우에는, 일반적으로 반도체 칩의 본딩 패드가 반도체 칩 상면에 수직한 방향을 따라서 형성되어 있기 때문에, 상기와 같은 수직적안 본딩 패드를 갖는 반도체 칩 들을 스택시, 상기 반도체 칩들과 기판 간을 전기적으로 연결하는 금속 와이어에서 과도한 오버-행(Over-Hang) 현상이 발생하게 된다.However, although not shown and described in detail, in the conventional stack package described above, since the bonding pad of the semiconductor chip is generally formed along a direction perpendicular to the upper surface of the semiconductor chip, the semiconductor having the vertically bonded bond pad as described above. When the chips are stacked, excessive over-hang occurs in the metal wires electrically connecting the semiconductor chips and the substrate.

따라서, 상기와 같은 금속 와이어의 과도한 오버-행 현상으로 인해, 상기 반도체 칩 및 금속 와이어에서 데미지(Damage)가 발생되거나, 또는, 반도체 칩과 금속 와이어 간의 본딩력이 약화되게 된다.Therefore, due to the excessive over-hang phenomenon of the metal wire, damage occurs in the semiconductor chip and the metal wire, or the bonding force between the semiconductor chip and the metal wire is weakened.

게다가, 반도체 칩과 기판 간을 금속 와이어로 연결함에 따른 동작 신호 속도의 저하 등과 같은 여러 가지 문제가 발생하게 된다.In addition, various problems, such as a decrease in the operation signal speed due to the connection between the semiconductor chip and the substrate by a metal wire, occur.

본 발명은 스택 패키지 형성시, 와이어의 오버-행 현상을 방지한 스택 패키지를 제공한다.The present invention provides a stack package that prevents over-hanging of wires when forming a stack package.

또한, 본 발명은 상기와 같이 와이어의 오버-행 현상을 방지하여 반도체 칩 및 금속 와이어의 데미지(Damage) 발생, 반도체 칩과 금속 와이어 간의 본딩력 약화 및 동작 신호 속도의 저하 등을 방지한 스택 패키지를 제공한다.In addition, the present invention is to prevent the over-hang phenomenon of the wire as described above, the stack package to prevent the damage of the semiconductor chip and the metal wire (damage), the weakening of the bonding force between the semiconductor chip and the metal wire and the decrease in the operation signal speed To provide.

본 발명에 따른 스택 패키지는, 전극 단자를 갖는 기판; 상기 기판의 상면에 배치되며, 본딩 패드를 갖는 반도체 칩; 상기 본딩 패드와 전기적으로 연결되는 접속 단자; 상기 접속 단자는 노출시킴과 아울러, 상기 본딩 패드를 덮는 절연막; 및 상기 접속 단자 및 상기 기판의 전극 단자를 전기적으로 연결하는 연결부재;를 포함한다.A stack package according to the present invention includes a substrate having an electrode terminal; A semiconductor chip disposed on an upper surface of the substrate and having a bonding pad; A connection terminal electrically connected to the bonding pads; An insulating layer which exposes the connection terminal and covers the bonding pads; And a connection member electrically connecting the connection terminal and the electrode terminal of the substrate.

상기 전극 단자는 상기 기판의 측면 또는 상면에 구비된다.The electrode terminal is provided on the side or the upper surface of the substrate.

상기 기판은 상기 반도체 칩과 동일한 크기를 갖는다.The substrate has the same size as the semiconductor chip.

상기 절연막은 상기 접속 단자의 일부를 노출시킨다.The insulating film exposes a part of the connection terminal.

상기 접속 단자는 상기 절연막의 측면으로 노출된다.The connection terminal is exposed to the side of the insulating film.

상기 연결부재는 금속 와이어를 포함한다.The connecting member includes a metal wire.

상기 연결부재는 전도성 패턴을 포함한다.The connection member includes a conductive pattern.

상기 전도성 패턴은 재배선(RDL : Redistribution Layer)을 포함한다.The conductive pattern includes redistribution layer (RDL).

상기 연결부재를 포함한 반도체 칩 및 기판을 덮는 봉지제를 더 포함한다.A semiconductor chip including the connection member and an encapsulant for covering the substrate are further included.

상기 봉지제는 상기 반도체 칩의 측면을 덮는다.The encapsulant covers the side surface of the semiconductor chip.

상기 기판 하면에 부착된 외부 접속 단자를 더 포함한다.It further comprises an external connection terminal attached to the lower surface of the substrate.

본 발명은 스택 패키지 형성시, 반도체 칩 및 기판의 측면에 접속 단자를 형성하여 반도체 칩 간을 스택 함으로써, 반도체 칩과 기판 간을 연결하는 금속 와이어의 루프(Loop)를 용이하게 조절할 수 있으므로, 종래의 금속 와이어 본딩에 따른 오버-행 현상을 방지할 수 있다.In the present invention, when the stack package is formed, connection terminals are formed on the side surfaces of the semiconductor chip and the substrate to stack the semiconductor chips, so that the loop of the metal wire connecting the semiconductor chip and the substrate can be easily adjusted. It is possible to prevent the over-hang phenomenon due to the metal wire bonding of.

또한, 본 발명은 상기와 같이 스택 패키지 형성시, 오버-행 현상을 방지할 수 있으므로, 상기 오버-행 현상에 의해 유발되는 반도체 칩 및 금속 와이어의 데미지 발생, 반도체 칩과 금속 와이어 간의 본딩력 약화 및 동작 신호 속도의 저하 등을 방지할 수 있다.In addition, the present invention can prevent the over-hang phenomenon when forming the stack package as described above, the damage of the semiconductor chip and the metal wire caused by the over-hang phenomenon, the weakening of the bonding force between the semiconductor chip and the metal wire And a decrease in operation signal speed can be prevented.

게다가, 본 발명은 상기와 같이 스택 패키지 형성시, 반도체 칩의 양 측면에 접속 단자를 형성하여 반도체 칩 간을 스택 함으로써, 전체 패키지의 높이 및 크기를 종래보다 감소시킬 수 있다.In addition, the present invention can reduce the height and size of the entire package by forming the connection terminals on both sides of the semiconductor chip and stacking the semiconductor chips as described above.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 스택 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. Hereinafter, a stack package according to embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, and those skilled in the art will appreciate The present invention may be embodied in various other forms without departing from the spirit of the invention.

자세하게, 도 1은 본 발명의 제1실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.In detail, FIG. 1 is a cross-sectional view illustrating a stack package according to a first embodiment of the present invention.

도시된 바와 같이 본 발명의 실시예에 따른 스택 패키지는, 다수의 전극 단자(104)를 갖는 기판(102) 상에 적어도 둘 이상의 반도체 칩(106)이 접착제(108)를 매개로 스택 된 구조를 갖는다.As shown, a stack package according to an embodiment of the present invention has a structure in which at least two or more semiconductor chips 106 are stacked on a substrate 102 having a plurality of electrode terminals 104 via an adhesive 108. Have

이때, 상기 기판(102)의 전극 단자(104)는 상기 기판(102)의 양 측면에 설치된다.In this case, the electrode terminals 104 of the substrate 102 are provided on both side surfaces of the substrate 102.

또한, 상기 기판(120) 상에 스택 된 적어 둘 이상의 반도체 칩(106)은 상면에 본딩 패드(110)가 구비되고, 상기 본딩 패드(110)를 포함한 반도체 칩(106) 상에는 상기 본딩 패드(110) 부분을 노출시키는 보호막(114)이 구비된다.In addition, at least two semiconductor chips 106 stacked on the substrate 120 are provided with bonding pads 110 on an upper surface thereof, and the bonding pads 110 on the semiconductor chips 106 including the bonding pads 110. A protective film 114 for exposing the portion is provided.

상기 본딩 패드(110)를 노출시키는 보호막(114)막 상에는 상기 본딩 패드(110) 및 상기 보호막(114)을 덮도록 절연막(115)이 구비되며, 이때, 상기 절연막(115)의 양 측면에는 상기 본딩 패드(110)와 전기적으로 연결되는 접속 단자(112)가 구비된다.An insulating layer 115 is provided on the passivation layer 114 that exposes the bonding pad 110 to cover the bonding pad 110 and the passivation layer 114, and at both sides of the insulating layer 115. A connection terminal 112 electrically connected to the bonding pad 110 is provided.

상기 절연막(115)은 상기 접속 단자(112)의 일부 부분을 노출시키도록 구비되는 것이 바람직하다.The insulating layer 115 may be provided to expose a portion of the connection terminal 112.

여기서, 상기 본딩 패드(110)와 상기 접속 단자(112)는 재배선(RDL : Redistribution Layer)와 같은 연결 배선(113)에 의해 서로 전기적으로 콘택된다.Here, the bonding pad 110 and the connection terminal 112 are electrically contacted with each other by a connection line 113 such as a redistribution layer (RDL).

한편, 상기 본딩 패드(110)와 상기 접속 단자(112)를 전기적으로 연결시키는 연결 배선(113)은 상기 접속 단자(112)와 일체형으로 구비될 수도 있다.On the other hand, the connection line 113 for electrically connecting the bonding pad 110 and the connection terminal 112 may be provided integrally with the connection terminal 112.

상기 절연막(115) 양 측면에 형성된 접속 단자(112)와 상기 기판(102) 양 측 면에 구비된 전극 단자(104)는 다수의 연결부재(118)에 의해 전기적으로 연결된다.The connection terminal 112 formed on both sides of the insulating film 115 and the electrode terminal 104 provided on both sides of the substrate 102 are electrically connected by a plurality of connection members 118.

여기서, 상기 연결부재(118)는 금속 와이어를 포함한다.Here, the connection member 118 includes a metal wire.

또한, 상기 금속 와이어로 이루어진 연결부재(118)를 포함하는 반도체 칩(106) 및 상기 기판(102)의 양 측면의 공간적 영역에는 상기 반도체 칩(106)을 외부의 스트레스로부터 보호하기 위해 EMC(Epoxy Molding Compound)와 같은 봉지제(120)가 구비된다.In addition, the semiconductor chip 106 including the connecting member 118 made of the metal wire and the spatial region on both sides of the substrate 102 may be protected from external stress by protecting the semiconductor chip 106 from external stress. An encapsulant 120 such as a molding compound) is provided.

게다가, 상기 기판(102) 하면의 볼 랜드(도시안됨)에는 실장수단으로서 솔더 볼과 같은 다수의 외부 접속 단자(122)가 부착된다.In addition, a plurality of external connection terminals 122 such as solder balls are attached to the ball lands (not shown) on the lower surface of the substrate 102 as mounting means.

도 2는 본 발명의 제2실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도로서, 도시된 바와 같이 본 발명의 제2실시예에 따른 스택 패키지는, 전술한 본 발명의 제1실시예에 따른 스택 패키지와 유사하며, 다만, 상기 기판(102)의 전극 단자(104)가 상기 기판(102)의 측면이 아닌 상면에 배치되도록 구비되어 반도체 칩(106)과 전기적으로 연결된다.2 is a cross-sectional view illustrating a stack package according to a second embodiment of the present invention. As shown, the stack package according to the second embodiment of the present invention is described in the first embodiment of the present invention. It is similar to the stack package according to the above, except that the electrode terminal 104 of the substrate 102 is provided so as to be disposed on the upper surface instead of the side of the substrate 102 and is electrically connected to the semiconductor chip 106.

또한, 본 발명의 제2실시예에 따른 스택 패키지는 전술한 본 발명의 제1실시예에 따른 스택 패키지와 달리, 봉지제(120)가 상기 반도체 칩(106)의 측면뿐만 아니라, 상기 반도체 칩(106) 상부의 절연막(115) 부분까지 덮도록 구비될 수 있다.In addition, in the stack package according to the second embodiment of the present invention, unlike the stack package according to the first embodiment of the present invention described above, the encapsulant 120 is not only the side of the semiconductor chip 106, but also the semiconductor chip. It may be provided to cover up to the portion of the insulating film 115 on the (106).

이하의 나머지 구성 요소는 전술한 본 발명의 제1실시예서와 동일하므로 여기서는 그 설명은 생략하도록 한다.The remaining components are the same as in the first embodiment of the present invention described above, so the description thereof will be omitted here.

도 3은 본 발명의 제3실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.3 is a cross-sectional view illustrating a stack package according to a third embodiment of the present invention.

도시된 바와 같이 본 발명의 다른 실시예에 따른 스택 패키지는, 전술한 본 발명의 실시예와 실질적으로 유사한 구성 요소를 포함하며, 다만, 상기 스택된 각 반도체 칩(106)의 접속 단자(112)와 기판(102)의 전극 단자(104)를 전기적으로 연결하는 연결부재(118)가 상기와 같은 금속 와이어가 아닌 전도성 패턴(124)으로 이루어진다.As shown, a stack package according to another embodiment of the present invention includes components substantially similar to those of the above-described embodiment of the present invention, except that the connection terminals 112 of the stacked semiconductor chips 106 are provided. And the connecting member 118 electrically connecting the electrode terminal 104 of the substrate 102 to the conductive pattern 124 instead of the metal wire as described above.

이때, 상기 전도성 패턴(124)은 재배선으로 구비될 수 있다.In this case, the conductive pattern 124 may be provided by redistribution.

나머지, 구성 요소는 전술한 본 발명의 제1 및 제2실시예서와 동일하며, 여기서는 그 설명은 생략하도록 한다.The remaining components are the same as those of the first and second embodiments of the present invention described above, and the description thereof will be omitted.

도 4는 본 발명의 제4실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도로서, 도시된 바와 같이 본 발명의 제4실시예에 따른 스택 패키지는 전술한 제3실시예에 따른 스택 패키지와 유사하며, 다만, 상기 기판(102)의 전극 단자(104)가 상기 기판(102)의 측면이 아니 상면에 배치되도록 구비되어 반도체 칩(106)과 전기적으로 연결된다.4 is a cross-sectional view illustrating a stack package according to a fourth embodiment of the present invention. As shown in FIG. 4, the stack package according to the fourth embodiment of the present invention is a stack package according to the third embodiment described above. Similarly, however, the electrode terminal 104 of the substrate 102 is provided to be disposed on the upper surface instead of the side of the substrate 102 to be electrically connected to the semiconductor chip 106.

또한, 본 발명의 제4실시예에 따른 스택 패키지는, 전술한 본 발명의 제3실시예에 따른 스택 패키지와 달리, 봉지제(120)가 상기 반도체 칩(105)의 측면뿐만 아니라, 상기 반도체 칩(105) 상부의 절연막(115) 부분까지 덮도록 구비될 수 있다.In addition, in the stack package according to the fourth embodiment of the present invention, unlike the stack package according to the third embodiment of the present invention, the encapsulant 120 is not only the side of the semiconductor chip 105, but also the semiconductor. It may be provided to cover up to the portion of the insulating film 115 on the chip 105.

이하의 나머지 구성 요소는 전술한 본 발명의 제1, 제2 및 제3실시예서와 동일하므로 여기서는 그 설명은 생략하도록 한다.The remaining components are the same as the first, second and third embodiments of the present invention described above, so the description thereof will be omitted here.

전술한 바와 같이 본 발명은, 상기와 같이 반도체 칩 및 기판의 측면에 접속 단자를 형성하여 반도체 칩 간을 스택하여 스택 패키지를 형성함으로써, 반도체 칩과 기판 간을 연결하는 금속 와이어의 루프(Loop)를 용이하게 조절할 수 있으므로, 종래의 금속 와이어 본딩을 이용한 스택 패키지에 따른 과도한 오버-행 현상을 방지할 수 있다.As described above, the present invention forms a stack package by forming connection terminals on side surfaces of the semiconductor chip and the substrate as described above to form a stack package, thereby looping a metal wire connecting the semiconductor chip and the substrate. Since it can be easily adjusted, it is possible to prevent excessive over-hang phenomenon according to the stack package using a conventional metal wire bonding.

따라서, 상기와 같이 스택 패키지 형성시, 과도한 오버-행 현상을 방지할 수 있으므로, 상기 오버-행 현상에 의해 유발되는 반도체 칩 및 금속 와이어의 데미지 발생, 반도체 칩과 금속 와이어 간의 본딩력 약화 및 동작 신호 속도의 저하 등을 방지할 수 있다.Therefore, when the stack package is formed as described above, excessive over-hang phenomenon can be prevented, so that damage of the semiconductor chip and the metal wire caused by the over-hang phenomenon occurs, and the bonding force between the semiconductor chip and the metal wire is weakened and operated. It is possible to prevent a decrease in signal speed.

게다가, 상기와 같이 상기와 같이 반도체 칩의 양 측면에 접속 단자를 형성하여 반도체 칩 간을 스택하여 스택 패키지를 형성함으로써, 전체 패키지의 높이 및 크기를 종래보다 감소시킬 수 있다.In addition, as described above, by forming connection terminals on both sides of the semiconductor chip as described above, stacking the semiconductor chips to form a stack package, the height and size of the entire package can be reduced than before.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

도 1은 본 발명의 제1실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도.1 is a cross-sectional view illustrating a stack package according to a first embodiment of the present invention.

도 2는 본 발명의 제2실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도.2 is a cross-sectional view illustrating a stack package according to a second embodiment of the present invention.

도 3은 본 발명의 제3실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도.3 is a cross-sectional view illustrating a stack package according to a third embodiment of the present invention.

도 4는 본 발명의 제4실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도.4 is a cross-sectional view illustrating a stack package according to a fourth embodiment of the present invention.

Claims (11)

전극 단자를 갖는 기판;A substrate having electrode terminals; 상기 기판의 상면에 배치되며, 본딩 패드를 갖는 반도체 칩; A semiconductor chip disposed on an upper surface of the substrate and having a bonding pad; 상기 본딩 패드와 전기적으로 연결되는 접속 단자;A connection terminal electrically connected to the bonding pads; 상기 접속 단자는 노출시킴과 아울러, 상기 본딩 패드를 덮는 절연막; 및An insulating layer which exposes the connection terminal and covers the bonding pads; And 상기 접속 단자 및 상기 기판의 전극 단자를 전기적으로 연결하는 연결부재; A connection member electrically connecting the connection terminal and an electrode terminal of the substrate; 를 포함하는 것을 특징으로 하는 스택 패키지.Stack package comprising a. 제 1 항에 있어서,The method of claim 1, 상기 전극 단자는 상기 기판의 측면 또는 상면에 구비되는 것을 특징으로 하는 스택 패키지.The electrode terminal is a stack package, characterized in that provided on the side or top surface of the substrate. 제 1 항에 있어서,The method of claim 1, 상기 기판은 상기 반도체 칩과 동일한 크기를 갖는 것을 특징으로 하는 스택 패키지.And the substrate has the same size as the semiconductor chip. 제 1 항에 있어서,The method of claim 1, 상기 절연막은 상기 접속 단자의 일부를 노출시키는 것을 특징으로 하는 스택 패키지.And the insulating film exposes a portion of the connection terminal. 제 4 항에 있어서,The method of claim 4, wherein 상기 접속 단자는 상기 절연막의 측면으로 노출되는 것을 특징으로 하는 스택 패키지.The connection terminal is a stack package, characterized in that exposed to the side of the insulating film. 제 5 항에 있어서,The method of claim 5, 상기 연결부재는 금속 와이어를 포함하는 것을 특징으로 하는 스택 패키지.The connecting member is a stack package, characterized in that it comprises a metal wire. 제 1 항에 있어서,The method of claim 1, 상기 연결부재는 전도성 패턴을 포함하는 것을 특징으로 하는 스택 패키지.The connection member stack package, characterized in that it comprises a conductive pattern. 제 7 항에 있어서,The method of claim 7, wherein 상기 전도성 패턴은 재배선(RDL : Redistribution Layer)을 포함하는 것을 특징으로 하는 스택 패키지.The conductive pattern includes a redistribution layer (RDL) stack package. 제 1 항에 있어서,The method of claim 1, 상기 연결부재를 포함한 반도체 칩 및 기판을 덮는 봉지제를 더 포함하는 것을 특징으로 하는 스택 패키지.The stack package further comprises an encapsulant covering the semiconductor chip and the substrate including the connection member. 제 9 항에 있어서,The method of claim 9, 상기 봉지제는 상기 반도체 칩의 측면을 덮는 것을 특징으로 하는 스택 패키지.The encapsulant covers a side surface of the semiconductor chip. 제 1 항에 있어서,The method of claim 1, 상기 기판 하면에 부착된 외부 접속 단자를 더 포함하는 것을 특징으로 하는 스택 패키지.The stack package further comprises an external connection terminal attached to the lower surface of the substrate.
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