KR20100018124A - 클록 발생기 및 이를 이용한 디스플레이 구동 회로 - Google Patents

클록 발생기 및 이를 이용한 디스플레이 구동 회로 Download PDF

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Abstract

클록 발생기 및 이를 구비한 디스플레이 구동 회로가 개시된다. 상기 클록 발생기는, 기준 클록을 입력받아 기 설정된 시간 동안 상기 기준 클록의 에지(edge)가 발생하지 않는 경우에는 출력 신호를 반전시키는 클록 검출부와, 상기 기준 클록을 입력받아 상기 기준 클록을 반전시켜 출력하는 인버터, 및 상기 기준 클록 및 상기 인버터의 출력 신호를 입력받아, 상기 클록 검출부의 출력 신호에 따라 상기 기준 클록 또는 상기 인버터의 출력 신호를 선택적으로 출력하는 멀티플렉서를 구비하는 것을 특징으로 한다.
클록 발생기. 디스플레이 구동 회로.

Description

클록 발생기 및 이를 이용한 디스플레이 구동 회로{Clock generator and display driver circuit using the same}
본 발명은 클록 발생기 및 이를 구비한 디스플레이 구동 회로에 관한 것으로, 더 상세하게는 파이프라인 기법을 위한 클록 발생기 및 이를 이용한 디스플레이 구동 회로에 관한 것이다.
일반적으로 데이터 경로 상의 데이터 처리량이 많아 전달 지연(propagation delay) 시간이 길어 쓰기 주기(Write Cycle) 또는 대역폭(Bandwidth)을 높일 수 없으면, 파이프라인 기법을 통해 문제를 해결할 수 있다.
파이프라인 기법은 한 명령어의 수행이 끝나기 전에 다른 명령어의 수행을 시작하는 연산 방법으로서 보통 연산 과정을 몇 개의 단계로 구분하여 각 단계가 중첩되어 동시에 수행되도록 한 것이다. 디스플레이 구동 회로의 처리 속도를 높이지 않고 처리율을 높이는 방법 중의 하나로, 여러 개의 작업을 동시에 수행하는 병렬 처리 또는 동시 처리의 특수한 경우이다.
도 1은 종래의 파이프라인 기법이 적용된 회로를 나타낸 것이다. 도 1을 참조하면, 전체 논리회로를 제1 논리회로(101) 및 제2 논리회로(105)로 구분하고, 각 논리회로의 출력은 제1 레지스터(103) 또는 제2 레지스터(107)로 입력된다. 기준 클록(I_CLK)은 제1 레지스터(103) 및 제2 레지스터(107)로 입력되어 각 레지스터의 데이터 출력시점을 제어한다. 상기와 같이 파이프라인 기법이 적용된 회로는 제1 논리회로 및 제2 논리회로에서 동시에 작업을 수행할 수 있으므로 파이프라인 기법을 적용하기 전보다 회로의 데이터 처리율이 높아진다.
한편, 디스플레이 구동 회로(Display Driver IC)의 호스트 인터페이스(host interface)는 계속적인 클록 입력을 보장하지 않는다. 따라서, 이와 같은 클록을 입력받는 시스템에서 데이터 경로에 파이프라인 기법을 사용하면, 후속 클록이 입력되지 않아 데이터가 홀드(hold)되어 처리되지 않은 상태로 유지될 수 있는 문제점이 있다.
도 2는 종래의 파이프라인 기법이 적용된 회로에서 데이터가 홀드되어 처리되지 않은 상태로 유지되는 경우의 예시를 시계열적으로 나타낸 것이다. 도 2를 참조하면, 기준 클록(I_CLK)이 n번째 주기(Cycle n)일 때 입력 데이터(DATA)로 D(n)이 입력되고, n번째 주기의 다음 주기인 n+1번째 주기(Cycle n+1)일 때 입력 데이터(DATA)로 D(n+1)이 입력되고, n+1번째 주기의 다음 주기인 n+2번째 주기(Cycle n+2)일 때 입력 데이터(DATA)로 D(n+2)가 입력된다.
도 2에서 각 주기에서의 데이터 전달과정을 설명하면, n번째 주기(Cycle n)일 때 입력 데이터(DATA)로서 입력된 D(n)은 제1 논리회로(101)의 데이터 처리과정을 거친 후, 그 다음 주기인 n+1번째 주기(Cycle n+1)일 때 제1 레지스터(103)에 D1(n)으로 저장된다. D1(n)은 D(n)이 제1 논리회로(101)의 데이터 처리과정을 거친 후 출력된 데이터를 의미한다. 이와 유사한 방법으로, 입력 데이터(DATA)로 입력된 D(n+1) 및 D(n+2)도 제1 레지스터(103)로 전달된다. 또한 이와 유사한 방법으로, 제1 레지스터(103)의 D1(n) 및 D1(n+1)도 제2 논리회로(105)의 데이터 처리과정을 거친 후, 제2 레지스터(107)로 전달된다.
그러나 도 2에 도시된 바와 같이, n+2번째 주기(cycle n+2) 이후에 후속 클록이 입력되지 않기 때문에, 제1 레지스터(103)에 저장된 D1(n+2)는 제2 레지스터(107)로 전달되지 못하고 제1 레지스터에 홀드되어 처리되지 않은 상태로 유지된다.
상술한 바와 같이 계속적인 클록 입력이 보장되지 않는 시스템에서 데이터 경로에 파이프라인 기법을 적용하면, 후속 클록이 입력되지 않아 데이터가 홀드되어 처리되지 않은 상태로 유지될 수 있는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 파이프라인 스테이지 간에 데이터가 홀드되는 문제를 방지할 수 있는 클록 발생기 및 이를 이용한 디스플레이 구동 회로를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 클록 발생기는, 기준 클록을 입력받아 기 설정된 시간 동안 상기 기준 클록의 에지(edge)가 발생하지 않는 경우에는 출력 신호를 반전시키는 클록 검출부와, 상기 기준 클록을 입력받아 상기 기준 클록을 반전시켜 출력하는 인버터, 및 상기 기준 클록 및 상기 인버터의 출력 신호를 입력받아, 상기 클록 검출부의 출력 신호에 따라 상기 기준 클록 또는 상기 인버터의 출력 신호를 선택적으로 출력하는 멀티플렉서를 구비하는 것을 특징으로 한다.
바람직하게는 상기 클록 검출부는, 상기 기준 클록의 주기보다 긴 시간 동안 상기 기준 클록의 에지가 발생하지 않은 경우 상기 출력 신호를 반전시킬 수 있다.
또한, 상기 클록 검출부는 상기 기 설정된 시간 이내에 상기 기준 클록의 에지(edge)가 발생하는 경우에는 제1 레벨을 갖는 출력 신호를 발생하고, 상기 기 설정된 시간 동안 상기 기준 클록의 에지가 발생하지 않는 경우에는 제2 레벨을 갖는 출력 신호를 발생하며, 상기 멀티플렉서는 상기 클록 검출부의 출력신호가 제1 레벨인 경우에는 상기 기준 클록을 출력하고, 상기 클록 검출부의 출력신호가 제2 레벨인 경우에는 상기 인버터의 출력신호를 출력하는 것이 바람직하다.
본 발명의 다른 실시예에 따른 클록 발생기는, 제1 입력신호를 입력받으며, 상기 제1 입력신호가 기 설정되는 제1 시간 이상 논리 하이를 유지하는지 검출하고, 상기 검출결과에 따른 제1 제어신호를 발생하는 제1 클록 검출부와, 제2 입력신호를 입력받으며, 상기 제2 입력신호가 기 설정되는 제2 시간 이상 논리 로우를 유지하는지를 검출하고, 상기 검출결과에 따른 제2 제어신호를 발생하는 제2 클록 검출부와, 상기 제1 입력신호 및 논리 로우 신호를 입력받아 상기 제1 제어신호에 응답하여 상기 제1 입력신호 또는 상기 논리 로우 신호를 선택적으로 출력하는 제1 멀티플렉서, 및 상기 제2 입력신호 및 논리 하이 신호를 입력받아 상기 제2 제어신호에 응답하여 상기 제2 입력신호 또는 상기 논리 하이 신호를 선택적으로 출력하는 제2 멀티플렉서를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 제1 입력신호가 기준 클록인 경우, 상기 제2 클록 검출부 및 상기 제2 멀티플렉서는, 상기 제1 멀티플렉서의 출력을 상기 제2 입력신호로서 입력받으며, 상기 제2 입력신호가 상기 기준 클록인 경우, 상기 제1 클록 검출부 및 상기 제1 멀티플렉서는, 상기 제2 멀티플렉서의 출력을 상기 제1 입력신호로서 입력받을 수 있다.
또한, 상기 제1 멀티플렉서의 출력신호 또는 상기 제2 멀티플렉서의 출력신호 중 어느 하나를 외부로 출력하는 것이 바람직하다.
또한, 상기 제1 클록 검출부 및 상기 제2 클록 검출부는 제3 제어신호를 입력받으며, 상기 제1 클록 검출부는 상기 제3 제어신호의 활성화에 응답하여 제1 멀 티플렉서가 제1 입력신호를 출력하도록 제어하고, 상기 제2 클록 검출부는 상기 제3 제어신호의 활성화에 응답하여 제2 멀티플렉서가 제2 입력신호를 출력하도록 제어하는 것이 바람직하다.
바람직하게는, 상기 제1 클록 검출부는 M(M은 자연수)개의 딜레이부를 포함하고, 상기 M개의 딜레이부 각각은, 상기 딜레이부 각각으로 입력된 신호를 지연시켜 출력하는 버퍼, 및 상기 버퍼의 출력 신호와 상기 제1 입력신호를 입력받아 출력하는 AND 게이트를 구비하며, 제1 딜레이부의 버퍼는 상기 제1 입력신호를 입력받고, 제N 딜레이부(N은 M보다 작거나 같고 1보다 큰 자연수)의 버퍼의 입력단은 제N-1 딜레이부의 AND 게이트의 출력단과 연결되고, 제M 딜레이부의 AND 게이트는 상기 제1 제어신호를 출력할 수 있다.
또한, 상기 딜레이부 각각의 버퍼는 상기 제1 입력신호의 펄스폭보다 작은 지연 시간을 갖는 것이 바람직하다.
바람직하게는, 상기 제2 클록 검출부는 M(M은 자연수)개의 딜레이부를 포함하고, 상기 M개의 딜레이부 각각은, 상기 딜레이부 각각으로 입력된 신호를 지연시켜 출력하는 버퍼, 및 상기 버퍼의 출력 신호와 상기 제2 입력신호를 입력받아 출력하는 OR 게이트를 구비하며, 제1 딜레이부의 버퍼는 상기 제 2입력신호를 입력받고, 제N 딜레이부(N은 M보다 작거나 같고 1보다 큰 자연수)의 버퍼의 입력단은 제N-1 딜레이부의 OR 게이트의 출력단과 연결되고, 제M 딜레이부의 OR 게이트는 상기 제2 제어신호를 출력할 수 있다.
또한, 상기 딜레이부 각각의 버퍼는 상기 제2 입력신호의 펄스폭보다 작은 지연 시간을 갖는 것이 바람직하다.
한편, 본 발명의 일실시예에 따른 디스플레이 구동회로는 소정의 데이터 및 기준 클록을 입력받으며, 상기 기준 클록에 의해 제어되는 제1 레지스터와, 상기 기준 클록을 입력받아 기 설정된 시간 동안 상기 기준 클록의 에지(edge)가 발생하지 않는 경우에는 출력 신호를 반전시키는 클록 검출부, 상기 기준 클록을 입력받아 상기 기준 클록을 반전시켜 출력하는 인버터, 및 상기 기준 클록 및 상기 인버터의 출력 신호를 입력받아 상기 클록 검출부의 출력 신호에 따라 상기 기준 클록 또는 상기 인버터의 출력 신호를 선택적으로 출력하는 멀티플렉서를 구비하는 클록 발생기, 및 상기 제1 레지스터로부터 데이터를 입력받고, 상기 클록 발생기의 출력 클록을 입력받으며, 상기 출력 클록에 의해 제어되는 제2 레지스터를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 클록 검출부는, 상기 기준 클록의 주기보다 긴 시간 동안 상기 기준 클록의 에지가 발생하지 않은 경우 상기 클록 검출부의 출력 신호를 반전시킬 수 있다.
상기와 같은 본 발명에 따른 클록 발생기 및 이를 이용한 디스플레이 구동 회로는, 파이프라인 스테이지 간에 데이터가 홀드되는 것을 방지하여 데이터를 안정적으로 처리할 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 클록 발생기를 나타내는 블록도이다. 도시된 바와 같이 상기 클록 발생기(300)는 클록 검출부(301), 멀티플렉서(305) 및 인버터(303)를 구비하고, 외부로부터 입력받은 기준 클록(I_CLK)이 클록 검출부(301), 멀티플렉서(305) 및 인버터(303)로 입력된다. 클록 검출부(301)는 기 설정된 시간 동안 기준 클록(I_CLK)의 에지(edge) 발생 여부를 검출하고, 이에 따라 출력신호(Con)를 발생한다. 바람직하게는, 기 설정된 시간 내에 기준 클록(I_CLK)에 에지가 발생한 경우의 출력신호와 기준 클록(I_CLK)의 에지가 발생하지 않는 경우의 출력신호는 그 레벨이 반대가 되도록 한다. 예를 들면, 클록 검출부(301)는 기 설정된 시간 동안 기준 클록(I_CLK)의 에지가 발생하는 경우에는 출력신호(Con)가 제1 레벨을 갖도록 출력하고, 기 설정된 시간 동안 기준 클록(I_CLK)의 에지가 발생하지 않는 경우에는 출력신호(Con)를 반전시켜 제2 레벨을 갖도록 할 수 있다. 상기 제1 레벨 신호와 제2 레벨 신호는 논리 로우 신호 및 논리 하이 신호 중 어느 하나일 수 있고 서로 다른 신호이다.
상기 클록 검출부(301)의 기 설정된 시간은 기준 클록(I_CLK)의 주기보다 긴 시간으로 설정될 수 있다. 이 경우, 클록 검출부(301)는 기준 클록(I_CLK)의 주기 보다 긴 시간 동안 기준 클록(I_CLK)의 에지가 발생하는지 여부를 검출할 수 있다. 또한, 상기 클록 검출부(301)가 검출하는 에지는 라이징 에지(rising edge) 또는 폴링 에지(rising edge) 중의 적어도 하나일 수 있다.
인버터(303)는 기준 클록(I_CLK)을 입력받아 상기 기준 클록(I_CLK)을 반전시켜 출력한다. 멀티플렉서(305)는 기준 클록(I_CLK) 및 인버터(303)의 출력신호를 입력받으며, 클록 검출부(301)의 출력신호(Con)에 따라 기준 클록(I_CLK) 또는 인버터(303)의 출력신호를 선택적으로 출력한다. 예를 들면, 멀티플렉서(305)는 클록 검출부(301)의 출력신호(Con)가 제1 레벨이면 기준 클록(I_CLK)을 출력하고, 클록 검출부(301)의 출력신호(Con)가 제2 레벨이면 인버터(303)의 출력신호를 출력할 수 있다.
도 3에 도시된 클록 발생기의 구체적인 동작을 도 4를 참조하여 설명하면 다음과 같다.
도 4는 기준 클록(I_CLK), 클록 검출부의 출력 신호(Con), 출력 클록(O_CLK)의 타이밍 다이어그램(Timing Diagram)을 도시한 것이다. 도 4는 클록 검출부(301)는 라이징 에지를 검출하고, 상기 제1 레벨은 논리 로우, 상기 제2 레벨은 논리 하이에 해당하며, 멀티플렉서(305)는 클록 검출부(301)의 출력신호(Con)가 논리 로우 신호이면 기준 클록(I_CLK)을 출력하고, 클록 검출부(301)의 출력신호(Con)가 논리 하이 신호이면 인버터(303)의 출력신호를 출력하는 경우의 실시예를 나타낸 것이다. Ts는 클록 검출부(301)의 기 설정된 시간을 나타낸다.
도 4를 참조하면, t1이전에는 클록 검출부(301)의 기 설정된 시간 이내에 기 준 클록(I_CLK)의 라이징 에지가 발생하고 있으므로 클록 검출부(301)의 출력 신호(Con)는 논리 로우인 상태가 유지된다. 클록 검출부(301)의 출력 신호(Con)가 논리 로우 신호인 경우, 멀티플렉서(305)는 기준 클록(I_CLK)을 출력하므로, 출력 클록(O_CLK)은 기준 클록(I_CLK)과 같은 파형을 나타내게 된다.
클록 검출부(301)의 기 설정된 시간(Ts)이 t2-t1과 같은 경우, t1이 지나고 t1부터 t2까지는 기준 클록(I_CLK)의 라이징 에지가 발생하지 않았으므로, t2가 되는 때에 클록 검출부(301)의 출력 신호(Con)는 논리 로우 신호에서 논리 하이 신호로 반전된다. 클록 검출부(301)의 출력 신호(Con)가 논리 하이 신호로 바뀌면, 멀티플렉서(305)는 기준 클록(I_CLK)을 반전시킨 인버터(303)의 출력신호를 출력하게 되므로 출력 클록(O_CLK)은 t2에서 논리 하이 신호가 된다.
시간이 지나 t3가 되어 기준 클록(I_CLK)의 라이징 에지가 발생하면 클록 검출부(301)는 논리 로우 신호를 출력하게 된다. 논리 로우 신호인 클록 검출부(301)의 출력 신호(Con)가 멀티플렉서(305)에 입력되면, 멀티플렉서(305)는 기준 클록(I_CLK)을 출력하게 되므로 t3이후에는 기준 클록(I_CLK)과 출력 클록(O_CLK)이 같은 파형을 나타내게 된다.
도 4를 참조하여 기준 클록(I_CLK)과 출력 클록(O_CLK)의 파형을 비교하면, 기준 클록(I_CLK)이 t1, t3에서 라이징 에지가 발생하는 것에 대응하여, 출력 클록(O_CLK)은 t1, t2에서 라이징 에지가 발생한다. 즉, 출력 클록(O_CLK)은, t3에서 발생하는 입력 클록(I_CLK)의 라이징 에지를 t2로 앞당겨서 발생시키는 것이다.
도 2 및 도 4를 참조하면, t1의 클록이 발생한 이후에도 레지스터에 홀드되 어 있는 데이터가 존재하는데, 상기 레지스터에 기준 클록(I_CLK)를 입력하는 경우에는 t3가 되어서야 상기 홀드되어 있던 데이터를 처리할 수 있지만, 상기 레지스터에 출력 클록(O_CLK)를 입력하는 경우에는 t3보다 앞선 t2의 시점에서 상기 홀드되어 있던 데이터를 처리할 수 있게 된다.
도 5는 본 발명의 다른 실시예에 따른 클록 발생기를 나타낸 블록도이다. 도시된 바와 같이 상기 클록 발생기(500)는 제1 클록 검출부(501), 제2 클록 검출부(505), 제1 멀티플렉서(503) 및 제2 멀티플렉서(507)를 구비한다. 제1 클록 검출부(501)는 제1 입력신호(IN_1)를 입력받아, 상기 제1 입력신호(IN_1)가 기 설정된 제1 시간 이상 논리 하이를 유지하는지 검출하고, 상기 검출결과에 따라 제1 제어신호(Con_1)를 발생한다. 바람직하게는, 상기 제1 입력신호(IN_1)는 기준 클록(I_CLK)일 수 있다. 제2 클록 검출부(505)는 제2 입력신호(IN_2)를 입력받아, 상기 제2 입력신호(IN_2)가 기 설정된 제2 시간 이상 논리 로우를 유지하는지 검출하고, 상기 검출결과에 따라 제2 제어신호(Con_2)를 발생한다. 바람직하게는 상기 제2 입력신호(IN_2)는 제1 멀티플렉서(503)의 출력신호일 수 있다.
상기 제1 시간 및 제2 시간은 기준 클록(I_CLK)의 주기보다 긴 시간으로 설정될 수 있다. 이 경우, 상기 제1 클록 검출부(501)는 기준 클록(I_CLK)의 주기보다 긴 시간 동안 제1 입력 신호(IN_1)가 논리 하이를 유지하는지 검출하고, 상기 제2 클록 검출부(505)는 기준 클록(I_CLK)의 주기보다 긴 시간 동안 제2 입력 신호(IN_2)가 논리 로우를 유지하는지 검출할 수 있다.
본 발명에 적용되는 제1 클록 검출부(501) 및 제2 클록 검출부(505)의 일실 시예에 따르면, 제1 클록 검출부(501)는 제1 입력신호(IN_1)가 제1 시간 이상 논리 하이로 유지되면 논리 하이인 제1 제어신호(Con_1)를 출력하고, 제1 입력신호(IN_1)가 논리 로우가 되거나 제1 시간 이상 논리 하이로 유지되지 않으면 논리 로우인 제1 제어신호(Con_1)를 출력할 수 있다. 또한, 제2 클록 검출부(505)는 제2 입력신호(IN_2)가 제2 시간 이상 논리 로우로 유지되면 논리 로우인 제2 제어신호(Con_2)를 출력하고, 제2 입력신호(IN_2)가 논리 하이가 되거나 제2 시간 이상 논리 로우로 유지되지 않으면 논리 하이인 제2 제어신호(Con_2)를 출력할 수 있다.
한편, 제1 멀티플렉서(503)는 상기 제1 입력신호(IN_1) 및 논리 로우 신호(일예로서, 논리 "0")를 입력받아 상기 제1 제어신호(Con_1)에 응답하여 상기 제1 입력신호(IN_1) 또는 상기 논리 로우 신호를 선택적으로 출력한다. 또한, 제2 멀티플렉서(507)는 상기 제2 입력신호(IN_2) 및 논리 하이 신호(일예로서, 논리 "1")를 입력받아 상기 제2 제어 신호(Con_2)에 응답하여 상기 제2 입력신호(IN_2) 또는 상기 논리 하이 신호를 선택적으로 출력한다.
본 발명에 적용되는 제1 멀티플렉서(503) 및 제2 멀티플렉서(507)의 일실시예에 따르면, 제1 멀티플렉서(503)는 제1 제어신호(Con_1)가 논리 로우이면 제1 입력신호(IN_1)를 출력하고, 제1 제어신호(Con_1)가 논리 하이이면 논리 로우 신호를 출력할 수 있다. 또한, 제2 멀티플렉서(507)는 제2 제어신호(Con_2)가 논리 하이이면 제2 입력신호(IN_2)를 출력하고, 제2 제어신호(Con_2)가 논리 로우이면 논리 하이 신호를 출력할 수 있다.
상기 클록 발생기(500)는 제1 멀티플렉서(503)의 출력신호 또는 제2 멀티플 렉서(507)의 출력신호 중 적어도 하나를 외부로 출력할 수 있다. 일예로서, 제1 멀티플렉서(503)의 출력이 제2 멀티플렉서(507)의 입력으로 제공되는 경우, 제2 멀티플렉서(507)의 출력을 출력 클록(O_CLK)으로서 외부로 제공할 수 있다.
한편, 제3 제어신호(Con_3)는 기준 클록(I_CLK)과 출력 클록(O_CLK)이 동일한 파형이 되도록 제어하는 신호로서, 외부로부터 제1 클록 검출부(501) 및 제2 클록 검출부(505)로 입력될 수 있다. 상기 제3 제어신호(Con_3)의 활성화에 응답하여, 제1 클록 검출부(501)는 클록의 검출 결과에 관계없이 제1 멀티플렉서(503)가 제1 입력신호(IN_1)를 출력하도록 제어하고, 또한 제2 클록 검출부(505)는 클록의 검출 결과에 관계없이 제2 멀티플렉서(507)가 제2 입력신호(IN_2)를 출력하도록 제어한다. 따라서, 제3 제어신호(Con_3)가 활성화되면 기준 클록(I_CLK)이 제1 멀티플렉서(503) 및 제2 멀티플렉서(507)를 거쳐서 그대로 출력 클록(O_CLK)으로 출력된다.
한편, 도 5에 도시된 바와 같이 본 발명의 일 실시예에 따른 클록 발생기는 제1 입력신호(IN_1)는 기준 클록(I_CLK)이고, 제2 입력신호(IN_2)는 제1 멀티플렉서(503)의 출력 신호일 수 있다. 도시되지는 않았으나, 상기 클록 발생기는 제2 입력신호(IN_2)가 기준 클록(I_CLK)이고, 제1 입력신호(IN_1)는 제2 멀티플렉서(507)의 출력 신호가 되도록 구현되어도 무방하다.
한편, 도 5에는 2개의 클록 검출부 및 2개의 멀티플렉서만이 도시되어 있으나, 상기 클록 발생기는 2개 이상의 클록 검출부 및 2개 이상의 멀티플렉서로 구현될 수도 있다.
도 5에 도시된 클록 발생기(500)의 구체적인 동작을 도 6을 참조하여 설명하면 다음과 같다.
도 6은 도 5에 도시된 기준 클록(I_CLK), 제1 제어신호(Con_1), 제2 입력신호(IN_2), 제2 제어신호(Con_2) 및 출력 클록(O_CLK)의 타이밍 다이어그램(Timing Diagram)을 도시한 것이다.
도 6에 도시된 타이밍 다이어그램은 도 5에 도시된 클록 발생기(500)의 일실시예에 관한 것으로서, 상기 클록 발생기(500)의 동작은 다음과 같다. 제1 클록 검출부(501)는 제1 입력신호(IN_1)가 제1 시간(Ts1) 이상 논리 하이를 유지하면 논리 하이인 제1 제어신호(Con_1)를 출력하고, 제1 입력신호(IN_1)가 논리 로우가 되거나 제1 시간(Ts1) 이상 논리 하이로 유지되지 않으면 논리 로우인 제1 제어신호(Con_1)를 출력한다. 또한, 제2 클록 검출부(505)는 제2 입력신호(IN_2)가 제2 시간(Ts2) 이상 논리 로우를 유지하면 논리 로우인 제2 제어신호(Con_2)를 출력하고, 제2 입력신호(IN_2)가 논리 하이가 되거나 제2 시간(Ts2) 이상 논리 로우로 유지되지 않으면 논리 하이인 제2 제어신호(Con_2)를 출력한다. 제1 멀티플렉서(503)는 제1 제어신호(Con_1)가 논리 로우이면 제1 입력신호(IN_1)를 출력하고, 제1 제어신호(Con_1)가 논리 하이이면 논리 로우 신호를 출력한다. 제2 멀티플렉서(507)는 제2 제어신호(Con_2)가 논리 하이이면 제2 입력신호(IN_2)를 출력하고, 제2 제어신호(Con_2)가 논리 로우이면 논리 하이 신호를 출력한다.
도 6을 참조하면, Ts1은 제1 클록 검출부(501)의 기 설정된 제1 시간, Ts2는 제2 클록 검출부(505)의 기 설정된 제2 시간을 나타낸다. t1이전에는 기준 클 록(I_CLK)이 제1 시간(Ts1) 이상 논리 하이로 유지되지 않고, 제1 시간(Ts1) 이내에 계속해서 기준 클록(I_CLK)의 에지(edge)가 발생하므로 제1 클록 검출부(501)는 논리 로우인 제1 제어신호(Con_1)를 출력한다. 이에 따라, 논리 로우인 제1 제어신호(Con_1)를 입력받은 제1 멀티플렉서(503)는 기준 클록(I_CLK)을 출력하므로, 제2 입력신호(IN_2)는 t1이전 구간에서 기준 클록(I_CLK)과 같은 파형을 나타내게 된다. 제2 클록 검출부(505)는 제2 입력신호(IN_2)를 입력받으며, t1이전에는 제2 입력신호(IN_2)가 제2 시간(Ts2) 이상 논리 로우로 유지되지 않고, 제2 시간(Ts2) 이내에 계속해서 제2 입력신호(IN_2)의 에지가 발생하므로 제2 클록 검출부(505)는 t1이전 구간에서 논리 하이인 제2 제어신호(Con_2)를 출력한다. 이에 따라, 논리 하이인 제2 제어신호(Con_2)를 입력받은 제2 멀티플렉서(507)는 제2 입력신호(IN_2)를 출력하므로, 출력 클록(O_CLK)은 t1이전 구간에서 제2 입력신호(IN_2)와 같은 파형을 나타내게 된다.
제1 클록 검출부(501)의 기 설정된 제1 시간(Ts1)이 t2-t1과 같은 경우, t1이 지나고 t1부터 t2까지 기준 클록(I_CLK)이 논리 하이로 유지되므로, t2가 되는 때에 제1 클록 검출부(501)의 출력 신호인 제1 제어신호(Con_1)는 논리 하이 상태가 된다. t2에서 제1 제어신호(Con_1)가 논리 하이 상태가 되면, 제1 멀티플렉서(503)는 논리 로우 신호를 출력하게 되므로 제2 입력신호(IN_2)는 논리 로우 상태가 된다.
제2 클록 검출부(505)는 제2 입력신호(IN_2)가 제2 시간(Ts2) 이상 논리 로우로 유지되는지를 검출하고, t2이전에는 제2 입력신호(IN_2)가 제2 시간(Ts2) 이 상 논리 로우로 유지되지 않으므로 제2 클록 검출부(505)의 출력신호인 제2 제어신호(Con_2)는 논리 하이 상태를 유지한다. 따라서 논리 하이인 제2 제어신호(Con_2)를 입력받은 제2 멀티플렉서(507)는 제2 입력신호(IN_2)를 출력하므로 t2이전까지는 제2 입력신호(IN_2)와 출력 클록(O_CLK)의 파형이 서로 같게 된다.
제2 클록 검출부(505)의 기 설정된 제2 시간(Ts2)이 t3-t2와 같은 경우, t2가 지나고 t2부터 t3까지 제2 입력신호(IN_2)가 논리 로우로 유지되므로, t3가 되는 때에 제2 클록 검출부(505)의 출력 신호인 제2 제어신호(Con_2)는 논리 로우 상태가 된다. t3에서 제2 제어신호(Con_2)가 논리 로우 상태가 되면, 제2 멀티플렉서(507)는 논리 하이 신호를 출력하게 되므로 출력 클록(O_CLK)은 논리 하이 상태가 된다.
t4에서 기준 클록(I_CLK)이 논리 로우가 되면, 제1 클록 검출부(501)는 논리 로우인 제1 제어신호(Con_1)를 출력한다. 이에 따라, 제1 멀티플렉서(503)에 논리 로우인 제1 제어신호(Con_1)가 입력되면 제1 멀티플렉서(503)는 기준 클록(I_CLK)을 출력하므로, t4이후에는 제2 입력신호(IN_2)는 기준 클록(I_CLK)과 같은 파형을 갖게 된다.
t5에서 제2 입력신호(IN_2)가 논리 하이가 되면, 제2 클록 검출부(505)는 논리 하이인 제2 제어신호(Con_2)를 출력한다. 이에 따라, 제2 멀티플렉서(507)에 논리 하이인 제2 제어신호(Con_2)가 입력되면 제2 멀티플렉서(507)는 제2 입력신호(IN_2)를 출력하므로, t5이후에는 출력 클록(O_CLK)은 제2 입력신호(IN_2)와 같은 파형을 갖게 된다.
도 6을 참조하여 기준 클록(I_CLK)과 출력 클록(O_CLK)의 파형을 비교하면, 기준 클록(I_CLK)이 t1, t5에서 라이징 에지가 발생하는 것에 대응하여, 출력 클록(O_CLK)은 t1, t3에서 라이징 에지가 발생한다. 즉, 출력 클록(O_CLK)은, t5에서 발생하는 입력 클록(I_CLK)의 라이징 에지를 t3로 앞당겨서 발생시키는 것이다.
도 2 및 도 6을 참조하면, t1의 클록이 발생한 이후에도 레지스터에 홀드되어 있는 데이터가 존재하는데, 상기 레지스터에 기준 클록(I_CLK)를 입력하는 경우에는 t5가 되어서야 상기 홀드되어 있던 데이터를 처리할 수 있지만, 상기 레지스터에 출력 클록(O_CLK)를 입력하는 경우에는 t5보다 앞선 t3의 시점에서 상기 홀드되어 있던 데이터를 처리할 수 있게 된다.
도 7은 도 5에 도시된 제1 클록 검출부(501)의 일실시예를 나타내는 블록도이다. 도7에 도시된 제1 클록 검출부(501)의 일실시예는 복수 개의 딜레이부(일예로서 3개의 딜레이부; 701, 711, 721)를 포함할 수 있으며, 각각의 딜레이부는 버퍼(703, 713, 723) 및 AND 게이트(705, 715, 725)를 구비할 수 있다. 제1 딜레이부(701)의 버퍼(703)는 제1 입력신호(IN_1)를 입력받아 이를 지연시켜 출력하고, 제1 딜레이부(701)의 AND 게이트(705)는 버퍼(703)의 출력신호와 제1 입력신호(IN_1)를 입력받아 AND 연산을 한 후, 이를 출력한다.
3개의 딜레이부(701, 711, 721)는 서로 직렬로 연결되어 있고, 제1 딜레이부(701)의 AND 게이트(705)의 출력이 제2 딜레이부(711)의 버퍼(713)로 입력되며, 제2 딜레이부(711)의 AND 게이트(615)의 출력이 제3 딜레이부(721)의 버퍼(723)로 입력된다. 제3 딜레이부(721)의 AND 게이트(725)의 출력은 제1 제어신호(Con_1)로 서 출력된다.
각각의 버퍼(703, 713, 723)의 지연 시간을 모두 더한 값이 제1 클록 검출부(501)의 제1 시간(Ts1)이 될 수 있다. 3개의 딜레이부(701, 711, 721) 각각의 버퍼(703, 713, 723)는 제1 입력신호(IN_1)의 펄스폭보다 작은 지연 시간을 가질 수 있다. 이는 각 버퍼의 지연 시간 보다 짧은 펄스폭을 갖는 펄스들이 딜레이부 내부의 교류(AC) 성분으로 남지 않도록 하기 위함이다.
도 8은 도 5에 도시된 제2 클록 검출부(505)의 일실시예를 나타내는 블록도이다. 도 8에 도시된 제2 클록 검출부(505)의 일실시예는 복수 개의 딜레이부(일예로서 3개의 딜레이부; 801, 811, 821)를 포함할 수 있으며, 각각의 딜레이부는 버퍼(803, 813, 823) 및 OR 게이트(805, 815, 825)를 구비할 수 있다. 제1 딜레이부(801)의 버퍼(803)는 제2 입력신호(IN_2)를 입력받아 이를 지연시켜 출력하고, 제1 딜레이부(801)의 OR 게이트(805)는 버퍼(803)의 출력신호와 제2 입력신호(IN_2)를 입력받아 OR 연산을 한 후, 이를 출력한다.
3개의 딜레이부(801, 811, 821)는 서로 직렬로 연결되어 있고, 제1 딜레이부(801)의 OR 게이트(805)의 출력이 제2 딜레이부(811)의 버퍼(813)로 입력되고, 제2 딜레이부(811)의 OR 게이트(815)의 출력이 제3 딜레이부(821)의 버퍼(823)로 입력된다. 제3 딜레이부(821)의 OR 게이트(825)의 출력은 제2 제어신호(Con_2)로서 출력된다.
각각의 버퍼(803, 813, 823)의 지연 시간을 모두 더한 값이 제2 클록 검출부(505)의 제2 시간(Ts2)이 될 수 있다. 3개의 딜레이부(801, 811, 821) 각각의 버 퍼(803, 813, 823)는 제2 입력신호(IN_2)의 펄스폭보다 작은 지연 시간을 가질 수 있다. 이는 각 버퍼의 지연 시간 보다 짧은 펄스폭을 갖는 펄스들이 딜레이부 내부의 교류(AC) 성분으로 남지 않도록 하기 위함이다.
도 9는 본 발명의 일실시예에 따른 클록 발생기를 구비하는 디스플레이 구동회로의 일실시예를 나타낸 블록도이다. 상기 디스플레이 구동회로(900)는 제1 레지스터(920), 제2 레지스터(940) 및 클록 발생기(950)를 구비한다. 제1 레지스터(920)는 입력 데이터(DATA) 및 기준 클록(I_CLK)를 입력받고, 제2 레지스터(940)는 제1 레지스터(920)로부터 데이터를 입력받고, 클록 발생기(950)의 출력 클록(O_CLK)을 입력받는다. 클록 발생기(950)는 기준 클록(I_CLK)를 입력받아 출력 클록(O_CLK)를 발생시킨다. 상기 디스플레이 구동 회로(900)는 입력 데이터(DATA)를 입력받아 이를 처리하는 과정을 거친 후, 그 결과를 제1 레지스터(920)로 출력하는 제1 논리회로(910), 및 제1 레지스터(920)로부터 데이터를 입력받아 이를 처리하는 과정을 거친 후, 그 결과를 제2 레지스터(940)로 출력하는 제2 논리회로(930)를 더 구비할 수 있다. 또한, 도 9의 클록 발생기(950)는 도 3에 도시된 클록 발생기(300)의 일실시예 또는 도 5에 도시된 클록 발생기(500)의 일실시예로 구현될 수 있다.
도 10은 도 9에 도시된 디스플레이 구동 회로의 구체적인 동작의 일실시예를 시계열적으로 나타낸 것이다. 도 10을 참조하면, n번째 주기(Cycle n)부터 n+2번째 주기(Cycle n+2)까지는 기준 클록(I_CLK)의 에지가 발생하기 때문에, 도 4 및 도 6에 도시된 바와 같이 클록 발생기(950)의 출력 클록(O_CLK)은 기준 클록(I_CLK)과 동일하게 된다.
도 10에서 각 주기에서의 데이터 전달과정을 설명하면, 입력 데이터(DATA)는 제1 논리회로(910)의 데이터 처리과정을 거친 후, 제1 레지스터(920)에 저장된다. 기준 클록(I_CLK)이 n번째 주기(Cycle n)일 때 제1 레지스터(920)로 D(n)이 저장되고, n번째 주기의 다음 주기인 n+1번째 주기(Cycle n+1)일 때 제1 레지스터(920)로 D(n+1)이 저장되며, n+1번째 주기의 다음 주기인 n+2번째 주기(Cycle n+2)일 때 제1 레지스터(920)로 D(n+2)가 저장된다.
n번째 주기(Cycle n)일 때 제1 레지스터(920)에 저장된 D(n)은 그 다음 주기인 n+1번째 주기(Cycle n+1)일 때 제2 레지스터(940)에 D1(n)으로 저장된다. D1(n)은 D(n)이 제2 논리회로(930)의 데이터 처리과정을 거친 후 출력된 데이터를 의미한다. 이와 유사한 방법으로, 제1 레지스터(920)에 저장된 D(n+1) 및 D(n+2)도 제2 레지스터(940)로 전달된다.
그러나 도 10에 도시된 바와 같이, n+2번째 주기(cycle n+2) 이후에 후속 클록이 입력되지 않기 때문에, 제2 레지스터(940)에 저장된 D1(n+2)는 다음 레지스터로 전달되지 못하고 제2 레지스터(940)에 홀드되어 처리되지 않게 된다. 상기 클록 발생기(950)는 기준 클록(I_CLK)의 입력이 중단되어 기준 클록(I_CLK)의 신호 레벨에 변화가 없을 경우, 상술한 바와 같이 기 설정된 일정 시간이 지나면 클록 에지를 발생시켜 출력 클록(O_CLK)으로 출력한다. 따라서, 제2 레지스터(940)에 홀드되어 있던 D1(n+2)는 상기 출력 클록(O_CLK)을 입력받아 다음 레지스터로 전달되게 된다. 즉, 상술한 바와 같이 상기 클록 발생기(950)는 기준 클록(I_CLK)의 입력이 중단된 후 일정 시간이 지나면, 출력 클록(O_CLK)으로 클록 에지를 발생시켜 홀드되어 있던 데이터를 처리할 수 있게 한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 종래의 파이프라인 기법이 적용된 회로를 나타낸 것이다.
도 2는 종래의 파이프라인 기법이 적용된 회로에서 데이터가 홀드되어 처리되지 않은 상태로 유지되는 경우를 나타낸 것이다.
도 3은 본 발명의 일실시예에 따른 클록 발생기를 나타내는 블록도이다.
도 4는 기준 클록, 클록 검출부의 출력 신호, 출력 클록의 타이밍 다이어그램(Timing Diagram)을 도시한 것이다.
도 5는 본 발명의 다른 실시예에 따른 클록 발생기를 나타낸 블록도이다.
도 6은 도 5에 도시된 기준 클록, 제1 제어신호, 제2 입력신호, 제2 제어신호 및 출력 클록의 타이밍 다이어그램(Timing Diagram)을 도시한 것이다.
도 7은 도 5에 도시된 제1 클록 검출부의 일실시예를 나타내는 블록도이다.
도 8은 도 5에 도시된 제2 클록 검출부의 일실시예를 나타내는 블록도이다.
도 9는 본 발명의 일실시예에 따른 클록 발생기를 구비하는 디스플레이 구동회로의 일실시예를 나타낸 블록도이다.
도 10은 도 9에 도시된 디스플레이 구동 회로의 구체적인 동작의 일실시예를 시계열적으로 나타낸 것이다.
* 도면의 주요 부분에 대한 부호의 설명 *
301: 클록 검출부 303: 인버터
305: 멀티플렉서 501: 제1 클록 검출부
503: 제1 멀티플렉서 505: 제2 클록 검출부
507: 제2 멀티플렉서

Claims (13)

  1. 기준 클록을 입력받아 기 설정된 시간 동안 상기 기준 클록의 에지(edge)가 발생하지 않는 경우에는 출력 신호를 반전시키는 클록 검출부;
    상기 기준 클록을 입력받아 상기 기준 클록을 반전시켜 출력하는 인버터; 및
    상기 기준 클록 및 상기 인버터의 출력 신호를 입력받아, 상기 클록 검출부의 출력 신호에 따라 상기 기준 클록 또는 상기 인버터의 출력 신호를 선택적으로 출력하는 멀티플렉서를 구비하는 것을 특징으로 하는 클록 발생기(Clock Generator).
  2. 제 1항에 있어서, 상기 클록 검출부는,
    상기 기준 클록의 주기보다 긴 시간 동안 상기 기준 클록의 에지가 발생하지 않은 경우 상기 출력 신호를 반전시키는 것을 특징으로 하는 클록 발생기.
  3. 제 1항에 있어서,
    상기 클록 검출부는 상기 기 설정된 시간 이내에 상기 기준 클록의 에지(edge)가 발생하는 경우에는 제1 레벨을 갖는 출력 신호를 발생하고, 상기 기 설정된 시간 동안 상기 기준 클록의 에지가 발생하지 않는 경우에는 제2 레벨을 갖는 출력 신호를 발생하며,
    상기 멀티플렉서는 상기 클록 검출부의 출력신호가 제1 레벨인 경우에는 상 기 기준 클록을 출력하고, 상기 클록 검출부의 출력신호가 제2 레벨인 경우에는 상기 인버터의 출력신호를 출력하는 것을 특징으로 하는 클록 발생기.
  4. 제1 입력신호를 입력받으며, 상기 제1 입력신호가 기 설정된 제1 시간 이상 논리 하이를 유지하는지 검출하고, 상기 검출결과에 따른 제1 제어신호를 발생하는 제1 클록 검출부;
    제2 입력신호를 입력받으며, 상기 제2 입력신호가 기 설정된 제2 시간 이상 논리 로우를 유지하는지를 검출하고, 상기 검출결과에 따른 제2 제어신호를 발생하는 제2 클록 검출부;
    상기 제1 입력신호 및 논리 로우 신호를 입력받아 상기 제1 제어신호에 응답하여 상기 제1 입력신호 또는 상기 논리 로우 신호를 선택적으로 출력하는 제1 멀티플렉서; 및
    상기 제2 입력신호 및 논리 하이 신호를 입력받아 상기 제2 제어신호에 응답하여 상기 제2 입력신호 또는 상기 논리 하이 신호를 선택적으로 출력하는 제2 멀티플렉서를 구비하는 것을 특징으로 하는 클록 발생기(Clock Generator).
  5. 제 4항에 있어서,
    상기 제1 입력신호가 기준 클록인 경우, 상기 제2 클록 검출부 및 상기 제2 멀티플렉서는, 상기 제1 멀티플렉서의 출력을 상기 제2 입력신호로서 입력받으며,
    상기 제2 입력신호가 상기 기준 클록인 경우, 상기 제1 클록 검출부 및 상기 제1 멀티플렉서는, 상기 제2 멀티플렉서의 출력을 상기 제1 입력신호로서 입력받는 것을 특징으로 하는 클록 발생기.
  6. 제 4항에 있어서,
    상기 제1 멀티플렉서의 출력신호 또는 상기 제2 멀티플렉서의 출력신호 중 어느 하나를 외부로 출력하는 것을 특징으로 하는 클록 발생기.
  7. 제 4항에 있어서,
    상기 제1 클록 검출부 및 상기 제2 클록 검출부는 제3 제어신호를 입력받으며,
    상기 제1 클록 검출부는 상기 제3 제어신호의 활성화에 응답하여 제1 멀티플렉서가 제1 입력신호를 출력하도록 제어하고,
    상기 제2 클록 검출부는 상기 제3 제어신호의 활성화에 응답하여 제2 멀티플렉서가 제2 입력신호를 출력하도록 제어하는 것을 특징으로 하는 클록 발생기.
  8. 제 4항에 있어서,
    상기 제1 클록 검출부는 M(M은 자연수)개의 딜레이부를 포함하고,
    상기 M개의 딜레이부 각각은, 상기 딜레이부 각각으로 입력된 신호를 지연시켜 출력하는 버퍼, 및 상기 버퍼의 출력 신호와 상기 제1 입력신호를 입력받아 출력하는 AND 게이트를 구비하며,
    제1 딜레이부의 버퍼는 상기 제1 입력신호를 입력받고, 제N 딜레이부(N은 M보다 작거나 같고 1보다 큰 자연수)의 버퍼의 입력단은 제N-1 딜레이부의 AND 게이트의 출력단과 연결되고, 제M 딜레이부의 AND 게이트는 상기 제1 제어신호를 출력하는 것을 특징으로 하는 클록 발생기.
  9. 제 8항에 있어서,
    상기 딜레이부 각각의 버퍼는 상기 제1 입력신호의 펄스폭보다 작은 지연 시간을 갖는 것을 특징으로 하는 클록 발생기.
  10. 제 4항에 있어서,
    상기 제2 클록 검출부는 M(M은 자연수)개의 딜레이부를 포함하고,
    상기 M개의 딜레이부 각각은, 상기 딜레이부 각각으로 입력된 신호를 지연시켜 출력하는 버퍼, 및 상기 버퍼의 출력 신호와 상기 제2 입력신호를 입력받아 출력하는 OR 게이트를 구비하며,
    제1 딜레이부의 버퍼는 상기 제2 입력신호를 입력받고, 제N 딜레이부(N은 M보다 작거나 같고 1보다 큰 자연수)의 버퍼의 입력단은 제N-1 딜레이부의 OR 게이트의 출력단과 연결되고, 제M 딜레이부의 OR 게이트는 상기 제2 제어신호를 출력하는 것을 특징으로 하는 클록 발생기.
  11. 제 10항에 있어서,
    상기 딜레이부 각각의 버퍼는 상기 제2 입력신호의 펄스폭보다 작은 지연 시간을 갖는 것을 특징으로 하는 클록 발생기.
  12. 소정의 데이터 및 기준 클록을 입력받으며, 상기 기준 클록에 의해 제어되는 제1 레지스터;
    상기 기준 클록을 입력받아 기 설정된 시간 동안 상기 기준 클록의 에지(edge)가 발생하지 않는 경우에는 출력 신호를 반전시키는 클록 검출부, 상기 기준 클록을 입력받아 상기 기준 클록을 반전시켜 출력하는 인버터, 및 상기 기준 클록 및 상기 인버터의 출력 신호를 입력받아 상기 클록 검출부의 출력 신호에 따라 상기 기준 클록 또는 상기 인버터의 출력 신호를 선택적으로 출력하는 멀티플렉서를 구비하는 클록 발생기; 및
    상기 제1 레지스터로부터 데이터를 입력받고, 상기 클록 발생기의 출력 클록을 입력받으며, 상기 출력 클록에 의해 제어되는 제2 레지스터를 구비하는 것을 특징으로 하는 디스플레이 구동 회로.
  13. 제 12항에 있어서, 상기 클록 검출부는,
    상기 기준 클록의 주기보다 긴 시간 동안 상기 기준 클록의 에지가 발생하지 않은 경우 상기 출력 신호를 반전시키는 것을 특징으로 하는 디스플레이 구동 회로.
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