KR20100012468A - 고속 동작하는 반도체 스토리지 시스템 - Google Patents

고속 동작하는 반도체 스토리지 시스템 Download PDF

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Abstract

반도체 스토리지 시스템을 개시한다. 메모리 블록을 데이터 블록과 로그 블록으로 구분하는 반도체 스토리지 시스템에 있어서, 개시된 반도체 스토리지 시스템은, 데이터 블록을 구비하는 메인 메모리 셀 어레이 및 상기 데이터 블록에 대응되는 로그 블록을 구비하는 서브 메모리 영역을 포함하며 상기 서브 메모리 영역내 저장 속도는 상기 메인 메모리 셀 어레이보다 고속이다.
플래시 메모리, 라이트 속도, 저장 공간

Description

고속 동작하는 반도체 스토리지 시스템{Solid State Storage System with High Speed}
본 발명은 반도체 스토리지 시스템에 관한 것으로서, 보다 구체적으로는 고속 동작하는 반도체 스토리지 시스템에 관한 것이다.
일반적으로 비휘발성 메모리를 많은 휴대용 정보 기기의 저장용 메모리로 사용하고 있다. 더 나아가, 최근에는 PC(Personal Computer)에서 HDD(Hard Disk Drive)를 대신하여 낸드(NAND) 플래시 메모리를 사용한 SSD(Solid State Drive)가 출시되고 있고, 급속도로 HDD 시장을 잠식할 것으로 전망되고 있다.
통상적으로 이러한 SSD와 같은 반도체 스토리지 시스템에서는 FTL(Flash Translation Layer)이라고 불리는 소프트웨어 계층을 사용하는 것이 일반적이다. FTL은 플래시 메모리를 사용하면서 외부로는 플래시 메모리 저장 장치를 디스크와 동일한 섹터들의 집합으로 추상화시켜 보여주고 이들 논리적인 섹터들에 대한 읽기, 쓰기(덮어쓰기) 연산을 제공한다.
도 1은 종래 기술에 따른 반도체 스토리지 시스템(1)의 블록도이다.
도 1을 참조하면, 반도체 스토리지 시스템(1)은 호스트 인터페이스(10), 메 모리 컨트롤러(20), MCU(30) 및 메모리 영역(40)을 포함한다.
우선, 호스트 인터페이스(10)는 메모리 컨트롤러(20)와 연결되며, 외부 호스트(미도시)와 메모리 컨트롤러(20)간에 제어 명령, 어드레스 신호 및 데이터 신호를 송수신한다.
메모리 컨트롤러(20)는 메모리 영역(40)의 복수개의 낸드 플래시 메모리 소자 중 소정 낸드 플래시 메모리 소자(미도시)를 선택하고, 라이트, 삭제 또는 리드 명령을 제공한다. 또한, 메모리 컨트롤러(20) 내부에 제 1버퍼 유닛(25)이 구비되어, 논리적 어드레스 및 물리적 어드레스간의 맵핑 정보와 같은 메타 데이터(Meta data)를 동작 수행중의 참조용 정보로서 임시 저장한다. 제 1버퍼 유닛(25)은 통상 SRAM(Static Random Access Memory)을 이용한다.
MCU(Micro Control Unit; 30)는 메모리 컨트롤러(20)간에 제어 명령, 어드레스 신호 및 데이터 신호등을 송수신한다. MCU(30) 내부에는 제 2 버퍼 유닛(35)이 구비되어, 메모리 영역(40)의 메타 데이터를 갱신하며, 갱신된 메타 데이터를 메모리 컨트롤러(20)내의 제 1 버퍼 유닛(25)에 제공한다. 제 2버퍼 유닛(35)은 통상 SRAM(Static Random Access Memory)을 이용한다.
메모리 영역(40)은 메모리 컨트롤러(20)에 제어되어 데이터의 라이트, 삭제 및 리드 동작이 수행된다. 한편, 제 1 및 제 2 버퍼 유닛(25, 35)의 갱신된 메타 데이터는 비휘발성 영역인 메모리 영역(40)내 일부 영역(45)에 저장된다. 이로써, 전원이 켜진 후 동작에 필요한 옵셋(offset) 정보로서의 메타 데이터가 참조될 수 있다.
한편, 메모리 영역(40)은 낸드 플래시 메모리 영역으로서, 이러한 메모리 영역(40)의 블록 관리 방법중 하나는, 메모리 블록을 데이터 블록과 로그 블록으로 구분하고 FTL을 이용해 어드레스 맵핑을 제어한다. 공지된 바와 같이, 로그 블록 맵핑 방법은 논리적 어드레스에 따라 지정된 데이터 블록에 대해 맵핑을 통해 로그 블록으로 할당하여 데이터를 저장하는 것이다. 또한, 로그 블록 맵핑에도 지정된 위치가 중복될 수 있는 제 위치 방식(in-place)과 지정된 위치가 중복되지 않도록 제어하는 임의 위치 방식(out-of-place)이 있다. 여기서는 임의 위치 방식의 로그 블록 맵핑을 설명하기로 한다.
도 2는 종래 기술에 따른 어드레스 맵핑의 처리 및 저장을 개념적으로 도시한 블록도이다. 도 1 및 도 2를 참조하여 어드레스 맵핑의 처리 동작을 설명하기로 한다.
전술한 대로 메모리 영역(40)내 메모리 블록은 로그 블록과 데이터 블록(미도시)으로 구성된다.
보다 구체적으로, 논리적 어드레스LB2, LB3, LB1, LB0에 의해 데이터를 라이트해야 한다고 가정하기로 한다. 우선, 논리적 어드레스LB2에 의해 로그 블록이 할당되어 데이터가 저장된다. 또한, 맵핑 정보는 제 1 및 제 2 버퍼 유닛(25, 35)에서 갱신되어 임시 저장한다. 갱신된 정보 또한, 메모리 영역(40)내 일부 영역(도 1의 45 참조)에 다시 저장해야 한다. 다음의 논리적 어드레스 LB3에 의한 라이트 과정도 이러한 과정이 반복된다. 이후, 모든 로그 블록이 할당되면, 공지된 바와 같이 새로운 블록에 병합(merge)한다.
이때, 라이트 요청이 들어온 후, 메모리 영역(40)내 데이터가 라이트되는 시간을 Δt1이라 하자. 이러한 Δt1은, 플래시 메모리 셀 영역의 로그 블록 내에서의 라이트 시간이다.
전술한 바와 같이, 로그 블록은 메모리 영역(40)내의 플래시 메모리를 이용하는 것이므로, 라이트 비지 타임(write busy time)이 크다. 예컨대, SLC(Single Level Cell)일 경우 라이트 비지 타임(write busy time)이 250us, MLC(Multi Level Cell)일 경우 850us라고 알려져 있다. 따라서, 매번 쓰기 요청이 들어올 때마다, 라이트 시간이 소정 시간 소요된다. 이로써, Δt1은 상당한 시간이 소요됨을 알 수 있다.
이와 같이, 외부의 요청이 있을 때마다, 할당된 낸드 플래시 메모리 타입의 로그 블록에 소정 시간 소요된 후 저장되므로 라이트 시간이 많이 소요된다. 그뿐 아니라, 갱신된 메타 데이터를 매 명령 수행시마다 일부 영역(45)에 저장하므로 어드레스 맵 정보의 갱신 및 저장에 관련된 동작이 복잡할 뿐 아니라 오랜 시간이 걸린다.
이러한 이유로, 블록의 맵핑 처리 및 데이터 저장이 되는 시간이 시스템의 성능을 저하시키는 요인이 될 수 있다. 더 나아가, 맵핑 정보를 저장하기 위해 메모리 영역(도 1의 40 참조)의 일부를 할당하는 것은 메모리 영역(45)의 면적 효율을 저하시킬 수 있다.
본 발명의 기술적 과제는 보다 고속으로 동작하며 메모리 영역의 면적 효율을 개선시키는 반도체 스토리지 시스템을 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 스토리지 시스템은, 메모리 블록을 데이터 블록과 로그 블록으로 구분하고, 데이터 블록을 구비하는 메인 메모리 셀 어레이 및 상기 데이터 블록에 대응되는 로그 블록을 구비하는 서브 메모리 영역을 포함하며 상기 서브 메모리 영역내 저장 속도는 상기 메인 메모리 셀 어레이보다 고속이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 스토리지 시스템은, 플래시 메모리를 포함하는 메인 메모리 셀 어레이, 비휘발성 랜덤 억세스 메모리를 포함하는 서브 메모리 영역, 상기 서브 메모리 영역 및 상기 메인 메모리 셀 어레이의 논리적 어드레스 및 물리적 어드레스의 맵핑을 제어하는 컨트롤러를 포함하며, 라이트 요청시, 상기 컨트롤러의 제어 신호에 의해 우선 상기 서브 메모리 영역내 데이터를 라이트하고, 이에 대한 상기 어드레스 맵핑 정보를 상기 서브 메모리 영역내 저장한다.
본 발명의 일 실시예에 따르면 데이터 처리를 위한 로그 블록을 메모리 영역 외부의 비휘발성 메모리를 사용함으로써, 데이터의 라이트 시간을 감소시킬 수 있 다. 더 나아가, 어드레스 맵핑 정보 저장용으로 메인 메모리 영역인 플래시 메모리 영역의 일부를 추가로 할당하지 않아도 되므로 한정된 자원을 효율적으로 이용할 수 있다.
이하에서는 본 발명의 일 실시예에 따른 반도체 스토리지 시스템에 대하여 첨부된 도면을 참조하여 설명하도록 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 스토리지 시스템(100)의 블록도이다.
도 3을 참조하면, 반도체 스토리지 시스템(100)은 호스트 인터페이스(110), 메인 메모리 컨트롤러(120), MCU(130), 메인 메모리 셀 어레이(140) 및 서브 메모리 영역(150)을 포함한다.
우선, 호스트 인터페이스(110)는 메인 메모리 컨트롤러(120)와 연결되며, 외부 호스트 (미도시)와 메모리 컨트롤러(120)간에 제어 명령, 어드레스 신호 및 데이터 신호를 송수신한다. 호스트 인터페이스(110)와 외부 호스트 (미도시)간의 인터페이스 방식은 직렬 ATA(Serial Advanced Technology Attachment;SATA), 병렬 ATA(Parallel Advanced Technology attachment;PATA), SCSI, Express Card 및 PCI-Express 방식 중 어느 하나일 수 있으며 제한되지 않는다.
또한, 본 발명의 일 실시예에 따른 호스트 인터페이스(110)는 서브 메모리 영역(150)과 연결되어, 서브 메모리 영역(150)간에 제어 명령, 어드레스 신호 및 데이터 신호등을 송수신한다.
메인 메모리 컨트롤러(120)는 메인 메모리 셀 어레이(140)의 복수개의 낸드 플래시 메모리 소자 중 소정 낸드 플래시 메모리 소자(미도시)를 선택하고, 라이트, 삭제 또는 리드 명령을 제공한다.
MCU(Micro Control Unit; 130)는 메인 메모리 컨트롤러(120), 서브 메모리 영역(150)간에 제어 명령, 어드레스 신호 및 데이터 신호등을 송수신하거나, 이러한 신호들에 의해 메인 메모리 컨트롤러(120), 서브 메모리 영역(150)을 제어하기도 한다. 또한, MCU(130) 내에 버퍼 유닛(135)이 구비되어 메인 메모리 셀 어레이(140) 또는 서브 메모리 영역(150)의 메타 데이터를 갱신하여 임시 저장한다.
메인 메모리 셀 어레이(140)는 메인 메모리 컨트롤러(120)에 제어되어 데이터의 라이트, 삭제 및 리드 동작이 수행된다.
본 발명의 일 실시예에 따른 서브 메모리 영역(150)은 메인 메모리 셀 어레이(140)의 데이터를 임시 처리하는 로그 블록의 역할을 한다.
보다 구체적으로, 서브 메모리 영역(150)은 호스트 인터페이스(110) 및 MCU(130)의 제어 신호에 제어되어, 라이트 요청시 데이터 블록(미도시)에 대응되는 로그 블록을 할당하여 데이터를 저장한다.
본 발명의 일 실시예에 따르면, 서브 메모리 영역(150)은 비휘발성 랜덤 억세스 메모리(Non-Volatile Random Access Memory)를 포함한다.
그리하여, 외부 호스트(미도시)로부터 라이트 요청시, 서브 메모리 영역(150)내의 비휘발성 랜덤 억세스 메모리를 이용한 로그 블록을 할당하여 저장하므로, 데이터의 저장 속도가 종래보다 향상된다.
잘 아는 바와 같이, 비휘발성 랜덤 억세스 메모리의 라이트에 필요한 시간은 통상 30 내지 50ns이다. 그러므로, 서브 메모리 영역(150)내 데이터를 저장하면, 종래의 플래시 메모리에 있어서 250us 또는 850us의 라이트 비지 타임보다 빠른 시간 내에 데이터를 저장할 수 있다. 또한, 서브 메모리 영역(150)은 비휘발성이므로, 전원이 오프된 후에도 데이터가 휘발되지 않으므로, 갱신된 메타 데이터는 서브 메모리 영역(150)내 저장시킨다. 따라서, 종래와 같이 메타 데이터를 전원 온된 후에도 참조하도록 비휘발성 영역인 메인 메모리 셀 어레이(140)내 일부 영역에 저장할 필요가 없다.
도 4는 도 3에 따른 서브 메모리 영역(150)의 블록도이다.
도 4를 참조하면, 서브 메모리 영역(150)은 제어 유닛(152) 및 다수의 비휘발성 메모리(153a)를 포함한다.
우선, 제어 유닛(152)은 호스트 인터페이스(도 3의 110 참조)로부터의 명령 신호에 응답하여 비휘발성 메모리(153a)의 동작을 제어한다.
예를 들어, 호스트 인터페이스(도 3의 110 참조)로부터 라이트 요청시, 제어 유닛(152)은 다수의 비휘발성 메모리(153a)중 어느 하나를 선택하여, 로그 블록으로 할당하고 라이트 동작을 제어한다.
다음으로, 다수의 비휘발성 메모리(153a)는 제어 유닛(162)에 의해 제어됨으로써, 라이트 동작이 수행되는 워킹(working) 메모리로서 동작한다. 이때, 비휘발성 메모리(153a)의 라이트 속도는 플래시 메모리의 라이트 속도보다 고속이므로, 데이터 저장 속도가 고속화될 수 있다.
또한, 비휘발성 메모리(153a)는 전원이 오프된 후에도 정보를 유지할 수 있으므로 메타 데이터 관리를 위해 별도로 메인 메모리 셀 어레이(140)에 저장하는 과정을 수행하지 않아도 된다. 이러한 비휘발성 메모리로서는, 예를 들어 FeRAM (Ferroelectric RAM), MRAM(Magnetic RAM), PRAM(Phase Change RAM)등일 수 있다.
우선, FeRAM은 강유전체라는 물질의 성질을 이용해 전극을 가해 반대 성질을 갖도록 함으로써 데이터를 저장할 수 있다.
PRAM은 특정물질에 전류를 가해 물질의 저항이 약한 고체 형태 또는 저항이 강한 액체 형태에 따라 데이터를 저장할 수 있다.
MRAM은 자기장의 성질을 이용해 N극과 S극의 성질을 강자성 물질을 이용해 데이터를 저장할 수 있다.
이러한 비휘발성 메모리들은 전술한 바와 같이 전원이 오프되어도 그 정보가 휘발되지 않고 유지되며, 라이트 속도는 플래시 메모리 셀 보다 빠르다. 이로써, 본 발명의 일 실시예에 따른 반도체 스토리지 시스템의 동작의 제어가 용이하고 고속화될 수 있다.
한편, 비휘발성 메모리(153a)를 차세대 비휘발성 메모리로 예시하였으나, 비휘발성 메모리(153a)로는 플래시 메모리 셀의 라이트 속도보다 빠른 EEPROM도 가능함은 물론이다.
도 5는 도 3에 따른 어드레스 맵핑의 처리 및 저장을 개념적으로 도시한 블록도이다.
도 5를 참조하여, 도 2의 종래 기술과 다른 점만 자세히 설명하기로 한다.
외부 호스트로부터 라이트 요청(write request)이 제공될 때마다, 논리적 어드레스 LB2, LB3, LB1, LB0에 의해 로그 블록이 할당되고 이에 따라, 맵핑 정보가 갱신되는 개념은 동일하다. 즉, 논리적 어드레스LB2에 의해 비휘발성 메모리(도 4의 153a 참조)내 로그 블록이 할당되어 데이터가 고속으로 저장된다. 이 때 갱신된 맵핑 정보와 같은 메타 데이터도 비휘발성 메모리(도 4의 153a 참조)내에 저장되므로 휘발되지 않고 전원 오프시에도 유지된다. 따라서, 정보의 저장을 위하여 특정 영역으로의 전송 및 저장 시간은 필요하지 않다.
다시 말하면, 외부의 요청에 따라 라이트 동작 수행후 서브 메모리 영역(150)내에 데이터의 저장 및 갱신된 메타 데이터의 저장이 모두 수행된다. 이때, 비휘발성 메모리(도 4의 153a 참조)내에 데이터가 저장되는 시간은 Δt2이라 하자. 이러한 Δt2는 비휘발성 메모리(153a)의 라이트 속도에 의해 결정되므로, 비휘발성 메모리 셀 영역에서의 라이트 시간은 30 내지 50ns일 수 있다.
즉, 본 발명의 일 실시예에 따른 비휘발성인 메모리 영역에 데이터 라이트 및 갱신된 메타 데이터를 저장하므로, 라이트 요청에 대한 데이터 처리 완료 동작의 속도가 고속화될 수 있다. 또한, 본 발명의 일 실시예에 따르면, 종래와 같이 메타 데이터 저장용으로서 메인 메모리 셀 어레이(도 3의 140 참조)의 일부를 할당할 필요가 없으므로 메인 메모리 공간인 메인 메모리 셀 어레이(도 3의 140 참조)의 면적 효율을 향상시킬 수 있다.
서브 메모리 영역(150)내 비휘발성 메모리(153a)에 요청된 라이트 데이터가 모두 할당되면, 이후, 메인 메모리 셀 어레이(140)로 해당 데이터를 치환하거나 병 합한다.
이와 같이, 본 발명의 일 실시예에 따르면, 현재 라이트 동작을 수행하기 위한 로그 블록을 비휘발성 메모리를 이용하여 할당하므로, 데이터의 저장 속도가 향상된다. 또한, 이로 인하여 갱신된 메타 데이터를 역시 비휘발성 메모리를 이용하여 저장하므로 동작의 제어가 용이하고 고속화된다. 이로써, 플래시 메모리의 데이터 처리 속도보다 빠른 비휘발성 메모리를 이용함으로써, 고속으로 라이트 동작을 제어할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술에 따른 개념적인 반도체 스토리지 시스템의 블록도,
도 2는 도 1에 따른 데이터 라이트 과정을 도시한 블록도,
도 3은 본 발명의 일 실시예에 따른 반도체 스토리지 시스템의 블록도,
도 4는 도 3에 따른 서브 메모리 영역의 블록도, 및
도 5는 도 3에 따른 데이터 라이트 과정을 개념적으로 나타낸 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
110: 호스트 인터페이스 120: 메인 메모리 컨트롤러
130: MCU 140: 메인 메모리 셀 어레이
150: 서브 메모리 영역

Claims (9)

  1. 메모리 블록을 데이터 블록과 로그 블록으로 구분하는 반도체 스토리지 시스템에 있어서,
    데이터 블록을 구비하는 메인 메모리 셀 어레이; 및
    상기 데이터 블록에 대응되는 로그 블록을 구비하는 서브 메모리 영역을 포함하며,
    상기 서브 메모리 영역내 저장 속도는 상기 메인 메모리 셀 어레이보다 고속인 반도체 스토리지 시스템.
  2. 제 1항에 있어서,
    상기 서브 메모리 영역은 상기 데이터 블록보다 우선적으로 데이터를 저장 및 갱신하는 영역인 반도체 스토리지 시스템.
  3. 제 1항에 있어서,
    상기 서브 메모리 영역은 비휘발성 랜덤 억세스 메모리(NVRAM)를 포함하는 반도체 스토리지 시스템.
  4. 제 3항에 있어서,
    상기 비휘발성 메모리는 FeRAM, MRAM, PRAM 중 어느 하나를 포함하는 반도체 스토리지 시스템.
  5. 플래시 메모리를 포함하는 메인 메모리 셀 어레이;
    비휘발성 랜덤 억세스 메모리를 포함하는 서브 메모리 영역; 및
    상기 서브 메모리 영역 및 상기 메인 메모리 셀 어레이의 논리적 어드레스 및 물리적 어드레스의 맵핑을 제어하는 컨트롤러를 포함하며,
    라이트 요청시, 상기 컨트롤러의 제어 신호에 의해 우선 상기 서브 메모리 영역내 데이터를 라이트하고, 이에 대한 상기 어드레스 맵핑 정보를 상기 서브 메모리 영역내 저장하는 반도체 스토리지 시스템.
  6. 제 5항에 있어서,
    상기 서브 메모리 영역은,
    복수의 상기 비휘발성 랜덤 억세스 메모리를 제어하는 제어 유닛을 더 포함하는 반도체 스토리지 시스템.
  7. 제 5항에 있어서,
    상기 비휘발성 랜덤 억세스 메모리는 FeRAM, MRAM, PRAM 중 어느 하나를 포함하는 반도체 스토리지 시스템.
  8. 제 6항에 있어서,
    상기 제어 유닛은 상기 컨트롤러의 상기 제어 신호에 의해 제어됨으로써, 라이트 요청된 데이터 및 상기 어드레스 맵핑의 정보를 저장하도록 상기 복수의 비휘발성 랜덤 억세스 메모리를 제어하는 반도체 스토리지 시스템.
  9. 제 5항에 있어서,
    상기 컨트롤러는,
    상기 서브 메모리 영역내 소정의 라이트 공간이 모두 할당되면, 상기 메인 메모리 셀 어레이로 치환하도록 제어하는 반도체 스토리지 시스템.
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