KR20100011490A - Method for forming metal line of semiconductor device - Google Patents

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한세진
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Abstract

PURPOSE: A metal wiring forming method of a semiconductor device is provided to reduce the resistance of a contact plug by using a barrier film formed in a following trench bottom side and a sidewall. CONSTITUTION: A first insulating layer(101) with a contact hole is formed on a semiconductor substrate(100). A contact plug(104) is formed by filling the contact hole with a conducting material. A second insulating layer(106) is formed on an overall structure including the contact plug. A trench exposing the top part of the contact plug by etching the second insulating layer is formed. The seam in the contact plug is exposed. The inside of the contact plug is filled with the seam. A barrier film(107) is formed in a sidewall and a bottom side of the trench. A metal wiring(108) is formed by filling a conducting material inside the trench including the barrier film.

Description

반도체 소자의 금속 배선 형성 방법{Method for forming metal line of semiconductor device}Method for forming metal line of semiconductor device

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 금속 배선의 저항을 감소시킬 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in semiconductor devices, and more particularly, to a method for forming metal wirings in semiconductor devices that can reduce the resistance of metal wirings.

반도체 소자 중에서 고집적화와 고성능화가 요구되는 로직(logic) 소자를 중심으로 신호전달 지연(signal propagation delay)을 감소시키기 위하여 여러 가지 연구가 진행중에 있다. 이는 고밀도 칩(high density chip)의 속도가 고밀도 칩상의 RC 타임 지연(여기서, 'R'은 배선저항, 'C'는 절연막의 정전용량)에 의해 결정되기 때문인데 RC 신호지연의 감소가 소자의 고속화를 이루게 한다. 이를 위해서는 저항이 작은 도체의 개발과, 낮은 유전상수(dielectric constant)를 갖는 물질의 개발이 필요하다.Various researches are underway to reduce signal propagation delays centering on logic devices requiring high integration and high performance among semiconductor devices. This is because the speed of the high density chip is determined by the RC time delay on the high density chip, where 'R' is the wiring resistance and 'C' is the capacitance of the insulating film. Speed up. This requires the development of low resistance conductors and the development of materials with low dielectric constants.

반도체 소자의 고집적화에 따른 MLM(Multi Level Metallization) 공정에 적용되는 도체는 기존의 알루미늄을 구리도체로의 대체 공정이 필요한데, 지금까지 구리의 경우 알루미늄보다 전기 전도도가 훨씬 우수하다고 알려져 있다. 그러나, 구리의 경우 진공증착 및 건식식각이 어려워 반도체 공정에 사용되지 못하였으나, 최근에는 전기도금기술과 매입공정을 이용하여 배선물질로서 사용이 가능하게 되었다. 그리고, MCM(Multi-Chip-Module)이나 로직 칩 제조에 성능을 향상시킬 수 있게 되었다.Conductors applied to MLM (Multi Level Metallization) process due to high integration of semiconductor devices require replacement of existing aluminum to copper conductors. Until now, copper is known to have much higher electrical conductivity than aluminum. However, in the case of copper, vacuum deposition and dry etching have been difficult, and thus it has not been used in the semiconductor process. However, recently, copper has been used as a wiring material by using an electroplating technique and a buried process. In addition, MCM (Multi-Chip-Module) or logic chip manufacturing can improve performance.

이러한 배경을 지니는 구리배선 공정에서 반도체 저유전 물질이 동시에 수반되어야 하는데, 구리도체의 경우 약 50% 정도의 소자의 성능 향상을 꾀할 수 있으며, 초 저유전 물질을 개발할 경우 40% 이상의 소자 성능을 향상시킬 수 있을 것으로 예상된다.In this copper wiring process with this background, semiconductor low dielectric materials should be accompanied at the same time. Copper conductors can improve the performance of devices by about 50%, and ultra low dielectric materials can improve device performance by more than 40%. It is expected to be possible.

도 1a은 종래 기술에 따른 금속 배선 형성시 나타나는 문제점을 설명하기 위한 소자의 단면도 사진이다.Figure 1a is a cross-sectional view of the device for explaining the problem appearing when forming a metal wiring according to the prior art.

도 1a를 참조하면, 금속 배선과 연결되는 하부의 콘택 플러그는 소자의 집적도가 증가함에 따라 콘택홀의 피치가 점차 감소하여 콘택 플러그 매립 고정시 심이 발생한다. 이러한 심(Seam)은 콘택 플러그의 저항을 증가시키게 되고, 후속 구리를 전기 도금 방식으로 증착할 때 구리막 내부에 보이드를 발생시켜 저항을 증가시키게 된다. 또한 이러한 심은 금속 배선을 형성하기 위한 트렌치 형성 공정시 심의 부피가 더욱 커지게 된다.Referring to FIG. 1A, a pitch of a contact hole gradually decreases as the degree of integration of an element increases in a lower contact plug connected to a metal wire, thereby generating a shim when fixing a contact plug. This seam increases the resistance of the contact plug and increases the resistance by generating voids inside the copper film when subsequent copper is deposited by electroplating. In addition, the seam becomes larger in the volume of the seam during the trench forming process for forming the metal wiring.

도 1b는 구리를 이용한 금속 배선 형성시 나타나는 문제점을 설명하기 위한 소자의 단면도 사진이다.Figure 1b is a cross-sectional view of the device for explaining the problem appearing when forming a metal wiring using copper.

도 1b를 참조하면, 확산력이 다른 금속에 비해 높은 구리는 금속 배선 형성 시 층간 절연막으로 확산된다. 이로 인하여 인접한 금속 배선과 브릿지 현상이 발생할수 있다. 이를 방지하기 위하여 베리어막을 형성하게 되는데 소자의 집적도가 증가하고 저항을 감소시키기 위하여 베리어막의 두께를 감소시키게 되면 베리어막의 스텝커버레이지가 감소하여 불량이 발생하게 되고, 불량이 발생한 부분으로 구리가 확산될 수 있다.Referring to FIG. 1B, copper having a higher diffusion force than other metals is diffused into the interlayer insulating layer when the metal wiring is formed. This may cause adjacent metal wires and bridges. In order to prevent this, a barrier film is formed, and if the thickness of the barrier film is reduced to increase the degree of integration of the device and decrease the resistance, the step coverage of the barrier film decreases and defects occur. Can be.

본 발명이 이루고자 하는 기술적 과제는 콘택 플러그 형성 후, 금속 배선용 트렌치를 형성 후, 콘택 플러그 내부에 존재하는 심(Seam)을 노출시키면서 개구부를 확장시키고, 후속 트렌치 저면 및 측벽에 형성되는 베리어막을 이용하여 콘택 플러그 내부의 심을 채워 콘택 플러그의 저항을 감소시키는 동시에 금속 배선이 층간 절연막으로 확산되는 것을 방지할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는 데 있다.The technical problem to be achieved by the present invention is to form a trench for a metal wiring after forming the contact plug, and then to expand the opening while exposing the seam existing inside the contact plug, and to use a barrier film formed on the subsequent trench bottom and sidewalls. The present invention provides a method for forming a metal wiring of a semiconductor device that can fill a seam inside a contact plug to reduce resistance of the contact plug and prevent metal wiring from being diffused into the interlayer insulating film.

본 발명의 일실시 예에 따른 반도체 소자의 금속 배선 형성 방법은 반도체 기판 상에 콘택홀이 형성된 제1 절연막을 형성하는 단계와, 상기 콘택홀을 도전 물질로 채워 콘택플러그를 형성하는 단계와, 상기 콘택 플러그를 포함한 전체 구조 상에 제2 절연막을 형성하는 단계와, 상기 제2 절연막을 식각하여 상기 콘택 플러그의 상단부가 노출되는 트렌치를 형성하는 동시에 상기 콘택 플러그 내부의 심을 노출시키는 단계와, 상기 콘택 플러그 내부의 심을 채우는 동시에 상기 트렌치의 측벽 및 저면에 베리어막을 형성하는 단계, 및 상기 베리어막을 포함한 상기 트렌치 내에 도전물질을 채워 금속 배선을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of forming metal wirings of a semiconductor device, forming a first insulating film having contact holes formed on a semiconductor substrate, forming a contact plug by filling the contact holes with a conductive material, and Forming a second insulating film on the entire structure including the contact plug, etching the second insulating film to form a trench through which the upper end of the contact plug is exposed, and simultaneously exposing a shim inside the contact plug; Forming a barrier layer on the sidewalls and bottom of the trench at the same time as filling the shim in the plug, and forming a metal wiring by filling a conductive material in the trench including the barrier layer.

상기 콘택플러그는 텅스텐을 이용하여 형성한다.The contact plug is formed using tungsten.

상기 제2 절연막을 형성하기 전에 식각 방지막을 형성하는 단계를 더 포함한 다.The method may further include forming an etch stop layer before forming the second insulating layer.

상기 콘택 플러그 내부의 심을 노출시키는 단계 이 후에, 세정 공정을 실시하여 상기 심의 개구부를 확장시키는 단계를 더 포함한다.After the step of exposing the shim inside the contact plug, the cleaning process may further include expanding the opening of the shim.

상기 베리어막은 WN/W막 또는 Ti/TiN막의 이중막으로 형성한다. 상기 베리어막은 ALD 방식 또는 MOCVD(Metal Organic Chemical Vapor Deposition) 방식으로 형성한다. 상기 베리어막은 20 내지 300Å의 두께로 형성한다.The barrier film is formed of a double film of a WN / W film or a Ti / TiN film. The barrier film is formed by an ALD method or a metal organic chemical vapor deposition (MOCVD) method. The barrier film is formed to a thickness of 20 to 300Å.

상기 베리어막을 상기 Ti/TiN막으로 형성할 경우, 상기 금속 배선 형성 전에 시드막을 형성하는 단계를 더 포함한다. 상기 시드막은 100 내지 500Å의 두께로 구리막을 이용하여 형성한다.When the barrier layer is formed of the Ti / TiN layer, the method may further include forming a seed layer before forming the metal line. The seed film is formed using a copper film to a thickness of 100 to 500Å.

상기 금속 배선은 구리막을 전기 도금 방식으로 형성한다.The metal wiring forms a copper film by electroplating.

본 발명의 일실시 예에 따르면, 콘택 플러그 형성 후, 금속 배선용 트렌치를 형성 후, 콘택 플러그 내부에 존재하는 심(Seam)을 노출시키면서 개구부를 확장시키고, 후속 트렌치 저면 및 측벽에 형성되는 베리어막을 이용하여 콘택 플러그 내부의 심을 채워 콘택 플러그의 저항을 감소시키는 동시에 금속 배선이 층간 절연막으로 확산되는 것을 방지할 수 있다.According to an embodiment of the present invention, after forming the contact plug, after forming the trench for metal wiring, the opening is expanded while exposing the seam existing in the contact plug, and a barrier film formed on the subsequent trench bottom and sidewalls is used. Accordingly, the seam inside the contact plug may be filled to reduce the resistance of the contact plug, and the metal wiring may be prevented from being diffused into the interlayer insulating film.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 2a 내지 도 2f는 본 발명의 일실시 예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.2A through 2F are cross-sectional views of devices for describing a method for forming metal wires in a semiconductor device according to an embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(100) 상에 제1 절연막(101)을 형성하고, 제1 절연막(101) 상에 하드마스크막(102)을 형성한다.Referring to FIG. 2A, a first insulating film 101 is formed on the semiconductor substrate 100, and a hard mask film 102 is formed on the first insulating film 101.

제1 절연막(101)은 산화막으로 형성하며, 하드마스크막(102)은 질화막, 비정질 카본막, 또는 SiON막으로 형성할 수 있다.The first insulating film 101 may be formed of an oxide film, and the hard mask film 102 may be formed of a nitride film, an amorphous carbon film, or a SiON film.

이 후, 하드마스크막(102) 상에 포토 레지스트 패턴(미도시)을 형성하고, 이를 이용하여 하드마스크막(102)을 패터닝한다. 이 후, 패터닝된 하드마스크막(102)을 이용하여 반도체 기판(100)의 접합부가 노출되도록 제1 절연막(101)을 식각하여 콘택홀(103)을 형성한다.Thereafter, a photoresist pattern (not shown) is formed on the hard mask film 102, and the hard mask film 102 is patterned using the photoresist pattern. Thereafter, the first insulating layer 101 is etched using the patterned hard mask layer 102 to expose the junction of the semiconductor substrate 100 to form the contact hole 103.

도 2b를 참조하면, 스트립 공정을 실시하여 포토레지스트 패턴을 제거한 후, 하드마스크막을 포함한 전체 구조 상에 콘택플러그 물질을 형성하여 콘택홀(103)을 채운다. 이때 콘택홀(103) 내부가 완전히 매립되지 않아 도면과 같이 심(Seam)이 발생할 수 있다. 콘택플러그 물질은 텅스텐을 이용하여 형성하는 것이 바람직하다.Referring to FIG. 2B, after the strip process is performed to remove the photoresist pattern, the contact plug material is formed on the entire structure including the hard mask layer to fill the contact hole 103. At this time, since the inside of the contact hole 103 is not completely buried, a seam may occur as shown in the drawing. The contact plug material is preferably formed using tungsten.

이 후, 제1 절연막(101)이 노출되도록 에치백 공정 또는 화학기계연마(chemical mechanical polishing, CMP ) 공정을 실시하여 콘택 플러그(104)를 형성한다. 이때 연마 공정시 콘택 플러그(104) 내부의 심(Seam)의 개구부가 노출될 수 있다.Thereafter, the contact plug 104 is formed by performing an etch back process or a chemical mechanical polishing (CMP) process to expose the first insulating film 101. In this case, an opening of a seam inside the contact plug 104 may be exposed during the polishing process.

도 2c를 참조하면, 콘택 플러그(104)를 포함한 전체 구조 상에 식각 방지막(105) 및 제2 절연막(106)을 형성한다.Referring to FIG. 2C, an etch stop layer 105 and a second insulating layer 106 are formed on the entire structure including the contact plug 104.

식각 방지막(105)은 질화막으로 형성하는 것이 바람직하다. 식각 방지막(105)은 50 내지 300Å의 두께로 형성하는 것이 바람직하다. 제2 절연막(106)은 HDP 산화막, USG막, 또는 TEOS 산화막으로 형성하는 것이 바람직하다.The etch stop layer 105 is preferably formed of a nitride film. The etch stop layer 105 is preferably formed to a thickness of 50 to 300 kPa. The second insulating film 106 is preferably formed of an HDP oxide film, a USG film, or a TEOS oxide film.

도 2d를 참조하면, 제2 절연막(106)을 식각하여 식각 방지막(105)을 노출시킨다. 이 후 노출된 식각 방지막(105)을 식각하여 콘택 플러그(104)의 상단부를 노출시킨다. 즉, 금속 배선용 트렌치를 형성한다. 식각 방지막(105) 식각 공정시 콘택 플러그(104) 내부의 심(Seam) 부분에 증착되어 있는 질화막등의 잔류물을 함께 제거한다. 이 후, 추가적인 세정 공정을 실시하여 심(Seam)의 개구부(A)를 확장시킬 수 있다.Referring to FIG. 2D, the second insulating layer 106 is etched to expose the etch stop layer 105. Thereafter, the exposed etch stop layer 105 is etched to expose the upper end of the contact plug 104. That is, the trench for metal wiring is formed. During the etching process, the residues of the nitride film and the like deposited on the seam inside the contact plug 104 are removed together. Thereafter, an additional cleaning process may be performed to expand the opening A of the seam.

도 2e를 참조하면, 심(Seam)을 포함한 전체 구조 상에 베리어막(107)을 형성한다. 베리어막(107)은 WN/W막 또는 Ti/TiN막의 이중막으로 형성하는 것이 바람직하다. 이때 베리어막(107)에 의해 심(Seam) 부분은 채워지도록 형성하는 것이 바람직하다. 베리어막(107)을 WN/W막으로 형성할 경우, WN은 후속 형성되는 금속 배선의 확산을 방지하는 역할을 하게 되고, W은 후속 형성되는 금속 배선의 시드(seed) 역할을 하게 된다. 베리어막(107)을 Ti/TiN막으로 형성할 경우 추가적인 시드 형성 공정을 추가하여 실시한다.Referring to FIG. 2E, the barrier layer 107 is formed on the entire structure including the seam. The barrier film 107 is preferably formed of a double film of a WN / W film or a Ti / TiN film. In this case, it is preferable to form the seam portion by the barrier layer 107. When the barrier film 107 is formed of a WN / W film, the WN serves to prevent diffusion of metal wires to be formed subsequently, and W serves to seed the metal wires to be formed subsequently. When the barrier film 107 is formed of a Ti / TiN film, an additional seed forming process is added.

베리어막(107)은 스텝 커버레이지가 우수한 ALD 방식 또는 MOCVD(Metal Organic Chemical Vapor Deposition) 방식으로 형성하는 것이 바람직하다. 베리어막(107)은 20 내지 300Å의 두께로 형성하는 것이 바람직하다. 베리어막(107)을 Ti/TiN막으로 형성할 경우 ALD 방식 또는 MOCVD(Metal Organic Chemical Vapor Deposition) 방식의 증착 공정시 소스로 TiCi4 또는 TDMAT를 사용하는 것이 바람직하다.The barrier film 107 is preferably formed by an ALD method or a MOCVD (Metal Organic Chemical Vapor Deposition) method having an excellent step cover range. The barrier film 107 is preferably formed to a thickness of 20 to 300 kPa. When the barrier film 107 is formed of a Ti / TiN film, it is preferable to use TiCi 4 or TDMAT as a source during the deposition process of the ALD method or the metal organic chemical vapor deposition (MOCVD) method.

도 2f를 참조하면, 베리어막(107)을 포함한 전체 구조 상에 금속 배선용 도전물질을 형성한다. 금속 배선용 도전 물질은 구리막으로 형성하는 것이 바람직하다. 금속 배선용 도전 물질은 전기 도금 방식을 이용하여 형성하는 것이 바람직하다. 이때 베리어막(107)을 Ti/TiN막으로 형성할 경우 금속 배선용 도전 물질을 형성하기 전에 시드막을 형성하는 것이 바람직하다. 시드막은 100 내지 500Å의 두께로 구리막을 이용하여 형성하는 것이 바람직하다.Referring to FIG. 2F, a conductive material for metal wiring is formed on the entire structure including the barrier film 107. It is preferable to form the electrically-conductive material for metal wiring with a copper film. The conductive material for metal wiring is preferably formed using an electroplating method. In this case, when the barrier film 107 is formed of a Ti / TiN film, it is preferable to form a seed film before forming the conductive material for metal wiring. It is preferable to form a seed film using a copper film with a thickness of 100-500 kPa.

이 후, 제2 절연막(106)이 노출되도록 화학기계연마(chemical mechanical polishing, CMP ) 공정을 실시하여 금속 배선(108)을 형성한다.Thereafter, a chemical mechanical polishing (CMP) process is performed to expose the second insulating layer 106 to form the metal wiring 108.

상술한 바와 같이 본 발명의 금속 배선 형성 방법에 따르면, 콘택 플러그(104) 내에 발생하는 심(Seam)을 베리어막(107)으로 채워 콘택 플러그의 저항을 감소시키는 동시에 금속 배선(108) 내부에 보이드가 발생하는 것을 방지하고, 스텝 커버레이지가 우수한 방식으로 베리어막(107)을 형성하여 금속 배선(108)의 물질이 제2 절연막(106) 내부로 확산되는 것을 방지할 수 있다.As described above, according to the method for forming the metal wires of the present invention, the seams generated in the contact plugs 104 are filled with the barrier film 107 to reduce the resistance of the contact plugs and at the same time void the inside of the metal wires 108. Can be prevented from occurring and the barrier film 107 can be formed in such a manner that the step cover layer is excellent, thereby preventing the material of the metal wiring 108 from being diffused into the second insulating film 106.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a은 종래 기술에 따른 금속 배선 형성시 나타나는 문제점을 설명하기 위한 소자의 단면도 사진이다.Figure 1a is a cross-sectional view of the device for explaining the problem appearing when forming a metal wiring according to the prior art.

도 1b는 구리를 이용한 금속 배선 형성시 나타나는 문제점을 설명하기 위한 소자의 단면도 사진이다.Figure 1b is a cross-sectional view of the device for explaining the problem appearing when forming a metal wiring using copper.

도 2a 내지 도 2f는 본 발명의 일실시 예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.2A through 2F are cross-sectional views of devices for describing a method for forming metal wires in a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 101 : 제1 절연막100 semiconductor substrate 101 first insulating film

102 : 하드마스크막 103 : 콘택홀102: hard mask film 103: contact hole

104 : 콘택 플러그 105 : 식각방지막104: contact plug 105: etching prevention film

106 : 제2 절연막 107 : 베리어막106: second insulating film 107: barrier film

108 : 금속 배선108: metal wiring

Claims (11)

반도체 기판 상에 콘택홀이 형성된 제1 절연막을 형성하는 단계;Forming a first insulating film having contact holes formed on the semiconductor substrate; 상기 콘택홀을 도전 물질로 채워 콘택플러그를 형성하는 단계;Filling the contact hole with a conductive material to form a contact plug; 상기 콘택 플러그를 포함한 전체 구조 상에 제2 절연막을 형성하는 단계;Forming a second insulating film on the entire structure including the contact plug; 상기 제2 절연막을 식각하여 상기 콘택 플러그의 상단부가 노출되는 트렌치를 형성하는 동시에 상기 콘택 플러그 내부의 심을 노출시키는 단계;Etching the second insulating film to form a trench through which the upper end of the contact plug is exposed and simultaneously exposing a shim inside the contact plug; 상기 콘택 플러그 내부의 심을 채우는 동시에 상기 트렌치의 측벽 및 저면에 베리어막을 형성하는 단계; 및Filling barriers inside the contact plugs and simultaneously forming barrier films on sidewalls and bottoms of the trenches; And 상기 베리어막을 포함한 상기 트렌치 내에 도전물질을 채워 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.And forming a metal wiring by filling a conductive material in the trench including the barrier layer. 제 1 항에 있어서,The method of claim 1, 상기 콘택플러그는 텅스텐을 이용하여 형성하는 반도체 소자의 금속 배선 형성 방법.And forming the contact plug using tungsten. 제 1 항에 있어서,The method of claim 1, 상기 제2 절연막을 형성하기 전에 식각 방지막을 형성하는 단계를 더 포함하 는 반도체 소자의 금속 배선 형성 방법.And forming an etch stop layer before forming the second insulating layer. 제 1 항에 있어서,The method of claim 1, 상기 콘택 플러그 내부의 심을 노출시키는 단계 이 후에,After exposing the shim inside the contact plug, 세정 공정을 실시하여 상기 심의 개구부를 확장시키는 단계를 더 포함하는 반도체 소자의 금속 배선 형성 방법.And extending the opening of the shim by performing a cleaning process. 제 1 항에 있어서,The method of claim 1, 상기 베리어막은 WN/W막 또는 Ti/TiN막의 이중막으로 형성하는 반도체 소자의 금속 배선 형성 방법.And the barrier film is formed of a double film of a WN / W film or a Ti / TiN film. 제 1 항에 있어서,The method of claim 1, 상기 베리어막은 ALD 방식 또는 MOCVD(Metal Organic Chemical Vapor Deposition) 방식으로 형성하는 반도체 소자의 금속 배선 형성 방법.The barrier film may be formed by an ALD method or a metal organic chemical vapor deposition (MOCVD) method. 제 1 항에 있어서,The method of claim 1, 상기 베리어막은 20 내지 300Å의 두께로 형성하는 반도체 소자의 금속 배선 형성 방법.And the barrier film is formed to a thickness of 20 to 300 kW. 제 5 항에 있어서,The method of claim 5, wherein 상기 베리어막을 상기 Ti/TiN막으로 형성할 경우,When the barrier film is formed of the Ti / TiN film, 상기 금속 배선 형성 전에 시드막을 형성하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성 방법.And forming a seed film before forming the metal lines. 제 8 항에 있어서,The method of claim 8, 상기 시드막은 100 내지 500Å의 두께로 구리막을 이용하여 형성하는 반도체 소자의 금속 배선 형성 방법.The seed film is a metal wiring formation method of a semiconductor device formed using a copper film in a thickness of 100 to 500Å. 제 1 항에 있어서,The method of claim 1, 상기 금속 배선은 구리막을 전기 도금 방식으로 형성하는 반도체 소자의 금속 배선 형성 방법.The metal wiring is a metal wiring formation method of a semiconductor device for forming a copper film by an electroplating method. 반도체 기판 상에 제1 절연막을 형성하는 단계;Forming a first insulating film on the semiconductor substrate; 상기 제1 절연막을 식각하여 콘택홀을 형성하는 단계Etching the first insulating layer to form a contact hole 상기 콘택홀을 도전 물질로 채워 콘택플러그를 형성하는 단계;Filling the contact hole with a conductive material to form a contact plug; 상기 콘택 플러그를 포함한 전체 구조 상에 제2 절연막을 형성하는 단계;Forming a second insulating film on the entire structure including the contact plug; 상기 제2 절연막을 식각하여 상기 콘택 플러그의 상단부가 노출되는 트렌치를 형성하는 동시에 상기 콘택 플러그 내부의 심을 노출시키는 단계;Etching the second insulating film to form a trench through which the upper end of the contact plug is exposed and simultaneously exposing a shim inside the contact plug; 세정 공정을 실시하여 상기 심의 개구부를 확장시키는 단계;Performing a cleaning process to expand the opening of the shim; 상기 심을 채우는 동시에 상기 트렌치의 측벽 및 저면에 베리어막을 형성하는 단계; 및Simultaneously filling the shim and forming barrier films on sidewalls and bottoms of the trenches; And 상기 베리어막을 포함한 상기 트렌치 내에 구리막을 채워 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.Forming a metal line by filling a copper layer in the trench including the barrier layer.
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